一种半导体器件及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。


背景技术：

2.环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当半导体器件和/或集成电路包括的各个晶体管采用环栅晶体管时可以提高半导体器件和集成电路的工作性能。
3.但是，在半导体器件和/或集成电路中一部分环栅晶体管相对于另一部分环栅晶体管具有较厚的栅介质层和/或栅极的情况下，难以采用现有的制造方法实现上述两种环栅晶体管的制造。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，用于在同一衬底上实现具有较厚的栅介质层和/或栅极的环栅晶体管与半导体器件和/或集成电路中其余环栅晶体管的制造，降低上述两种环栅晶体管的集成难度。
5.为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：
6.衬底；衬底具有第一元件区和第二元件区。
7.形成在第一元件区上的第一环栅晶体管。第一环栅晶体管包括的任一层第一纳米线或片与相邻的第一结构具有第一间距。第一结构为衬底和/或相邻层第一纳米线或片。
8.形成在第二元件区上的第二环栅晶体管。第二环栅晶体管包括的任一层第二纳米线或片与相邻的第二结构具有第二间距。第二结构为衬底和/或相邻层第二纳米线或片。第一间距大于第二间距。第一环栅晶体管包括的第一纳米线或片的层数小于第二环栅晶体管包括的第二纳米线或片的层数。
9.与现有技术相比，本发明提供的半导体器件中，第一环栅晶体管包括的第一纳米线或片的层数小于第二环栅晶体管包括的第二纳米线或片的层数。并且，第一环栅晶体管包括的任一层第一纳米线或片与相邻的第一结构具有第一间距。第二环栅晶体管包括的任一层第二纳米线或片与相邻的第二结构具有第二间距。上述第一间距大于第二间距。基于此，因第一环栅晶体管包括的第一栅介质层和第一栅极至少依次环绕在第一纳米线或片的外周、以及第二环栅晶体管包括的第二栅介质层和第二栅极至少依次环绕在第二纳米线或片的外周，故在第一间距大于第二间距的情况下，即使上述第一栅介质层和/或第一栅极的厚度分别大于上述第二栅介质层和/或第二栅极的厚度，也不会在同一衬底上制造上述第一环栅晶体管和第二环栅晶体管时出现因上述第一栅介质层和/或第一栅极的厚度较大使得第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距过小而导致后续第一栅介质层只能部分填充和/或第一栅极不能填充或只能部分填充的问题。也就是说，能够在同一衬底上实现具有较厚的栅介质层和/或栅极的环栅晶体管与其余环栅晶体管的制造，确保第一环栅晶体管包括的第一栅介质层和第一栅极、以及第二环栅晶体管包括的第二栅介
质层和第二栅极的厚度均能够满足工作要求，提高上述两个环栅晶体管的良率的同时降低了上述两种环栅晶体管的集成难度。
10.本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
11.提供一衬底。衬底具有第一元件区和第二元件区。
12.在第一元件区上形成第一环栅晶体管、以及在第二元件区上形成第二环栅晶体管。第一环栅晶体管包括的任一层第一纳米线或片与相邻的第一结构具有第一间距。第一结构为衬底和/或相邻层第一纳米线或片。第二环栅晶体管包括的任一层第二纳米线或片与相邻的第二结构具有第二间距。第二结构为衬底和/或相邻层第二纳米线或片。第一间距大于第二间距。第一环栅晶体管包括的第一纳米线或片的层数小于第二环栅晶体管包括的第二纳米线或片的层数。
13.与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与本发明提供的半导体器件具有的有益效果相同，此处不再赘述。
附图说明
14.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
15.图1为现有技术中器件结构为环栅晶体管的核心晶体管与输入/输出晶体管集成后的结构示意图；
16.图2为本发明实施例中在衬底上形成至少两层叠层材料层后的结构示意图；
17.图3为本发明实施例中形成第一鳍状结构和第二鳍状结构后的结构示意图；
18.图4为本发明实施例中形成浅槽隔离后的结构示意图；
19.图5为本发明实施例中形成牺牲栅后的结构示意图；
20.图6为本发明实施例中形成侧墙后沿b-b’向的结构断面图；
21.图7为本发明实施例中形成第一源区、第一漏区、第一堆叠结构、第二源区、第二漏区和第二堆叠结构后在第一堆叠结构和第二堆叠结构处沿b-b’向的结构断面图；
22.图8为本发明实施例中形成介电层后的结构示意图；
23.图9为本发明实施例中去除牺牲栅后沿a-a’向的结构断面图；
24.图10为本发明实施例中在第一元件区和第二元件区上均形成至少两层第一材料层后沿a-a’向的结构断面图；
25.图11为本发明实施例中形成第一掩膜层和第二掩膜层后沿a-a’向的结构断面图；
26.图12为本发明实施例中对第二掩膜层进行第一回刻处理后沿a-a’向的第一种结构断面图；
27.图13为本发明实施例中在暴露的结构外周形成第二材料层后沿a-a’向的第一种结构断面图；
28.图14为本发明实施例中对第二掩膜层进行第二回刻处理后沿a-a’向的第一种结构断面图；
29.图15为本发明实施例中去除暴露的待去除层后沿a-a’向的第一种结构断面图；
30.图16为本发明实施例中对第二掩膜层进行第二次第一回刻处理、以及在暴露的结构外周形成第二材料层后沿a-a’向的结构断面图；
31.图17为本发明实施例中去除第二掩膜层和剩余的待去除层后沿a-a’向的第一种结构断面图；
32.图18为本发明实施例中去除部分厚度的第二材料层后沿a-a’向的结构断面图；
33.图19为本发明实施例中去除全部第二材料层后沿a-a’向的第一种结构断面图；
34.图20为本发明实施例中对第二掩膜层进行第一回刻处理后沿a-a’向的第二种结构断面图；
35.图21为本发明实施例中去除暴露的待去除层后沿a-a’向的第二种结构断面图；
36.图22为本发明实施例中对第二掩膜层进行第二回刻处理后沿a-a’向的第二种结构断面图；
37.图23为本发明实施例中在暴露的结构外周形成第二材料层后沿a-a’向的第二种结构断面图；
38.图24为本发明实施例中去除第二掩膜层和剩余的待去除层后沿a-a’向的第二种结构断面图；
39.图25为本发明实施例中去除全部第二材料层后沿a-a’向的第二种结构断面图；
40.图26为本发明实施例中在第一元件区和第二元件区上形成栅氧化层后沿a-a’向的结构断面图；
41.图27为本发明实施例中选择性去除位于第二元件区上的栅氧化层后沿a-a’向的结构断面图；
42.图28为本发明实施例提供的半导体器件沿a-a’向的第一种结构断面图；
43.图29为本发明实施例提供的半导体器件沿a-a’向的第二种结构断面图；
44.图30为本发明实施例提供的半导体器件沿a-a’向的第三种结构断面图；
45.图31为本发明实施例提供的半导体器件沿a-a’向的第四种结构断面图；
46.图32为本发明实施例提供的半导体器件的制造方法流程图。
47.附图标记：11为衬底，111为第一元件区，112为第二元件区，12为叠层材料层，121为叠层，1211为第一材料层，1212为第三材料层，13为第一鳍状结构，131为第一鳍部，14为第二鳍状结构，141为第二鳍部，15为浅槽隔离，16为源区形成区，17为漏区形成区，18为过渡区，19为第一堆叠结构，20为第二堆叠结构，21为牺牲栅，22为侧墙，23为第一源区，24为第一漏区，25为第二源区，26为第二漏区，27为介电层，28为第二纳米线或片，29为第一掩膜层，291为第一掩膜部，292为第二掩膜部，30为第二掩膜层，31为第二材料层，32为第一纳米线或片，33为第一栅介质层，331为栅氧化层，332为栅绝缘层，34为第一栅极，35为第二栅介质层，36为第二栅极，37为沟道，38为栅介质层，39为金属栅，40为输入/输出晶体管，41为核心晶体管。
具体实施方式
48.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
49.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的
各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
50.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
51.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
52.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
53.环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当半导体器件和/或集成电路包括的各个晶体管采用环栅晶体管时可以提高半导体器件和集成电路的工作性能。但是，在半导体器件和/或集成电路中一部分环栅晶体管相对于另一部分环栅晶体管具有较厚的栅介质层和/或栅极的情况下，难以采用现有的制造方法实现上述两种环栅晶体管的制造。
54.具体来说，以集成电路具有的输入/输出(io)晶体管和核心(core)晶体管为例来说明上述一部分环栅晶体管具有的栅介质层较厚的情况下难以实现两种环栅晶体管的制造。其中，因为上述输入/输出晶体管需要承受较高的工作电压(通常为1.8v、2.5v、3.3v或5v等)，所以输入/输出晶体管具有的栅介质层较厚。而芯片内部具有的核心晶体管的数量较多，故为了同时达到节约功耗和较快运算速度的目的，核心晶体管常常会采用较低的工作电压(通常为1.0v或1.2v等)。相应的，核心晶体管具有的栅介质层的层厚较小。在实际的制造过程中，当在同一衬底上制造上述器件结构均为环栅晶体管的核心晶体管与输入/输出晶体管时，如图1所示，在衬底11具有的core器件区域上形成环绕在核心晶体管41具有的沟道37外周的栅介质层38(该栅介质层38的厚度较小)、以及在io器件区域上形成环绕在输入/输出晶体管40具有的沟道37外周的栅介质层38(该栅介质层38的厚度较大)后，因相邻纳米线或片之间的距离仅满足核心晶体管41的结构要求，故相对于输入/输出晶体管40来说，在形成了较厚的栅介质层38后，该栅介质层38已将较小的纳米线或片之间的空隙填满或者仅在纳米线或片之间剩余较小的栅极形成空间，后续则无法在上述空隙或者较小的栅极空间内形成满足工作要求的输入/输出晶体管40具有的金属栅39，从而造成了io器件区域上相邻纳米线或片之间出现“夹断”现象，从而影响在io器件区域上形成的输入/输出晶体管40的电学性能，即难以实现器件结构均为环栅晶体管的核心晶体管41与输入/输出晶
体管40的集成，并且降低了输入/输出晶体管40的工作性能。
55.此外，半导体器件中往往通过两个环栅晶体管具有不同厚度的栅介质层和/或栅极的方式来实现两个环栅晶体管具有不同的阈值电压。如前文所述，在同一衬底上制造上述两个环栅晶体管时，因相邻纳米线或片之间的距离仅满足具有较薄栅介质层和/或栅极的环栅晶体管的结构要求，因此在具有较小间距的相邻纳米线或片之间无法实现较厚的栅介质层和/或栅极的制造，导致具有较厚的栅介质层和/或栅极的环栅晶体管对应的阈值电压难以满足预设方案的要求，降低了半导体器件的良率和工作性能。
56.为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，第一环栅晶体管包括的第一纳米线或片的层数小于第二环栅晶体管包括的第二纳米线或片的层数。并且，第一环栅晶体管包括的任一层第一纳米线或片与相邻的第一结构具有第一间距。第二环栅晶体管包括的任一层第二纳米线或片与相邻的第二结构具有第二间距。上述第一间距大于第二间距。基于此，即使第一栅介质层和/或第一栅极的厚度分别大于第二栅介质层和/或第二栅极的厚度，也不会在同一衬底上制造上述第一环栅晶体管和第二环栅晶体管时出现因上述第一栅介质层和/或第一栅极的厚度较大使得第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距过小而导致后续第一栅介质层只能部分填充和/或第一栅极不能填充或只能部分填充的问题。
57.如图24、图25、图28至图31所示，本发明实施例提供了一种半导体器件。该半导体器件包括：衬底11、第一环栅晶体管和第二环栅晶体管。衬底11具有第一元件区111和第二元件区112。第一环栅晶体管形成在第一元件区111上。第一环栅晶体管包括的任一层第一纳米线或片32与相邻的第一结构具有第一间距。第一结构为衬底11和/或相邻层第一纳米线或片32。第二环栅晶体管形成在第二元件区112上。第二环栅晶体管包括的任一层第二纳米线或片28与相邻的第二结构具有第二间距。第二结构为衬底11和/或相邻层第二纳米线或片28。第一间距大于第二间距。第一环栅晶体管包括的第一纳米线或片32的层数小于第二环栅晶体管包括的第二纳米线或片28的层数。
58.具体来说，上述衬底可以为硅衬底、绝缘体上硅衬底、锗硅衬底、锗衬底等任一半导体衬底。如图24、图25、图28至图31所示，衬底11具有的第一元件区111为形成第一环栅晶体管对应的区域，因此第一元件区111在衬底11上的位置和数量可以分别根据第一环栅晶体管在衬底11上的形成位置和数量进行设置。衬底11具有的第二元件区112为形成第二环栅晶体管对应的区域，因此第二元件区112在衬底11上的位置和数量可以分别根据第二环栅晶体管在衬底11上的形成位置和数量进行设置。
59.在一些情况下，如图24、图25、图28至图31所示，上述衬底11上还形成有用于限定有源区的浅槽隔离15。浅槽隔离15所含有的材料可以为sin、si3n4、sio2或sico等绝缘材料。
60.对于上述第一环栅晶体管和第二环栅晶体管来说，第一环栅晶体管所包括的第一纳米线或片的层数为至少一层。第二环栅晶体管包括的第二纳米线或片的层数为至少两层。其中，上述第一纳米线或片和第二纳米线或片的具体层数可以根据实际需求进行设置，只要能够应用到本发明实施例提供的半导体器件中即可。此外，与任一层第一纳米线或片相邻的第一结构根据其所在层数的不同也随之不同。具体的，如图24和图25所示，在第一环栅晶体管仅包括一层第一纳米线或片32的情况下，与该第一纳米线或片32相邻的第一结构仅为衬底11。如图28至图31所示，而在第一环栅晶体管包括至少两层第一纳米线或片32的
情况下，以从下往上的方式依次定义第一环栅晶体管包括的各层第一纳米线或片32的层数(下文也按照此方式对各对象的层数进行定义)。其中，与第一层第一纳米线或片32相邻的第一结构分别为衬底11和第二层第一纳米线或片32。除位于底层和顶层的第一纳米线或片32之外的任一层第一纳米线或片32相邻的第一结构为上一层和下一层第一纳米线或片32。而位于顶层的第一纳米线或片32相邻的第一结构仅为上一层第一纳米线或片32。同理，与每层第二纳米线或片28相邻的第二结构的具体情况可以参考前文所述的与每层第一纳米线或片32相邻的第一结构的情况，此处不再赘述。
61.对于上述第一间距来说，第一间距的大小可以根据实际应用场景中对第一环栅晶体管包括的第一栅介质层和第一栅极的厚度要求等进行设置。具体的，在第一环栅晶体管具有至少两层第一纳米线或片的情况下，除位于顶层的第一纳米线或片之外，任一层第一纳米线或片与相邻两个第一结构对应的两个第一间距可以相同，也可以不同。例如：如图28至图31所示，第一层第一纳米线或片32与衬底11具有的第一间距可以等于、也可以不等于该第一层第一纳米线或片32与第二层第一纳米线或片32具有的第一间距。示例性的，如图31所示，在第一环栅晶体管具有至少两层第一纳米线或片32的情况下，除位于顶层的第一纳米线或片32之外，至少有一层第一纳米线或片32分别与相邻两个第一结构对应的两个第一间距不相等。此时，在制造半导体器件的过程中，可以无须因保持与位于中间层的第一纳米线或片32对应的两个第一间距均彼此相等而严格要求所要刻蚀的第一材料层1211的层数，使得制造本发明实施例提供的半导体器件的制造方法多样化，提高半导体器件应对不同应用场景的适用性。
62.此外，在第一环栅晶体管具有至少两层第一纳米线或片的情况下，任一层第一纳米线或片对应的第一间距与其它层第一纳米线或片对应的不同的第一间距可以相等、也可以不相等。例如：第一层纳米线或片与衬底具有的第一间距可以等于、也可以不等于第二层第一纳米线或片与第三层第一纳米线或片具有的第一间距。示例性的，如图31所示，在第一环栅晶体管具有至少两层第一纳米线或片32的情况下，至少有一层第一纳米线或片32对应的第一间距与另一第一纳米线或片32对应的不同的第一间距不相等。此时，在制造半导体器件的过程中，可以无须因保持位于不同层数的第一纳米线或片对应的不同的第一间距均彼此相等而严格要求所要刻蚀的第一材料层的层数，使得制造本发明实施例提供的半导体器件的制造方法多样化，提高半导体器件应对不同应用场景的适用性。
63.对于上述第二间距来说，第二间距的大小可以根据实际应用场景中对第二环栅晶体管包括的第二栅介质层和第二栅极的厚度要求等进行设置。具体的，如图24、图25、图28至图31所示，除位于顶层的第二纳米线或片28之外，每层第二纳米线或片28均分别与相邻两个第二结构具有第二间距。这两个第二间距可以相等、也可以不相等。例如：如图24、图25、图28至图31所示，第二层第二纳米线或片28与第一层第二纳米线或片28具有的第二间距可以等于、也可以不等于该第二层第二纳米线或片28与第三层第二纳米线或片28具有的第二间距。示例性的，如图24、图25、图28至图31所示，除位于顶层的第二纳米线或片28之外，至少有一层第二纳米线或片28分别与相邻两个第二结构对应的两个第二间距相等。此时，如图2至图31所示，可以使得制造第二纳米线或片28的不同叠层121中的至少一组相邻两层第三材料层1212的厚度相同。基于此，在去除位于第二元件区112上的第三材料层1212以释放位于第二元件区112上的第一材料层1211的过程中，有利于解决因各第三材料层
1212的厚度不同使得在相同的刻蚀时间下对不同的第三材料层1212刻蚀的进度不同而导致难以控制刻蚀时间的问题。此外，还有利于解决为确保最厚的第三材料层1212完全刻蚀使得刻蚀时间较长而导致预保留的第一材料层1211部分刻蚀的问题，提高第二环栅晶体管的良率。
64.此外，任一层第二纳米线或片对应的第二间距与其它层第二纳米线或片对应的不同的第二间距可以相等、也可以不相等。例如：如图24、图25、图28至图31所示，第一层第二纳米线或片28与衬底11具有的第二间距可以等于、也可以不等于第二层第二纳米线或片28与第三层第二纳米线或片28具有的第二间距。示例性的，如图24、图25、图28至图31所示，至少有一层第二纳米线或片28对应的第二间距等于另一第二纳米线或片28对应的不同的第二间距。该情况下对应的有益效果可以参考前文所述的同一第二纳米线或片28对应的两个第二间距相等具有的有益效果，此处不再赘述。
65.至于上述第一间距和第二间距的差值，可以根据第一纳米线或片和第二纳米线或片的形成过程、以及实际应用场景等进行设置。例如：如图2至图19所示，在通过同一叠层材料层12来实现第一纳米线或片32和第二纳米线或片28的制造的情况下，当仅去除位于第一元件区111上方的奇数层第一材料层1211(例如：第一层第一材料层1211、第三层第一材料层1211等)时，上述第一间距等于第一材料层1211的厚度与两倍的第二间距之和。
66.至于上述第一纳米线或片与第二纳米线或片所含有的材料和厚度可以根据实际应用场景设置。其中，第一纳米线或片与第二纳米线或片所含有的材料和/或厚度可以相同，也可以不同。具体的，如图2至图31所示，在通过同一叠层材料层12来实现第一纳米线或片32与第二纳米线或片28的制造、且在形成第一纳米线或片32后将环绕在每层第一纳米线或片32外周的所有第二材料层31均去除的情况下，第一纳米线或片32与第二纳米线或片28所含有的材料相同。第一纳米线或片32与第二纳米线或片28的厚度也相同。此时，二者所含有的材料可以为si
1-x
ge
x
；其中，0≤x≤1。例如：二者所含有的材料可以均为si或si
0.5
ge
0.5
等。如图2至图18和图24所示，在通过同一叠层材料层12来实现第一纳米线或片32与第二纳米线或片28的制造、且在形成第一纳米线或片32后保留环绕在每层第一纳米线或片32外周的全部层或部分层第二材料层31的情况下，第一纳米线或片32与第二纳米线或片28所含有的材料不完全相同。示例性的，如图24、图28和图29所示，至少一层第一纳米线或片32包括第一材料层1211、以及环绕在第一材料层1211外周的第二材料层31。第一材料层1211与第二材料层31所含有的材料不同。第二纳米线或片28包括第一材料层1211。具体的，可以仅有一层第一纳米线或片32(该第一纳米线或片32位于最顶层)包括上述第一材料层1211和第二材料层31。或者，也可以至少两层第一纳米线或片32包括上述第一材料层1211和第二材料层31。当然，位于第一元件区111上方的所有第一纳米线或片32可以均包括上述两个材料层。此外，上述第一材料层1211和第二材料层31所含有的材料可以为互不相同的半导体材料。例如：第一材料层1211所含有的材料为si
1-y
gey；其中，0≤y≤1。第二材料层31所含有的材料为si
1-z
gez；其中，0≤z≤1、且∣y-z∣≥0.2。
67.再者，在第一环栅晶体管具有至少两层第一纳米线或片、且至少两层第一纳米线或片包括第一材料层和第二材料层的情况下，不同的第一纳米线或片包括的第二材料层的所含有的材料可以相同，也可以不完全相同。示例性的，如图24、图25、图28至图31所示，在第一环栅晶体管具有至少两层第一纳米线或片32、且至少两层第一纳米线或片32包括第一
材料层1211和第二材料层31的情况下，不同的第一纳米线或片32包括的第二材料层31的所含有的材料不完全相同、且厚度不同。或者，不同的第一纳米线或片32包括的第二材料层31的所含有的材料相同、且厚度不同。
68.如图2至图31所示，采用沉积和刻蚀工艺对位于第一元件区111上、且间距较小的第一材料层1211进行处理以获得第一纳米线或片32。其中，上述沉积工艺的目的是在预保留下来的第一材料层1211的外周形成第二材料层31。这样在去除待去除层的过程中，第二材料层31可以保护预保留层。由上述内容可知，每次均会在以暴露的结构上沉积一层第二材料层31。基于此，若每次沉积的第二材料层31所含有的材料相同，则获得的不同层的第一纳米线或片32所含有的材料相同。若至少有一次沉积的第二材料层31与在其余步骤中沉积的第二材料层31所含有的材料不同、且未去除掉该第二材料层，则会使得不同的第一纳米线或片32包括的第二材料层31的所含有的材料不完全相同。此外，可以理解的是，层数越大的第一纳米线或片32包括的第二材料层31的层数越多，使得其厚度也越大。具体的，第一纳米线或片32所包括的第二材料层31所含有的材料、层数和厚度可以根据实际应用场景设置，此处不做具体限定。
69.可是理解的是，如图7至图31所示，上述第一环栅晶体管还包括第一源区23、第一漏区24、第一栅介质层33和第一栅极34。第一纳米线或片32位于第一源区23和第一漏区24之间、且分别与第一源区23和第一漏区24接触。第一栅介质层33和第一栅极34至少依次环绕在第一纳米线或片32的外周。上述第一环栅晶体管还包括第二源区25、第二漏区26、第二栅介质层35和第二栅极36。第二纳米线或片28位于第二源区25和第二漏区26之间、且分别与第二源区25和第二漏区26接触。第二栅介质层35和第二栅极36至少依次环绕在第二纳米线或片28的外周。
70.其中，上述第一源区、第一漏区、第二源区和第二漏区可以为si、ge等半导体材料。其中，上述四者所含有的材料可以彼此相同，也可以任意两者、三者或四者不同。上述第一栅介质层和第二栅介质层所含有的材料可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为hfo2、zro2、tio2或al2o3等介电常数较高的绝缘材料。第一栅介质层和第二栅介质层所含有的材料和厚度可以相同，也可以不同。具体的，上述第一栅介质层和第二栅介质层所含有的材料和厚度可以根据实际应用场景来设置。
71.在实际的应用过程中，根据第一栅介质层和第二栅介质层厚度的不同，第一环栅晶体管和第二环栅晶体管所具有的工作性能也不相同。示例性的，如图28至图31所示，第一环栅晶体管包括的第一栅介质层33的厚度可以大于第二环栅晶体管包括的第二栅介质层35的厚度。此时，第一环栅晶体管大于第二环栅晶体管的工作电压的绝对值。基于此，可以解决现有技术中为实现工作电压的绝对值不同的两个环栅晶体管的集成而导致的具有较厚栅介质层的环栅晶体管出现“夹断”的问题。相应的，在该情况下，可以根据实际应用场景中对两个环栅晶体管的工作电压的要求设置两个环栅晶体管的栅介质层的厚度和工作类型。例如：如图28至图31所示，在第一环栅晶体管包括的第一栅介质层33的厚度大于第二环栅晶体管包括的第二栅介质层35的厚度的情况下，上述第一环栅晶体管可以为输入/输出晶体管，第二环栅晶体管可以为核心晶体管。当然，第一环栅晶体管还可以为集成电路中具有相对较高工作电压的其它类型的晶体管。第二环栅晶体管还可以为集成电路中具有相对较低工作电压的其它类型的晶体管。
72.此外，上述第一栅介质层和第二栅介质层可以为单层结构，也可以为由至少两层绝缘层所组成的叠层结构。第一栅介质层和第二栅介质层的具体结构可以根据实际应用场景设置，示例性的，如图28至图31所示，在第一环栅晶体管为输入/输出晶体管的情况下，第一环栅晶体管包括的第一栅介质层33可以为叠层结构。具体的，第一栅介质层33包括栅氧化层331、以及位于栅氧化层331上的栅绝缘层332。栅氧化层331至少形成在第一纳米线或片32的外周。其中，栅氧化层331所含有的材料可以为氧化硅、氮氧化硅等。栅绝缘层332可以为上述介电常数较高的绝缘材料。二者的厚度可以根据第一环栅晶体管的工作电压来设置，此处不做具体限定。
73.至于上述第一栅极和第二栅极所含有的材料和厚度可以根据实际应用场景设置。例如：第一栅极和第二栅极所含有的材料可以为tin、tan或tisin等导电材料。其中，第一栅极和第二栅极所含有的材料和厚度可以相同，也可以不同。示例性的，第一环栅晶体管包括的第一栅极的厚度可以大于第二环栅晶体管包括的第二栅极的厚度。此时，可以解决现有技术中为实现具有不同厚度的栅极的两个环栅晶体管的集成而导致的具有较厚栅极的环栅晶体管出现“夹断”的问题。
74.由上述内容可知，如图24、图25、图28至图31所示，因第一环栅晶体管包括的第一栅介质层33和第一栅极34至少依次环绕在第一纳米线或片32的外周、以及第二环栅晶体管包括的第二栅介质层35和第二栅极36至少依次环绕在第二纳米线或片28的外周，故在第一间距大于第二间距的情况下，即使上述第一栅介质层33和/或第一栅极34的厚度分别大于上述第二栅介质层35和/或第二栅极36的厚度，也不会在同一衬底11上制造上述第一环栅晶体管和第二环栅晶体管时出现因上述第一栅介质层33和/或第一栅极34的厚度较大使得第一纳米线或片32与衬底11的间距、以及相邻第一纳米线或片32的间距过小而导致后续第一栅介质层33只能部分填充和/或第一栅极34不能填充或只能部分填充的问题。也就是说，能够在同一衬底11上实现具有较厚的栅介质层和/或栅极的环栅晶体管与其余环栅晶体管的制造，确保第一环栅晶体管包括的第一栅介质层33和第一栅极34、以及第二环栅晶体管包括的第二栅介质层35和第二栅极36的厚度均能够满足工作要求，提高上述两个环栅晶体管的良率的同时降低了上述两种环栅晶体管的集成难度。
75.在一些情况下，如图6至图31所示，上述第一环栅晶体管和第二环栅晶体管还可以均具有侧墙22和介电层27。其中，介电层27覆盖在第一元件区111和第二元件区112上。并且，介电层27覆盖在第一元件区111上的部分的顶部与第一栅极34的顶部平齐。介电层27覆盖在第二元件区112上的部分的顶部与第二栅极36的顶部平齐。应理解，在制造本发明实施例提供的半导体器件的过程中，如图8至图31所示，介电层27的存在可以在刻蚀牺牲栅21和第三材料层1212时，保护第一源区23、第一漏区24、第二源区25和第二漏区26不受刻蚀、清洗等操作的影响。具体的，上述介电层27所含有的材料可以为sio2或sin等绝缘材料。
76.对于上述侧墙来说，如图6至图31所示，第一环栅晶体管包括的侧墙22可以形成在介电层27与第一栅介质层33和第一栅极34之间。第二环栅晶体管包括的侧墙22可以至少形成在介电层27与第二栅介质层35和第二栅极36之间。上述侧墙22的存在便于形成第一环栅晶体管和第二环栅晶体管包括的栅堆叠、以及将栅堆叠与后续形成的导电结构隔离开。上述侧墙22所含有的材料为绝缘材料。具体的，上述侧墙22所含有的材料、以及侧墙22的厚度可以根据实际应用场景设计，此处不做具体限定。
77.如图32所示，本发明实施例还提供了一种半导体器件的制造方法。下文将根据图2至图31示出的操作的立体图或断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
78.首先，提供一衬底。衬底具有第一元件区和第二元件区。具体的，衬底的材质和结构、以及第一元件区和第二元件区在衬底上的位置等信息可以参考前文，此处不再赘述。
79.如图2至图31所示，在第一元件区111上形成第一环栅晶体管、以及在第二元件区112上形成第二环栅晶体管。第一环栅晶体管包括的任一层第一纳米线或片32与相邻的第一结构具有第一间距。第一结构为衬底11和/或相邻层第一纳米线或片32。第二环栅晶体管包括的任一层第二纳米线或片28与相邻的第二结构具有第二间距。第二结构为衬底11和/或相邻层第二纳米线或片28。第一间距大于第二间距。第一环栅晶体管包括的第一纳米线或片32的层数小于第二环栅晶体管包括的第二纳米线或片28的层数。
80.具体的，上述第一环栅晶体管和第二环栅晶体管包括的各个结构、以及各个结构所含有的材料和规格等信息可以参考前文，此处不再赘述。此外，上述第一环栅晶体管和第二环栅晶体管在衬底上的形成顺序可以根据实际应用场景设置。其中，第一环栅晶体管可以与第二环栅晶体管同时形成。或者，第一环栅晶体管先于第二环栅晶体管形成在衬底上。又或者，第二环栅晶体管先于第一环栅晶体管形成在衬底上。
81.在一种示例中，上述在第一元件区上形成第一环栅晶体管包括以下步骤：
82.如图2至图25所示，在第一元件区111上形成至少两层第一材料层1211、以及第一环栅晶体管包括的第一源区23和第一漏区24。至少两层第一材料层1211位于第一源区23和第一漏区24之间、且分别与第一源区23和第一漏区24接触。任一层第一材料层1211与相邻的第三结构具有第三间距。第三结构为衬底11和/或相邻层第一材料层1211。第三间距大于零、且小于第一间距。
83.具体来说，上述至少两层第一材料层包括至少一层预保留层和至少一层待去除层。其中，预保留层是指位于第一元件区上、且后续会至少形成部分第一纳米线或片的第一材料层。待去除层是指位于第一元件区上、且后续未形成第一纳米线或片的第一材料层。此外，与任一层第一材料层相邻的第三结构根据其所在层数的不同也随之不同。具体的，与每层第一材料层相邻的第三结构的具体情况可以参考前文所述的与每层第一纳米线或片相邻的第一结构的情况，此处不再赘述。再者，本发明实施例提供的半导体器件的制造方法是通过预先在第一元件区上形成具有较小第三间距的至少两层第一材料层，并通过去除其包括的待去除层的方式来获得具有较大第一间距的第一纳米线或片。基于此，上述第三间距的大小可以参考第一间距的大小、以及实际需求等进行设置。
84.在实际的应用过程中，可以仅对第一元件区进行处理，以在第一元件区上形成第一源区、第一漏区和至少两层第一材料层。或者，也可以均对第一元件区和第二元件区进行处理，以在第一元件区上形成上述结构、以及在第二元件区上形成第二源区、第二漏区和至少两层第一材料层。在此情况下，至少可以基于同一叠层材料层实现位于第一元件区和第二元件区上的至少两层第一材料层的制造，有利于简化半导体器件的制造流程、降低制造成本。
85.示例性的，同时在第一元件区上形成上述相应结构(第一源区、第一漏区和至少两层第一材料层)、以及在第二元件区上形成上述相应结构(第二源区、第二漏区和至少两层
第一材料层)的情况下，上述第三间距等于第二间距。在上述情况下，如图2至图10所示，上述在第一元件区111上形成第一环栅晶体管、以及在第二元件区112上形成第二环栅晶体管，可以包括以下步骤：如图2至图9所示，在第一元件区111上形成第一堆叠结构19和第一环栅晶体管包括的第一源区23和第一漏区24、以及在第二元件区112上形成第二堆叠结构20和第二环栅晶体管包括的第二源区25和第二漏区26。第一堆叠结构19位于第一源区23和第一漏区24之间、且分别与第一源区23和第一漏区24接触。第二堆叠结构20位于第二源区25和第二漏区26之间、且分别与第二源区25和第二漏区26接触。沿着衬底11的厚度方向，第一堆叠结构19和第二堆叠结构20均包括至少一层叠层121。每层叠层121包括第三材料层1212、以及位于第三材料层1212上的第一材料层1211。第三材料层1212与第一材料层1211所含有的材料不同。如图10所示，去除位于第一元件区111和第二元件区112上的第三材料层，以在第一元件区111上形成至少两层第一材料层1211、以及在第二元件区112上形成至少两层第一材料层1211。
86.在实际的应用过程中，如图2所示，可以采用外延生长等工艺，沿着衬底11的厚度方向，在衬底11上形成用于制造第一堆叠结构和第二堆叠结构的至少两层叠层材料层12。其中，叠层材料层12的层数分别等于第一堆叠结构和第二堆叠结构具有的叠层的层数。此外，叠层材料层12所含有的材料与第一堆叠结构和第二堆叠结构具有的叠层所含有的材料相同。如图3所示，可以采用光刻和刻蚀工艺自上而下对叠层材料层和衬底11进行刻蚀，以在第一元件区111上形成第一鳍状结构13、以及在第二元件区112上形成第二鳍状结构14。其中，第一鳍状结构13和第二鳍状结构14的长度延伸方向可以相同、也可以不同。此外，衬底11被刻蚀的深度大于等于浅槽隔离的厚度、且小于衬底11的厚度。如图4所示，在衬底11暴露于第一鳍状结构和第二鳍状结构之外的部分上形成浅槽隔离15。其中，浅槽隔离15所含有的材料可以参考前文，此处不再赘述。第一鳍状结构暴露在浅槽隔离15外的部分为第一鳍部131。第二鳍状结构暴露在浅槽隔离15外的部分为第二鳍部141。第一鳍部131和第二鳍部141均具有源区形成区16、漏区形成区17、以及位于源区形成区16和漏区形成区17之间的过渡区18。如图5和图6所示，可以采用沉积和选择性刻蚀等工艺形成覆盖在第一鳍部131具有的过渡区18、以及覆盖在第二鳍部141具有的过渡区18外周的牺牲栅21和侧墙22。牺牲栅21的长度延伸方向与第一鳍部131和第二鳍部141的长度延伸方向均不相同。侧墙22至少形成在牺牲栅21沿宽度方向的两侧。在牺牲栅和侧墙的掩膜作用下，去除第一鳍部位于源区形成区和漏区形成区内的部分、以及去除第二鳍部位于源区形成区和漏区形成区内的部分。如图7所示，并采用沉积等工艺同时或分步形成第一源区23、第一漏区24、第二源区25和第二漏区26。如图8所示，采用沉积和化学机械抛光等工艺形成覆盖在第一元件区111和第二元件区112上的介电层27。该介电层27的顶部与牺牲栅21的顶部平齐。最后，如图9所示，可以采用干法或湿法刻蚀工艺去除牺牲栅，以使得叠层材料层位于第一鳍部具有的过渡区内的部分形成第一堆叠结构19、以及使得叠层材料层位于第二鳍部具有的过渡区内的部分形成第二堆叠结构20。其中，第一堆叠结构19和第二堆叠结构20所包括的第一材料层1211所含有的材料和厚度可以参考前文，此处不再赘述。第三材料层1212所含有的材料可以为si
1-s
ges；其中，0≤s≤1。具体的，在第一材料层1211所含有的材料为si
1-y
gey的情况下，∣y-s∣≥0.2。此时，第一材料层1211和第三材料层1212之间具有一定的刻蚀选择比，利于防止第一材料层1211在去除第三材料层1212的过程中受到刻蚀或清洗等操作的影响，提高半导体
器件的良率。如图10所示，采用干法或湿法刻蚀等工艺去除位于第一元件区111和第二元件区112上的第三材料层后在第一元件区111和第二元件区112上均获得了至少两层第一材料层1211。其中，位于第二元件区112上的至少两层第一材料层1211为第二环栅晶体管包括的第二纳米线或片28。基于此，因第二纳米线或片28与相邻的第二结构具有第二间距，因此执行完上述操作后上述第三间距等于第二间距。
87.需要说明的是，可以通过多种方式来形成上述第一堆叠结构、第一源区、第一漏区、第二堆叠结构、第二源区和第二漏区结构。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
88.如图11至图25所示，采用刻蚀或沉积工艺对逐层暴露的至少两层第一材料层1211进行处理，获得第一环栅晶体管包括的第一纳米线或片32。
89.具体来说，由前文所述的内容可知，上述至少两层第一材料层包括至少一层预保留层和至少一层待去除层。至少在第一元件区上形成了至少两层第一材料层后，需要采用刻蚀工艺对逐层暴露的待去除层进行去除。并采用沉积工艺在逐层暴露、且包括预保留层的结构的外周形成第二材料层，以对该暴露的结构进行保护。其中，上述逐层暴露为广义上的逐层暴露。换句话说，可以根据层数的不同，从上往下每次仅暴露一层第一材料层。并根据该第一材料层为预保留层或待去除层来对该层第一材料层进行沉积或刻蚀。而在其中至少两层待去除层彼此相邻的情况下还可以同时暴露出彼此相邻的这几层待去除层，以同时去除这几层待去除层，从而可以提高制造效率、降低制造成本。可以想到的是，根据位于顶层的第一纳米线或片相对于位于顶层的第一材料层的位置的不同，上述刻蚀和沉积工艺的执行先后顺序也不相同。基于此，可以将第一纳米线或片的形成情况分为以下两种：
90.第一种：如图20至图24所示，在位于顶层的第一纳米线或片32包括除位于顶层和位于底层之外的任一层第一材料层1211的情况下，上述采用刻蚀或沉积工艺对逐层暴露的至少两层第一材料层1211进行处理，获得第一环栅晶体管包括的第一纳米线或片32，包括以下步骤：如图20所示，在第一掩膜层29的掩膜作用下，对覆盖在第一元件区111上的第二掩膜层30进行第一回刻处理，直至全部暴露出位于顶层的预保留层上方的待去除层。经第一回刻处理后的第二掩膜层30的顶部高度小于暴露出的待去除层的最小底部高度、且大于位于顶层的预保留层的顶部高度。预保留层指与相应第一纳米线或片32所在位置至少部分重叠的第一材料层1211。待去除层指未对应形成至少部分第一纳米线或片32的第一材料层1211。如图21和图22所示，去除暴露出的待去除层。并对第二掩膜层30进行第二回刻处理，直至暴露出位于顶层的预保留层。经第二回刻处理后的第二掩膜层30的顶部高度小于位于顶层的预保留层的底部高度、且大于剩余的待去除层的最大顶部高度。如图23所示，采用沉积工艺在暴露出的结构的外周形成第二材料层31，使得暴露出的预保留层形成至少部分相应第一纳米线或片32。第二材料层31与第一材料层1211所含有的材料不同。重复上述操作，直至在位于底层的预保留层的外周形成第二材料层。如图24所示，去除第二掩膜层剩余的部分，以及去除剩余的待去除层，获得第一环栅晶体管包括的第一纳米线或片32。
91.具体来说，上述第一掩膜层和第二掩膜层所含有的材料可以根据实际应用场景设置，此处不做具体限定。例如：第一掩膜层或第二掩膜层可以为氧化硅掩膜层、氮化硅掩膜层、高级图案化掩膜层、底部抗反射掩膜层或旋涂碳掩膜层。如图11至图25所示，上述第一
掩膜层29可以包括第一掩膜部291和第二掩膜部292。第二掩膜部292位于第一掩膜部291上。第一掩膜部291的顶部与第二掩膜层30的顶部平齐，且第一掩膜部291与第二掩膜层30所含有的材料相同。
92.在实际的应用过程中，根据第一掩膜层结构的不同形成上述第一掩膜层和第二掩膜层的形成过程也不相同。例如：第一掩膜层包括上述第一掩膜部和第二掩膜部的情况下，可以采用化学气相沉积等工艺形成覆盖在第一元件区和第二元件区上的第一掩膜材料层。其中，第一掩膜材料层位于第一元件区上的部分形成第二掩膜层。第一掩膜材料层位于第二元件区上的部分形成第一掩膜部。接着化学气相沉积等工艺形成覆盖在第一掩膜材料层上的第二掩膜材料层，并对第二掩膜材料层进行选择性刻蚀，仅保留第二掩膜材料层位于第二元件区上的部分形成第二掩膜部，获得第一掩膜层。又例如：在第一掩膜层和第二掩膜层所含有的材料不同的情况下，可以先形成上述第一掩膜材料层，并对第一掩膜材料层进行选择性刻蚀，保留第一掩膜材料层位于第一元件区上的部分形成第二掩膜层。接着采用沉积工艺在第二掩膜层和第二元件区上形成第二掩膜材料层，并对第二掩膜材料层进行回刻处理，保留第二掩膜材料层位于第二元件区上的部分，形成第一掩膜层。当然，也可以在形成第一掩膜层后再形成第二掩膜层。如图20和图21所示，因位于顶层的第一纳米线或片32包括除位于顶层和位于底层之外的任一层第一材料层1211，故在形成至少部分顶层第一纳米线或片32之前，还需要先去除位于顶层预保留层上方的待去除层。基于此，可以采用干法或湿法刻蚀工艺对第二掩膜层30进行第一回刻处理，以全部暴露出位于顶层的预保留层上方的待去除层。此时，经第一回刻处理后的第二掩膜层30的顶部高度小于暴露出的待去除层的最小底部高度、且大于位于顶层的预保留层的顶部高度，以保护位于顶层的预保留层不受后续刻蚀或清洗等操作的影响。如图22所示，在去除暴露出的待去除层后，需要继续对第二掩膜层30进行第二回刻处理，直至暴露出位于顶层的预保留层。此时，经第二回刻处理后的第二掩膜层30的顶部高度小于位于顶层的预保留层的底部高度、且大于剩余的待去除层的最大顶部高度，以防止将位于顶部预保留层下方的待去除层暴露在外，避免后续因在待去除层的外周也沉积上第二材料层31而导致该待去除层无法全部或部分去除，提高第一环栅晶体管的良率。如图23所示，接着采用沉积工艺在暴露出的结构(若操作的执行次数为1则该暴露的结构为一层预保留层；若操作的执行次数为2则该暴露的结构包括上一层沉积有第二材料层31的预保留层、以及此次释放的预保留层。以此类推，操作的执行次数不同暴露的结构也不同)的外周形成第二材料层31，使得此循环次数下暴露出的预保留层形成至少部分相应第一纳米线或片32。然后根据第一元件区111上形成的第一纳米线或片32的层数确定上述操作的循环次数。如图24所示，最后还需要去除掉第二掩膜层30剩余的部分、以及剩余的待去除层。
93.如图20至图24所示，以第一元件区111上形成有四层第一材料层1211，并且第二层第一材料层1211为预保留层，第一层、第三次和第四层第一材料层1211为待去除层的为例对该情况下形成第一纳米线或片32的过程进行说明。首先，需要在第一掩膜层29的掩膜作用下，对第二掩膜层30进行第一回刻处理，直至将第三层和第四层第一材料层1211暴露在外。此时，经第一回刻处理后的第二掩膜层30的顶部高度小于第三层第一材料层1211的底部高度、且大于第二层第一材料层1211的顶部高度。接着去除暴露出的第三层和第四层第一材料层1211。接着对第二掩膜层30进行第二回刻处理，直至暴露出第二层第一材料层
1211。此时，经第二回刻处理后的第二掩膜层30的顶部高度小于第二层第一材料层1211的底部高度、且大于第一层第一材料层1211的顶部高度。然后在第二层第一材料层1211的外周形成第二材料层31。因第一元件区111上仅具有一层第一纳米线或片32，因此只需要执行一次上述操作。最后去除第二掩膜层30和第一层第一材料层1211，即可实现第一纳米线或片32的制造。
94.第二种：如图12至图16所示，在位于顶层的第一纳米线或片32包括位于顶层的第一材料层1211的情况下，上述采用刻蚀或沉积工艺对逐层暴露的至少两层第一材料层1211进行处理，获得第一环栅晶体管包括的第一纳米线或片32，包括以下步骤：如图12所示，在第一掩膜层29的掩膜作用下，对覆盖在第一元件区111上的第二掩膜层30进行第一回刻处理，直至暴露出位于顶层的预保留层。经第一回刻处理后的第二掩膜层30的顶部高度小于位于顶层的预保留层的底部高度、且大于剩余的待去除层的最大顶部高度。预保留层指与相应第一纳米线或片32所在位置至少部分重叠的第一材料层1211。待去除层指未对应形成至少部分第一纳米线或片32的第一材料层1211。如图13所示，采用沉积工艺在暴露出的结构的外周形成第二材料层31，使得暴露出的预保留层形成至少部分相应第一纳米线或片32。第二材料层31与第一材料层1211所含有的材料不同。如图14所示，对第二掩膜层30进行第二回刻处理，直至暴露出位于底层的第二材料层31与位于顶层的预保留层之间的待去除层。经第二回刻处理后的第二掩膜层30的顶部高度小于暴露出的待去除层的最小底部高度、且大于位于顶层的预保留层的顶部高度。如图15所示，去除暴露出的待去除层。如图16所示，重复上述操作，直至在位于底层的预保留层的外周形成第二材料层31。如图17所示，去除第二掩膜层剩余的部分，以及去除剩余的待去除层，获得第一环栅晶体管包括的第一纳米线或片32。
95.可以理解的是，因第二种情况是位于顶层的第一纳米线或片包括位于顶层的第一材料层的情况，因此需要先采用沉积工艺对位于顶层的预保留层进处理，再对位于两个预保留层之间的待去除层进行刻蚀。具体的，如何进行第一回刻处理、第二回刻处理等操作可以参考前文，此处不再赘述。
96.在一种示例中，如图17至图19、以及图24和图25所示，在所制造的半导体器件中第一纳米线或片32与第二纳米线或片28所含有的材料相同，或者只有部分层第一纳米线或片32包括第二材料层31的情况下，在去除剩余的待去除层后，上述半导体器件的制造方法还包括：至少去除部分第二材料层31。具体的，哪些第二材料层31需要去除可以根据每层第一纳米线或片32包括的第二材料层31的情况进行设置，此处不做具体限定。
97.示例性的，如图19和图25所示，在第一纳米线或片32与第二纳米线或片28所含有的材料相同的情况下，需要在去除剩余的待去除层后，将位于第一元件区111上的每层第一纳米线或片32外周的第二材料层均去除掉。
98.示例性的，如图18所示，在只有部分层第一纳米线或片32包括第二材料层31的情况下，需要将位于每层第一材料层1211外周的第二材料层31去除相应厚度。去除的厚度需要根据不包括第二材料层31的第一纳米线或片32在形成过程中其外周形成的第二材料层31的最大值进行设置。例如：如图18所示，第一元件区111上形成有两层第一纳米线或片32的情况下，第一层第一纳米线或片32不包括第二材料层31的情况下，需要对位于第二层第一材料层1211外周的第二材料层31去除第一层第一材料层1211外周所形成的第二材料层
31的厚度。
99.在一种示例中，如图28至图31所示，在所制造的第一环栅晶体管为输入/输出晶体管的情况下，第一环栅晶体管包括的第一栅介质层33包括栅氧化层331、以及位于栅氧化层331上的栅绝缘层332。栅氧化层331至少形成在第一纳米线或片32的外周。在上述情况下，根据在形成上述栅氧化层331时其所形成的位置的不同，可以将形成第一环栅晶体管具有以下两种情况：
100.第一种：在获得第一环栅晶体管包括的第一纳米线或片后，在第一元件区上形成第一环栅晶体管还包括以下步骤：如图26所示，至少在第一纳米线或片32以及位于第二元件区112上的至少两层第一材料层1211的外周均形成栅氧化层331。如图27所示，选择性去除位于第二元件区112上的栅氧化层331。如图28至图31所示，依次在栅氧化层331上形成栅绝缘层332和第一环栅晶体管包括的第一栅极34，获得第一环栅晶体管。
101.在实际的应用过程中，在第一元件区上形成第一纳米线或片、并且去除位于第二元件区上的第一掩膜层后，第一纳米线或片和位于第二元件区上的至少两层第一材料层(即第二纳米线或片)均暴露在外。基于此，第一纳米线或片和位于第二元件区上的至少两层第一材料层的外周均会形成栅氧化层。此外，还可能在衬底上形成上述栅氧化层。其中，形成上述栅氧化层的工艺可以根据实际应用场景进行选择。示例性的，可以采用原子层沉积工艺或原位水汽生成等工艺形成栅氧化层。具体的，上述原子层沉积工艺是直接在上述结构上形成第二材料层，不会对上述结构的规格造成影响。而原位水汽生成工艺是以牺牲掉上述结构的部分厚度的方式来形成第二材料层，会使得上述结构的规格减小。基于此，可以根据实际应用场景中对上述结构的规格等要求选择合适的工艺。接着可以在第三掩膜层(图中未示出)的掩膜作用下，选择性去除位于第二元件区上的至少两层第一材料层外周的栅氧化层，保留位于第一纳米线或片外周的栅氧化层。最后可以采用原子层沉积等工艺依次在栅氧化层上形成栅绝缘层和第一栅极，获得第一环栅晶体管。
102.第二种：在获得第一环栅晶体管包括的第一纳米线或片后，在第一元件区上形成第一环栅晶体管还包括以下步骤：如图27所示，至少在位于第一元件区111上的第一纳米线或片32的外周选择性形成栅氧化层331。如图28至图31所示，依次在栅氧化层331上形成栅绝缘层332和第一环栅晶体管包括的第一栅极34，获得第一环栅晶体管。
103.在实际的应用过程中，在第一元件区上形成第一纳米线或片后，第一掩膜层还覆盖在第二元件区上。此时，只有位于第一元件区上的第一纳米线或片暴露在外。基于此，在第一掩膜层的掩膜作用下，可以采用上述工艺在第一纳米线或片的外周选择性形成栅氧化层。相应的，衬底位于第一元件区上的部分也可能会形成栅氧化层。接着可以采用上述工艺依次在栅氧化层上形成栅绝缘层和第一栅极，获得第一环栅晶体管。
104.需要说明的是，对于第二环栅晶体管来说，可以在第二元件区上形成第二纳米线或片后、且在形成第一栅介质层前，采用原子层沉积等工艺依次形成第二栅介质层和第二栅极。或者，也可以在形成第一栅极获得第一环栅晶体管后，在采用上述工艺至少在暴露在外的第二纳米线或片上依次形成第二栅介质层和第二栅极。又或者，第一栅介质层和第二栅介质层所含有的材料和厚度相同的情况下，可以同时形成第一栅介质层和第二栅介质层。再分步形成第一栅极和第二栅极。再或者，第一栅介质层和第二栅介质层所含有的材料和厚度中至少任一方面不同、且第一栅极和第二栅极所含有的材料和厚度均相同的情况
下，可以先分步形成第一栅介质层和第二栅介质层，然后再同时形成第一栅极和第二栅极。
105.当然，还可以通过其他合适的方式和顺序形成上述第一栅介质层、第一栅极、第二栅介质层和第二栅极。上述四者具体所含有的材料和厚度可以参考前文，此处不再赘述。
106.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
107.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。