一种三维存储器件、制造方法及存储器系统与流程

1.本技术涉及半导体技术领域，尤其涉及一种三维存储器件、制造方法及存储器系统。


背景技术：

2.在目前的3d nand结构中，是通过将存储器单元三维地布置在衬底之上来提高集成密度，栅极分为底部选择栅极、中部选择栅极以及顶部选择栅极(top select gate，tsg)三部分，通常在指存储区设置有顶部选择栅极切线(top select gate cut，tsg cut)，以将指存储区的顶部选择栅极分隔成两部分，在顶部选择栅极切线下方设置有虚设沟道结构(dummy channel hole，dch)。由于顶部选择栅极切线形成于虚设沟道结构之上会造成沟道结构位置的浪费，最终导致存储密度的明显下降，而如何进一步提高存储密度是亟待解决的问题。


技术实现要素：

3.有鉴于此，本技术的主要目的在于提供一种三维存储器件、制造方法及存储器系统。
4.为达到上述目的，本技术的技术方案是这样实现的：
5.本技术实施例提供一种三维存储器件的制造方法，所述方法包括：
6.提供基底；所述基底包括衬底、位于所述衬底上由栅极层和绝缘层交替层叠的堆叠结构和贯穿所述堆叠结构的沟道结构；所述栅极层包括位于所述堆叠结构顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层、沟道层和沟道氧化物；
7.形成贯穿所述顶部选择栅极层的多个顶部选择栅极切口；
8.对所述顶部选择栅极切口进行填充以形成顶部选择栅极切线；所述顶部选择栅极切线将所述堆叠结构分为多个存储区；其中，所述顶部选择栅极切线部分地穿过第一沟道结构，并与所述第一沟道结构中的所述沟道氧化物接触；所述第一沟道结构为位于不同所述存储区中且相邻的沟道结构。
9.上述方案中，所述形成顶部选择栅极切口的步骤包括：
10.对顶部选择栅极层及第一沟道结构进行刻蚀以去除所述第一沟道结构位于所述顶部选择栅极层的存储器层和部分沟道层，形成多个第一切口；
11.通过所述第一切口去除所述第一沟道结构位于所述顶部选择栅极层的沟道层以形成多个所述顶部选择栅极切口。
12.上述方案中，所述第一切口的内径大于位于不同所述存储区中且相邻的沟道结构之间的距离。
13.上述方案中，所述形成顶部选择栅极切口的步骤包括：
14.对位于第一沟道结构之间的顶部选择栅极层进行刻蚀以形成多个第一切口；
15.通过所述第一切口去除所述第一沟道结构位于所述顶部选择栅极层的存储器层
和沟道层以形成多个所述顶部选择栅极切口。
16.上述方案中，所述第一切口的内径大于相邻的第一沟道结构之间的距离，且小于相邻的第一沟道结构的沟道氧化物之间的距离。
17.上述方案中，所述顶部选择栅极切线在平行于所述衬底的第一方向上延伸；所述顶部选择栅极切线在平行于所述衬底的第二方向上间隔分布；其中，所述第一方向与所述第二方向相互垂直。
18.上述方案中，相邻所述顶部选择栅极切线之间的沟道结构的排数相同。
19.本技术实施例还提供一种三维存储器件，包括：
20.基底，所述基底包括衬底、位于所述衬底上由栅极层和绝缘层交替层叠的堆叠结构和贯穿所述堆叠结构的沟道结构；所述栅极层包括位于所述堆叠结构顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层、沟道层和沟道氧化物；
21.多个顶部选择栅极切线，贯穿所述顶部选择栅极层以将所述堆叠结构分为多个存储区；
22.所述顶部选择栅极切线部分地穿过第一沟道结构，并与第一沟道结构中的所述沟道氧化物接触；所述第一沟道结构为位于不同所述存储区中且相邻的沟道结构。
23.上述方案中，所述顶部选择栅极切线在平行于所述衬底的第一方向上延伸；所述顶部选择栅极切线在平行于所述衬底的第二方向上间隔分布；其中，所述第一方向与所述第二方向相互垂直。
24.上述方案中，相邻所述顶部选择栅极切线之间的沟道结构的排数相同。
25.上述方案中，所述顶部选择栅极切线的材料包括绝缘材料。
26.上述方案中，所述顶部选择栅极切线中包括气隙，所述气隙通过所述绝缘材料形成在所述顶部选择栅极切线中。
27.上述方案中，所述顶部选择栅极切线在所述衬底上的正投影与第一沟道结构在所述衬底上的正投影部分重叠。
28.本技术实施例还提供一种存储器系统，包括：
29.至少一个如上述方案中任一项所述的三维存储器件；以及
30.耦合到所述三维存储器件并且被配置为控制所述三维存储器件的控制器。
31.本技术实施例所提供的三维存储器件的制造方法，所述方法包括：提供基底；所述基底包括衬底、位于所述衬底上由栅极层和绝缘层交替层叠的堆叠结构和贯穿所述堆叠结构的沟道结构；所述栅极层包括位于所述堆叠结构顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层、沟道层和沟道氧化物；形成贯穿所述顶部选择栅极层的多个顶部选择栅极切口；对所述顶部选择栅极切口进行填充以形成顶部选择栅极切线；所述顶部选择栅极切线将所述堆叠结构分为多个存储区；其中，所述顶部选择栅极切线部分地穿过第一沟道结构，并与所述第一沟道结构中的所述沟道氧化物接触；所述第一沟道结构为位于不同所述存储区中且相邻的沟道结构。通过本技术提供的方法形成的顶部选择栅极切线仅部分地穿过第一沟道结构位于所述顶部选择栅极层中的部分，而不破坏第一沟道结构本身的功能，因此可以在不引入虚设沟道结构的前提下形成顶部选择栅极切线，从而提高了存储密度。且进一步地，第一沟道结构中的沟道氧化物与顶部选择栅切线直接接触，在一定程度上减少了第一沟道结构中的沟道层因失去栅极控制而引发的漏电问
题。
附图说明
32.图1为相关技术中的三维存储器件的俯视结构示意图一；
33.图2为相关技术中的三维存储器件的俯视结构示意图二；
34.图3为本技术实施例提供的三维存储器件的剖面结构示意图；
35.图4为本技术实施例提供的三维存储器件的俯视结构示意图；
36.图5为本技术实施例提供的三维存储器件的制造方法的实现流程示意图；
37.图6a-6e为本技术实施例提供的三维存储器件的制造方法的示例性过程的剖面示意图；
38.图7为图6e的局部俯视结构示意图；
39.图8a-8f为本技术另一实施例提供的三维存储器件的制造方法的示例性过程的剖面示意图；
40.图9为图8f的局部剖面结构示意图；
41.图10为本技术根据一示例性实施例示出的一种存储器系统的块图；
42.图11a是本技术根据一示例性实施例示出的一种存储器卡的示意图；
43.图11b是本技术根据一示例性实施例示出的一种固态驱动器(ssd)的示意图。
具体实施方式
44.下面将结合附图和实施例对本技术的技术方案进一步详细阐述。虽然附图中显示了本技术的示例性实施方法，然而应当理解，可以以各种形式实现本技术而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本技术，并且能够将本技术的范围完整的传达给本领域的技术人员。
45.在下列段落中参照附图以举例方式更具体的描述本技术。根据下面说明和权利要求书，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。
46.在本技术实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
47.在本技术实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面之间。层可以水平、垂直和/或沿倾斜表面延伸。
48.需要说明的是，本技术实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
49.请参阅图1，图1是相关技术中提供的三维存储器件的俯视结构示意图一。该三维存储器件包括在x方向延伸的多条栅线缝隙10(gate line slit，gls)，相邻两条栅线缝隙10之间的堆叠结构及沟道结构22组成一个块结构(如block)20，且一个块结构20中具有在x方向延伸的一条tsg cut 21，所述tsg cut21将所述块结构20分为两个存储区(如finger)
20a，因此一个存储区20a的tsg可单独控制。如图1所示，其中一个块结构20中沿y方向有九排沟道结构，最中间一排沟道结构的位置由于存在tsg cut而被牺牲掉设置为虚设沟道结构23。图2示出了相关技术中的三维存储器件的俯视结构示意图二，在相邻两条gls 101之间还可设置多条(大于等于2)的tsg cut 105，将块结构102分成多个(》2)存储区102a。图2中相邻gls之间设置多条tsg cut的方式可以在一个块结构102中使得沿y方向增加更多排沟道结构104，并且每个存储区中的沟道结构104都可以单独控制。但是由于每条tsg cut需一排沟道结构作为虚设沟道结构103，因此影响存储密度的问题依然存在。这里，x方向即为第一方向，y方向即为第二方向。
50.基于此，在本技术一实施例中提供了一种三维存储器件，请参阅图3，图3为本技术实施例提供的三维存储器件的剖视结构示意图。该三维存储器件包括衬底和位于衬底上由栅极层320和绝缘层310交替层叠的堆叠结构300和贯穿所述堆叠结构的沟道结构，所述栅极层320包括位于所述堆叠结构300顶部的顶部选择栅极层，所述沟道结构包括沿径向从外向内依次排列的存储器层420、沟道层410和沟道氧化物424，其中，存储器层420可以包括沿沟道孔的径向从外向内依次设置的阻挡层423、电荷捕获层422和隧穿层421。多个顶部选择栅极切线425贯穿所述顶部选择栅极层以将所述堆叠结构300分为多个存储区。上述三维存储器件使得顶部选择栅极切线直接形成在第一沟道结构400之间，且并不破坏第一沟道结构本身的功能，避免了额外占用一排沟道结构的位置形成顶部选择栅极切线带来的面积浪费问题，提高了器件的存储密度。具体地，可参阅本技术实施例提供的三维存储器件的俯视结构示意图4，本技术实施例中，沟道结构包括第一沟道结构和第二沟道结构，第一沟道结构400为位于不同存储区402a且相邻的沟道结构，第二沟道结构430为除第一沟道结构400以外的其他沟道结构，即未被顶部选择栅极切线425穿过的沟道结构。相邻栅线缝隙401之间的顶部选择栅极切线425形成在第一沟道结构400之间，图4中的(a)-(c)分别给出了相邻栅线缝隙401之间设置1-3条顶部选择栅极切线的示例。一般地，相邻栅线缝隙之间设置的顶部选择栅极切线越多，器件的存储密度越大，在实际应用时可根据需要进行顶部选择栅极切线数量的选择。需要说明的是，图3中仅示意出第一沟道结构。
51.发明人经过对本技术上述实施例中三维存储器件的研究和分析，对顶部选择栅极切线进行了进一步的改进，使得最终形成的顶部选择栅极切线与位于不同存储区中且相邻的沟道结构的沟道氧化物直接接触，在一定程度上减少了由于顶部选择栅极切线贯穿顶部选择栅极层而使得部分沟道层因失去栅极控制引发的漏电问题。
52.本技术实施例提供了一种三维存储器件的制造方法，图5为本技术实施例提供的三维存储器件的制造方法的实现流程示意图，图6a-6e为本技术实施例的三维存储器件的制造方法的示例性过程的剖面示意图，图7为图6e的局部俯视示意图，该三维存储器件的制造方法结合6a-6e及图7进行说明。需要说明的是，图6a-8e为沿zoy平面的剖视图，图7为沿xoy平面的剖视图。如图5、图6a-6e及图7所示，该三维存储器件的制造方法的具体步骤包括：
53.步骤s501：提供基底；所述基底包括衬底、位于所述衬底上由栅极层520和绝缘层510交替层叠的堆叠结构500和贯穿所述堆叠结构500的沟道结构；所述栅极层包括位于所述堆叠结构顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层620、沟道层610和沟道氧化物624；
54.步骤s502：形成贯穿所述顶部选择栅极层的多个顶部选择栅极切口626；
55.步骤s503：对所述顶部选择栅极切口626进行填充以形成顶部选择栅极切线627；所述顶部选择栅极切线将所述堆叠结构分为多个存储区；其中，所述顶部选择栅极切线部分地穿过第一沟道结构600，并与所述第一沟道结构600中的所述沟道氧化物624接触；所述第一沟道结构600为位于不同所述存储区中且相邻的沟道结构。
56.在本技术实施例中，沟道结构包括第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构的结构和功能均相同。第一沟道结构为位于不同存储区且相邻的沟道结构，即被顶部选择栅极切线穿过的沟道结构；第二沟道结构为除第一沟道结构以外的其他沟道结构，即未被顶部选择栅极切线穿过的沟道结构。需要说明的是，图6a-6e及图7中仅示意出第一沟道结构。
57.在一些实施例中，所述衬底(未示出)可以为半导体衬底。所述半导体衬底可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底、绝缘体上锗(geoi)衬底等。作为绝缘层510的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。作为栅极层520的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。栅极层520还可以为伪栅极层，其材料可以是例如氮化硅层，伪栅极层可以在适当的时候被替换为栅极层。伪栅极层以及绝缘层的沉积方式可以包括化学气相沉积(chemical vapor deposition，cvd)、原子层沉积(atomic layer deposition，ald)或物理气相沉积(physical vapor deposition，pvd)方法如分子束外延(molecular beam epitaxy，mbe)、热氧化、蒸发、溅射等各种方法，依次在衬底上交替进行沉积，形成堆叠结构。
58.在一些实施例中，请参阅图6a，沿第一沟道结构600的径向从外向内依次设置的是存储器层620、沟道层610和沟道氧化物624。存储器层620可以包括沿沟道孔的径向从外向内依次设置的阻挡层623、电荷捕获层622和隧穿层621，阻挡层623和隧穿层621的材质可以为氧化硅，电荷捕获层622的材质可以为氮化硅。沟道层610内设置的沟道氧化物624可以起到支撑物的作用，沟道层610的材质可以包括单晶硅、多晶硅等半导体材料。可以采用一个或多个薄膜沉积工艺在沟道孔中形成存储器层620、沟道层610和沟道氧化物624，薄膜沉积工艺例如是ald、cvd、pvd等或其任意组合。
59.具体地，上述形成顶部选择栅极切口的步骤s502还包括：对顶部选择栅极层及第一沟道结构进行刻蚀以去除所述第一沟道结构位于所述顶部选择栅极层的存储器层620和部分沟道层610，形成多个第一切口625，具体如图6b所示，所述第一切口625的内径大于位于不同所述存储区中且相邻的沟道结构之间的距离。具体地，在上述形成多个第一切口625的步骤中，可以先采用例如干法刻蚀工艺对顶部选择栅极层进行刻蚀，通过调节刻蚀的工艺参数以将第一切口的深度控制在最优器件性能所需的选择栅层数，例如1层到10层堆叠结构之间。然后依次刻蚀存储器层内的阻挡层623、电荷捕获层622、隧穿层621以及部分沟道层610，刻蚀方法可以是干法刻蚀，干法刻蚀可以例如是等离子刻蚀。在本技术实施例中，请参与图6c，通过所述第一切口625去除所述第一沟道结构位于所述顶部选择栅极层的沟道层以形成多个所述顶部选择栅极切口626，具体地，可以通过刻蚀工艺去除沟道层，例如干法刻蚀工艺。
60.在一些实施例中，请参阅图6d，对所述顶部选择栅极切口626进行填充以形成所述
顶部选择栅极切线627。填充所述顶部选择栅极切口的绝缘材料可以是氧化硅，根据形成方法不同(例如：cvd，ald，旋涂法等)可能会出现填充后的结构表面平整度不佳的情况，当平整度不佳时，可以通过化学机械研磨(chemical mechanical polishing，cmp)工艺进行平坦化处理。
61.在本技术实施例中，所述顶部选择栅极切线627在平行于所述衬底的第一方向上延伸；所述顶部选择栅极切线627在平行于所述衬底的第二方向上间隔分布；其中，所述第一方向与所述第二方向相互垂直。在一些实施例中，顶部选择栅极切线将顶部选择栅极分为多个相互隔离的区域，沿所述第二方向相邻所述顶部选择栅极切线之间的沟道结构的排数相同。在一具体实施方式中，所述排数可以为4排。这里，x方向即为第一方向，y方向即为第二方向。
62.在本技术实施例中，所述顶部选择栅极切线627中可以包括气隙628，请参阅图6e，所述气隙628通过所述绝缘材料形成在所述顶部选择栅极切线中。在一些实施例中，顶部选择栅极切口在进填充时部分被真空处理，处于真空状态以形成气隙(air gap)，使得三维存储器件的存储区与存储区之间通过气隙电隔离开来。由于气隙具有更低的介电常数，因此在存储器的存储区之间能更有效地隔离绝缘，使得存储器整体的工作性能更优。
63.图6e示出了通过图5示出的方法形成的三维存储器件的剖视结构示意图，如图6e和图7所示，所述三维存储器件包括：基底，所述基底包括衬底、位于所述衬底上由栅极层520和绝缘层510交替层叠的堆叠结构500和贯穿所述堆叠结构的沟道结构；所述栅极层520包括位于所述堆叠结构500顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层620、沟道层610和沟道氧化物624；多个顶部选择栅极切线627，贯穿所述顶部选择栅极层以将所述堆叠结构500分为多个存储区；所述顶部选择栅切线627部分地穿过第一沟道结构600，并与第一沟道结构中的所述沟道氧化物624接触；所述第一沟道结构为位于不同所述存储区中且相邻的沟道结构。
64.在本技术实施例中，所述顶部选择栅极切线在所述衬底上的正投影与第一沟道结构在所述衬底上的正投影部分重叠。在一些实施例中，所述顶部选择栅极切线在垂直于堆叠结构的第三方向上的深度可以通过刻蚀的工艺参数(例如：刻蚀时间，气体流量，配比，压强，温度等)来控制，例如在刻蚀速率一定的情况下，刻蚀时间越长形成的顶部选择栅极切线在第三方向上就越深。在本技术的一实施例中，可以通过调节刻蚀的工艺参数，将顶部选择栅极切口的深度控制在最优器件性能所需的选择栅层数，例如1层到10层堆叠结构之间。刻蚀的方法可以是干法刻蚀，干法刻蚀可以例如是等离子刻蚀。
65.本技术实施例还提供了一种三维存储器件的制造方法，图5为本技术实施例提供的三维存储器件的制造方法的实现流程示意图，图8a-8f为本技术实施例的三维存储器件的制造方法的示例性过程的剖面示意图，图9为图8f的局部剖面示意图，该三维存储器件的制造方法结合8a-8f及图9进行说明。需要说明的是，图8a-8f为沿zoy平面的剖视图，图9为沿xoy平面的剖视图。如图5、图8a-8f及图9所示，该三维存储器件的制造方法的具体步骤包括：
66.步骤s501：提供基底；所述基底包括衬底、位于所述衬底上由栅极层720和绝缘层710交替层叠的堆叠结构700和贯穿所述堆叠结构700的沟道结构；所述栅极层包括位于所述堆叠结构顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器
层820、沟道层810和沟道氧化物824；
67.步骤s502：形成贯穿所述顶部选择栅极层的多个顶部选择栅极切口826；
68.步骤s503：对所述顶部选择栅极切口826进行填充以形成顶部选择栅极切线827；所述顶部选择栅极切线将所述堆叠结构分为多个存储区；其中，所述顶部选择栅极切线部分地穿过第一沟道结构800，并与所述第一沟道结构800中的所述沟道氧化物824接触；所述第一沟道结构800为位于不同所述存储区中且相邻的沟道结构。
69.在本技术实施例中，沟道结构包括第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构的结构和功能均相同。第一沟道结构为位于不同存储区且相邻的沟道结构，即被顶部选择栅极切线穿过的沟道结构；第二沟道结构为为除第一沟道结构以外的其他沟道结构，即未被顶部选择栅极切线穿过的沟道结构。需要说明的是，图8a-8e及图9中仅示意出第一沟道结构。
70.在一些实施例中，所述衬底(未示出)可以为半导体衬底。所述半导体衬底可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底、绝缘体上锗(geoi)衬底等。作为绝缘层710的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。作为栅极层720的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。栅极层720还可以为伪栅极层，其材料可以是例如氮化硅层，伪栅极层可以在适当的时候被替换为栅极层。伪栅极层以及绝缘层的沉积方式可以包括cvd、ald或pvd方法如mbe、热氧化、蒸发、溅射等各种方法，依次在衬底上交替进行沉积，形成堆叠结构。
71.在一些实施例中，请参阅图8a，沿第一沟道结构800的径向从外向内依次设置的是存储器层820、沟道层810和沟道氧化物824。存储器层820可以包括沿沟道孔的径向从外向内依次设置的阻挡层823、电荷捕获层822和隧穿层821，阻挡层823和隧穿层821的材质可以为氧化硅，电荷捕获层822的材质可以为氮化硅。沟道层810内设置的沟道氧化物824可以起到支撑物的作用，沟道层810的材质可以包括单晶硅、多晶硅等半导体材料。可以采用一个或多个薄膜沉积工艺在沟道孔中形成存储器层820、沟道层810和沟道氧化物824，薄膜沉积工艺例如是ald、cvd、pvd等或其任意组合。
72.具体地，上述形成顶部选择栅极切口的步骤s502还包括：对位于第一沟道结构之间的顶部选择栅极层进行刻蚀以形成多个第一切口825，在一具体示例中，对位于第一沟道结构之间的顶部选择栅极层以及对第一沟道结构的阻挡层进行刻蚀以形成多个第一切口825。具体如图8b所示，所述第一切口825的内径大于相邻的第一沟道结构800的存储器层820之间的距离，且小于相邻的第一沟道结构800的沟道氧化物824之间的距离。通过所述第一切口825去除所述第一沟道结构位于所述顶部选择栅极层的存储器层820以形成中间阶段切口826’(如图8c所示)，然后继续去除沟道层以形成多个所述顶部选择栅极切口826(如图8d所示)。形成第一切口的方式可以是使用图案化的掩模曝光、光刻以及刻蚀形成第一切口，刻蚀方法可以是干法刻蚀，干法刻蚀可以例如是等离子刻蚀。
73.在一些实施例中，请参阅图8e，对所述顶部选择栅极切口826进行填充以形成所述顶部选择栅极切线827。填充所述顶部选择栅极切口的绝缘材料可以是氧化硅，根据形成方法不同(例如：cvd，ald，旋涂法等)可能会出现填充后的结构表面平整度不佳的情况，当平整度不佳时，可以通过cmp工艺进行平坦化处理。
74.在本技术实施例中，所述顶部选择栅极切线827在平行于所述衬底的第一方向上延伸；所述顶部选择栅极切线827在平行于所述衬底的第二方向上间隔分布；其中，所述第一方向与所述第二方向相互垂直。在一些实施例中，顶部选择栅极切线将顶部选择栅极分为多个相互隔离的区域，沿所述第二方向相邻所述顶部选择栅极切线之间的沟道结构的排数相同。在一具体实施方式中，所述排数可以为4排。这里，x方向即为第一方向，y方向即为第二方向。
75.在本技术实施例中，所述顶部选择栅极切线827中可以包括气隙828，请参阅图8f，所述气隙828通过所述绝缘材料形成在所述顶部选择栅极切线中。在一些实施例中，顶部选择栅极切口在进填充时部分被真空处理，处于真空状态以形成气隙(air gap)，使得三维存储器件的存储区与存储区之间通过气隙电隔离开来。由于气隙具有更低的介电常数，因此在存储器的存储区之间能更有效地隔离绝缘，使得存储器整体的工作性能更优。
76.图8f示出了通过图5示出的方法形成的另一三维存储器件的剖视结构示意图，如图8f和图9所示，所述三维存储器件包括：基底，所述基底包括衬底、位于所述衬底上由栅极层720和绝缘层710交替层叠的堆叠结构700和贯穿所述堆叠结构的沟道结构；所述栅极层720包括位于所述堆叠结构700顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层820、沟道层810和沟道氧化物824；多个顶部选择栅极切线827，贯穿所述顶部选择栅极层以将所述堆叠结构700分为多个存储区；所述顶部选择栅切线827部分地穿过第一沟道结构800，并与第一沟道结构中的所述沟道氧化物824接触；所述第一沟道结构为位于不同所述存储区中且相邻的沟道结构。
77.在本技术实施例中，所述顶部选择栅极切线在所述衬底上的正投影与第一沟道结构在所述衬底上的正投影部分重叠。在一些实施例中，所述顶部选择栅极切线在垂直于堆叠结构的第三方向上的深度可以通过刻蚀的工艺参数(例如：刻蚀时间，气体流量，配比，压强，温度等)来控制，例如在刻蚀速率一定的情况下，刻蚀时间越长形成的顶部选择栅极切线在第三方向上就越深。在本技术的一实施例中，可以通过调节刻蚀的工艺参数，将顶部选择栅极切口的深度控制在最优器件性能所需的选择栅层数，例如1层到10层堆叠结构之间。刻蚀的方法可以是干法刻蚀，干法刻蚀可以例如是等离子刻蚀。
78.图10示出了根据本技术的一些方面的具有三维存储器件的示例性存储器系统100的块图。存储器系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有储存器的任何其他合适的电子设备。如图10中所示，系统100可以包括主机1008和存储系统器1002，存储器系统1002包括一个或多个三维存储器件1004和控制器(controller)1006，三维存储器件1004包括存储单元阵列和多个页缓冲器。主机1008可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机1008可以被配置为将数据发送到三维存储器件1004或从三维存储器件1004接收数据。
79.三维存储器件1004可以是本技术的任何三维存储器件。根据一些实施方式，控制器1006耦合到三维存储器件1004和主机1008，并且被配置为控制三维存储器件。控制器1006可以管理存储在三维存储器件中的数据，并且与主机1008通信。在一些实施方式中，控制器1006被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通
用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，控制器1006被设计为用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储装置。控制器1006可以被配置为控制三维存储器件1004的操作，例如读取、擦除和编程操作。控制器1006还可以被配置为管理关于存储在或要存储在三维存储器件1004中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，控制器1006还被配置为处理关于从三维存储器件1004读取的或者被写入到三维存储器件1004的数据的纠错码(ecc)。控制器1006还可以执行任何其他合适的功能，例如，格式化三维存储器件1004。控制器1006可以根据特定通信协议与外部设备(例如，主机1008)通信。例如，控制器1006可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
80.控制器1006和一个或多个三维存储器件1004可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储器系统1002可以实施并且封装到不同类型的终端电子产品中。在如图11a中所示的一个示例中，控制器1006和单个三维存储器件1004可以集成到存储器卡1102中。存储器卡1102可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡1102还可以包括将存储器卡1102与主机(例如，图10中的主机1008)耦合的存储器卡连接器1104。在如图11b中所示的另一示例中，控制器1006和多个三维存储器件1004可以集成到ssd 1106中。ssd 1106还可以包括将ssd 1106与主机(例如，图10中的主机1008)耦合的ssd连接器1108。在一些实施方式中，ssd 1106的存储容量和/或操作速度大于存储器卡1102的存储容量和/或操作速度。
81.本技术提供一种三维存储器件、制造方法及存储器系统。所述方法包括：提供基底；所述基底包括衬底、位于所述衬底上由栅极层和绝缘层交替层叠的堆叠结构和贯穿所述堆叠结构的沟道结构；所述栅极层包括位于所述堆叠结构顶部的顶部选择栅极层；所述沟道结构包括沿径向从外向内依次排列的存储器层、沟道层和沟道氧化物；形成贯穿所述顶部选择栅极层的多个顶部选择栅极切口；对所述顶部选择栅极切口进行填充以形成顶部选择栅极切线；所述顶部选择栅极切线将所述堆叠结构分为多个存储区；其中，所述顶部选择栅极切线部分地穿过第一沟道结构，并与所述第一沟道结构中的所述沟道氧化物接触；所述第一沟道结构为位于不同所述存储区中且相邻的沟道结构。通过本技术提供的方法形成的顶部选择栅极切线仅部分地穿过第一沟道结构位于所述顶部选择栅极层中的部分，而不破坏第一沟道结构本身的功能，因此可以在不引入虚设沟道结构的前提下形成顶部选择栅极切线，从而提高了存储密度。且进一步地，第一沟道结构中的沟道氧化物与顶部选择栅切线直接接触，在一定程度上减少了第一沟道结构中的沟道层因失去栅极控制而引发的漏电问题。
82.应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的
特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
83.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。