图形化掩膜层的制备方法和半导体结构的制备方法与流程

1.本发明涉及集成电路技术领域，特别是涉及一种图形化掩膜层的制备方法和半导体结构的制备方法。


背景技术：

2.随着半导体技术的发展，半导体结构的制备工艺和制备过程带来的缺陷及缺陷改善方法越来越受到研发和产线的重视，其中关于半导体结构的有源区损伤的研究被重点关注。现有技术制备半导体结构时，很多时候会用到图形化掩膜层，而目前形成所需的图形化掩膜层时经常会用到干法刻蚀工艺，而在使用干法刻蚀工艺得到所需的图形化掩膜层时，容易损伤基底内的有源区，导致缺陷超出上限，产品良率降低。因此亟需一些优良的半导体结构制备方法来改善基底内有源区被制备工艺带来的损伤，获得性能更为优良的半导体结构和器件。


技术实现要素：

3.为解决上述技术问题，本发明设计了一种图形化掩膜层的制备方法和半导体结构的制备方法，不需要进行刻蚀便能获取所需的结构，不会损伤基底内的有源区，可以降低产品缺陷数量，提高产品良率。
4.本发明设计了一种图形化掩膜层的制备方法，所述图形化掩膜层的制备方法包括：
5.提供基底；
6.于所述基底的表面形成图形化光阻层，所述图形化光阻层内具有第一开口，所述第一开口暴露出所述基底的表面；
7.于所述开口内及所述图形化光阻层的表面形成化学修整涂层；
8.对所得结构进行处理，使部分所述图形化光阻层与所述化学修整涂层反应，以形成光阻反应层；
9.显影去除所述化学修整涂层及所述光阻反应层，以得到所述图形化掩膜层，所述图形化掩膜层内具有第二开口，所述第二开口暴露出所述基底的表面。
10.本发明的图形化掩膜层的制备方法，通过在基底表面形成图形化光阻层，图形化光阻层内具有第一开口，在开口内及图形化光阻层的表面形成化学修整涂层，然后使部分图形化光阻层与化学修整涂层反应，再通过显影去除化学修整涂层及光阻反应层，得到图形化掩膜层，即本发明的图形化掩膜层的制备方法不需要刻蚀工艺便能获得图形化掩膜层，因此不会损伤基底，进而不会损伤基底内的源区等结构，可以提升器件性能，降低器件的缺陷数量，提高产品良率。
11.在其中一个实施例中，所述对所得结构进行处理，使部分所述图形化光阻层与所述化学修整涂层反应，以形成光阻反应层，包括：
12.对所得结构进行烘烤，使部分所述图形化光阻层与所述化学修整涂层反应，以形
成光阻反应层。
13.在其中一个实施例中，对所得结构进行烘烤的烘烤温度为50℃～150℃；对所得结构进行烘烤的烘烤时间为1min～3h。
14.本发明还提供一种半导体结构的制备方法，包括：
15.提供基底，所述基底内形成有源区；
16.于所述基底的表面形成图形化光阻层，所述图形化光阻层内具有第一开口，所述第一开口暴露出所述有源区；
17.基于所述图形化光阻层对所述有源区进行第一离子注入，以于所述有源区内形成阱区；
18.于所述开口内及所述图形化光阻层的表面形成化学修整涂层；
19.对所得结构进行处理，使部分所述图形化光阻层与所述化学修整涂层反应，以形成光阻反应层；
20.显影去除所述化学修整涂层及所述光阻反应层，以得到所述图形化掩膜层，所述图形化掩膜层内具有第二开口，所述第二开口暴露出所述基底的表面；
21.基于所述图形化掩膜层对所述有源区进行第二离子注入，以于所述阱区内形成轻掺杂区。
22.本发明的半导体结构的制备方法，基底内形成有有源区，通过在基底表面形成图形化光阻层，图形化光阻层内具有第一开口，第一开口可以暴露出有源区，对有源区进行第一离子注入，可在有源区内形成阱区，然后在开口内及图形化光阻层的表面形成化学修整涂层，化学修整涂层便可与有源区直接接触，然后使部分图形化光阻层与化学修整涂层反应，再通过显影去除化学修整涂层及光阻反应层，得到图形化掩膜层，基于图形化掩膜层对有源区进行第二离子注入，可于所述阱区内形成轻掺杂区，便获得本发明的半导体结构；即本发明的半导体结构的制备方法不需要刻蚀工艺便能获得图形化掩膜层，即使化学修整涂层与基底直接接触，也不会损伤基底，进而不会损伤基底内的有源区和有源区内的阱区，可以提升器件性能，降低器件的缺陷数量，提高产品良率。
23.在其中一个实施例中，所述对所得结构进行处理，使部分所述图形化光阻层与所述化学修整涂层反应，以形成光阻反应层，包括：
24.对所得结构进行烘烤，使部分所述图形化光阻层与所述化学修整涂层反应，以形成光阻反应层。
25.在其中一个实施例中，对所得结构进行烘烤的烘烤温度为50℃～150℃；对所得结构进行烘烤的烘烤时间为1min～3h。
26.在其中一个实施例中，所述于所述基底的表面形成图形化光阻层之前，还包括：
27.于所述基底的表面形成介质层；
28.于所述介质层远离所述基底的表面形成栅极；所述图形化光阻层位于所述介质层远离所述基底的表面，所述第一开口还暴露出所述栅极。
29.在其中一个实施例中，所述轻掺杂区包括源区及漏区，所述源区及所述漏区分别位于所述栅极相对的两侧。
30.在其中一个实施例中，所述基底包括掺杂基底，所述基底的掺杂类型及所述轻掺杂区的掺杂类型均为第一掺杂类型；所述阱区的掺杂类型为第二掺杂类型。
31.在其中一个实施例中，所述第一掺杂类型包括p型，所述第二掺杂类型包括n型；或所述第一掺杂类型包括n型，所述第二掺杂类型包括p型。
附图说明
32.图1是本发明一个实施例中图形化掩膜层的制备方法的流程图；
33.图2是本发明一个实施例中图形化掩膜层的制备方法中步骤s102所得结构的截面结构示意图；
34.图3是本发明一个实施例中图形化掩膜层的制备方法中步骤s103所得结构的截面结构示意图；
35.图4是本发明一个实施例中图形化掩膜层的制备方法中步骤s104所得结构的截面结构示意图；
36.图5是本发明一个实施例中图形化掩膜层的制备方法中步骤s105所得结构的截面结构示意图；
37.图6是本发明一个实施例中半导体结构的制备方法的流程图；
38.图7是本发明的半导体结构的制备方法的于基底的表面形成图形化光阻层之前还包括形成介质层及栅极的实施例的完整步骤流程图；
39.图8是本发明一个实施例中半导体结构的制备方法中步骤s701所得结构的截面结构示意图；
40.图9是本发明一个实施例中半导体结构的制备方法中步骤s702所得结构的截面结构示意图；
41.图10是本发明一个实施例中半导体结构的制备方法中步骤s703所得结构的截面结构示意图；
42.图11是本发明一个实施例中半导体结构的制备方法中步骤s704所得结构的截面结构示意图；
43.图12是本发明一个实施例中半导体结构的制备方法中步骤s705所得结构的截面结构示意图；
44.图13是本发明一个实施例中半导体结构的制备方法中步骤s706所得结构的截面结构示意图；
45.图14是本发明一个实施例中半导体结构的制备方法中步骤s707所得结构的截面结构示意图；
46.图15是本发明一个实施例中半导体结构的制备方法中步骤s708所得结构的截面结构示意图；
47.图16是本发明一个实施例中半导体结构的制备方法中步骤s709所得结构的截面结构示意图。
48.附图说明：
49.100、基底；101、图形化光阻层；102、化学修整涂层；103、光阻反应层；104、图形化掩膜层；200、基底；201、浅沟槽隔离结构；202、有源区；203、介质层；204、栅极；205、图形化光阻层；206、阱区；207、化学修整涂层；208、光阻反应层；209、图形化掩膜层；210、轻掺杂区。
具体实施方式
50.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
51.在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
52.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
53.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
54.在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
55.需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
56.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
57.随着半导体技术的发展，半导体结构的制备工艺和制备过程带来的缺陷及缺陷改善方法越来越受到研发和产线的重视，其中关于半导体结构的有源区损伤的研究被重点关注。现有技术制备半导体结构时，经常会存在于已经形成的图形化光阻层的基础上形成所需的图形化掩膜层的情况，譬如，阱注入和浅掺杂两道离子注入工序合并在一张光罩上，在基于图形化光阻层完成阱注入后，会利用干刻的方法减薄图形化光阻层的厚度和尺寸，以得到图形化掩膜层，然后再基于图形化掩膜层进行轻掺杂漏区离子注入，该方法的缺点是刻蚀减薄图形化光阻层时，容易损伤基底内的有源区，导致缺陷超出上限，产品良率降低。
因此亟需一些优良的半导体结构制备方法来改善基底内有源区被制备工艺带来的损伤，获得性能更为优良的半导体结构和器件。
58.为解决上述技术问题，本发明设计了一种图形化掩膜层的制备方法和半导体结构的制备方法，不需要进行刻蚀便能获取所需的结构，不会损伤基底内的有源区，可以降低产品缺陷数量，提高产品良率。
59.如图1，本发明的图形化掩膜层104的制备方法包括：
60.s101：提供基底100；
61.s102：于基底100的表面形成图形化光阻层101，图形化光阻层101内具有第一开口，第一开口暴露出基底100的表面；如图2所示；
62.s103：于开口内及图形化光阻层101的表面形成化学修整涂层102；如图3所示；
63.s104：对所得结构进行处理，使部分图形化光阻层101与化学修整涂层102反应，以形成光阻反应层103；如图4所示；
64.s105：显影去除化学修整涂层102及光阻反应层103，以得到图形化掩膜层104，图形化掩膜层104内具有第二开口，第二开口暴露出基底100的表面，如图5所示。
65.本发明的图形化掩膜层104的制备方法，通过在基底100表面形成图形化光阻层101，图形化光阻层101内具有第一开口，在开口内及图形化光阻层101的表面形成化学修整涂层102，然后使部分图形化光阻层101与化学修整涂层102反应，再通过显影去除化学修整涂层102及光阻反应层103，得到图形化掩膜层104，即本发明的图形化掩膜层104的制备方法不需要刻蚀工艺便能获得图形化掩膜层104，因此不会损伤基底100，进而不会损伤基底100内的源区等结构，可以提升器件性能，降低器件的缺陷数量，提高产品良率。
66.在其中一个实施例中，基底100可以包括但不仅限于硅基底、硅锗基底、碳化硅基底或锗基底。
67.在一个示例中，图形化光阻层101的厚度可以为1.8um～2.2um；具体地，图形化光阻层101的厚度可以为1.8um、2um或2.2um；本实施例中，图形化光阻层101的厚度优选为2um。
68.在一个示例中，化学修整涂层102可以包括六甲基二硅氨烷、双(二甲基氨基)二甲基甲硅烷与二甲基甲硅烷基二乙胺所组成的族群之一；形成化学修整涂层102的方法包括化学气相沉积法、涂布法和喷洒法其中的一种方法；具体地，本实施例中，形成化学修整涂层102的方法为涂布法中的旋涂法；化学修整涂层102的厚度可以为2um～3.2um；具体地，化学修整涂层102的厚度可以为2um、2.5um、3um或3.2um；本实施例中，化学修整涂层102的厚度优选为3um。
69.在一个示例中，图形化掩膜层104的厚度可以为1.3um～1.7um；具体地，图形化掩膜层104的厚度可以为1.3um、1.4um、1.5um、1.6um或1.7um；本实施例中，图形化掩膜层104的厚度优选为1.5um。
70.在一个示例中，步骤s102：于基底100的表面形成图形化光阻层101可以包括：
71.s1021：于基底100的表面形成光阻层；
72.s1022：使用光罩对光阻层进行曝光；
73.s1023：对曝光后的光阻层进行显影，以得到图形化光阻层101。
74.在一个示例中，光阻层可以包括正性光阻层，也可以包括负性光阻层。
75.在其中一个实施例中，对所得结构进行处理，使部分图形化光阻层101与化学修整涂层102反应，以形成光阻反应层103，包括：对所得结构进行烘烤，使部分图形化光阻层101与化学修整涂层102反应，以形成光阻反应层103；通过控制烘烤温度和烘烤时间可以帮助控制图形化光阻层101被消耗的厚度以及横向尺寸。
76.在其中一个实施例中，对所得结构进行烘烤的烘烤温度可以为50℃～150℃；具体地，烘烤温度可以是50℃、60℃、80℃、100℃、120℃或150℃等等，烘烤温度会影响图形化光阻层101与化学修整涂层102之间反应的速率，因此，烘烤温度可以根据实际生产的需求来设定，能实现方案目的即可；对所得结构进行烘烤的烘烤时间可以为1min～3h；具体地，烘烤时间可以设置为1min、2min、5min、10min、30min、1h、2h或3h等，根据实际需求设定相应的烘烤时间即可；需要说明的是，烘烤温度较高的时候，时间要设置较短一些；烘烤温度较低的时候，时间要设置较长一些。
77.基于同样的构思，本发明还提供一种半导体结构的制备方法，如图6所示，半导体结构的制备方法包括：
78.s601：提供基底200，基底200内形成有有源区202；具体地，基底200内形成有有源区202可以包括：基底200内形成有浅沟槽隔离结构201，浅沟槽隔离结构201于基底200内隔离出多个间隔排布的有源区202；
79.s602：于基底200的表面形成图形化光阻层205，图形化光阻层205内具有第一开口，第一开口暴露出有源区202；
80.s603：基于图形化光阻层205对有源区202进行第一离子注入，以于有源区202内形成阱区206；
81.s604：于开口内及图形化光阻层205的表面形成化学修整涂层207；
82.s605：对所得结构进行处理，使部分图形化光阻层205与化学修整涂层207反应，以形成光阻反应层208；
83.s606：显影去除化学修整涂层207及光阻反应层208，以得到图形化掩膜层209，图形化掩膜层209内具有第二开口，第二开口暴露出基底200的表面；
84.s607：基于图形化掩膜层209对有源区202进行第二离子注入，以于阱区206内形成轻掺杂区210。
85.本发明的半导体结构的制备方法，基底200内形成有有源区202，通过在基底200表面形成图形化光阻层205，图形化光阻层205内具有第一开口，第一开口可以暴露出有源区202，对有源区202进行第一离子注入，可在有源区202内形成阱区206，然后在开口内及图形化光阻层205的表面形成化学修整涂层207，化学修整涂层207便可与有源区202直接接触，然后使部分图形化光阻层205与化学修整涂层207反应，再通过显影去除化学修整涂层207及光阻反应层208，得到图形化掩膜层209，基于图形化掩膜层209对有源区202进行第二离子注入，可于阱区206内形成轻掺杂区210，便获得本发明的半导体结构；即本发明的半导体结构的制备方法不需要刻蚀工艺便能获得图形化掩膜层209，即使化学修整涂层207与基底200直接接触，也不会损伤基底200，进而不会损伤基底200内的有源区202和有源区202内的阱区206，可以提升器件性能，降低器件的缺陷数量，提高产品良率。
86.在一个示例中，步骤s602：于基底200的表面形成图形化光阻层205可以包括：
87.s6021：于基底200的表面形成光阻层；
88.s6022：使用光罩对光阻层进行曝光；
89.s6023：对曝光后的光阻层进行显影，以得到图形化光阻层205。
90.在其中一个实施例中，基底200可以包括但不仅限于硅基底、硅锗基底、碳化硅基底或锗基底。
91.在一个示例中，光阻层可以包括正性光阻层，也可以包括负性光阻层。
92.在一个示例中，化学修整涂层207的厚度可以为2um～3.2um；具体地，化学修整涂层207的厚度可以为2um、2.5um、3um或3.2um；本实施例中，化学修整涂层207的厚度优选为3um；化学修整涂层207可以包括六甲基二硅氨烷、双(二甲基氨基)二甲基甲硅烷与二甲基甲硅烷基二乙胺所组成的族群之一；形成化学修整涂层207的方法包括化学气相沉积法、涂布法和喷洒法其中的一种方法；具体地，本实施例中，形成化学修整涂层207的方法为涂布法中的旋涂法。
93.在一个示例中，图形化光阻层205的厚度可以为1.8um～2.2um；具体地，图形化光阻层205的厚度可以为1.8um、2um或2.2um；本实施例中，图形化光阻层205的厚度优选为2um。
94.在一个示例中，图形化掩膜层209的厚度可以为1.3um～1.7um；具体地，图形化掩膜层209的厚度可以为1.3um、1.4um、1.5um、1.6um或1.7um；本实施例中，图形化掩膜层209的厚度优选为1.5um。
95.在其中一个实施例中，阱区206的深度可以大于浅沟槽隔离结构201的高度，即以阱区206的上表面与浅沟槽隔离结构201的上表面相平齐为例，阱区206的底部低于浅沟槽隔离结构201的底部。
96.在其中一个实施例中，s605的对所得结构进行处理，使部分图形化光阻层205与化学修整涂层207反应，以形成光阻反应层208，包括：对所得结构进行烘烤，使部分图形化光阻层205与化学修整涂层207反应，以形成光阻反应层208；通过控制烘烤温度和烘烤时间可以帮助控制图形化光阻层205被消耗的厚度以及横向尺寸。
97.在其中一个实施例中，对所得结构进行烘烤的烘烤温度可以为50℃～150℃；具体地，烘烤温度可以是50℃、60℃、80℃、100℃、120℃或150℃等等，烘烤温度会影响图形化光阻层205与化学修整涂层207之间反应的速率，因此，烘烤温度可以根据实际生产的需求来设定，能实现方案目的即可；对所得结构进行烘烤的烘烤时间可以为1min～3h；具体地，烘烤时间可以设置为1min、2min、5min、10min、30min、1h、2h或3h等，根据实际需求设定相应的烘烤时间即可；需要说明的是，烘烤温度较高的时候，时间要设置较短一些；烘烤温度较低的时候，时间要设置较长一些。
98.在其中一个实施例中，于基底200的表面形成图形化光阻层205之前，还包括：
99.于基底200的表面形成介质层203；
100.于介质层203远离基底200的表面形成栅极204；图形化光阻层205位于介质层203远离基底200的表面，第一开口还暴露出栅极204。
101.在一个示例中，介质层203可以包括但不仅限于氧化层或氮化层；基底200包括硅基底200时，介质层203可以为氧化硅层，具体的，介质层203可以为但不仅限于通过热氧化工艺形成的氧化硅层。
102.在一个示例中，栅极204可以包括但不仅限于多晶硅栅极；当然，在其他示例中，栅
极204也可以包括金属栅极。
103.在其中一个实施例中，于介质层203远离基底200的表面形成栅极204可以包括如下步骤：
104.于介质层203远离基底200的表面形成栅极204材料层；
105.于栅极204材料层远离基底200的表面形成刻蚀掩膜层；
106.对刻蚀掩膜层进行图形化处理，以得到图形化刻蚀掩膜层，图形化刻蚀掩膜层定义出栅极204的形状及位置；
107.基于图形化刻蚀掩膜层刻蚀栅极204材料层，以得到栅极204；
108.去除图形化刻蚀掩膜层。
109.在其中一个实施例中，刻蚀掩膜层可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。
110.如图7所示，于基底200的表面形成图形化光阻层205之前还包括形成介质层203及栅极204的实施例的完整步骤如下：
111.s701：提供基底200，基底200内形成有有源区202；
112.具体地，在s701可以包括：
113.提供基底200；
114.于基底200内形成有浅沟槽隔离结构201，浅沟槽隔离结构201于基底200内隔离出多个间隔排布的有源区202；如图8所示；
115.s702：于基底200的表面形成介质层203；如图9所示；
116.s703：于介质层203远离基底200的表面形成栅极204；如图10所示；
117.s704：于基底200的表面形成图形化光阻层205，图形化光阻层205内具有第一开口，第一开口暴露出有源区202；图形化光阻层205位于介质层203远离基底200的表面，第一开口还暴露出栅极204；如图11所示；
118.s705：基于图形化光阻层205对有源区202进行第一离子注入，以于有源区202内形成阱区206；如图12所示；
119.s706：于开口内及图形化光阻层205的表面形成化学修整涂层207；如图13所示；
120.s707：对所得结构进行处理，使部分图形化光阻层205与化学修整涂层207反应，以形成光阻反应层208；如图14所示；
121.s708：显影去除化学修整涂层207及光阻反应层208，以得到图形化掩膜层209，图形化掩膜层209内具有第二开口，第二开口暴露出基底200的表面；如图15所示；
122.s709：基于图形化掩膜层209对有源区202进行第二离子注入，以于阱区206内形成轻掺杂区210；如图16所示。
123.具体地，若第一离子为n型离子，则第二离子为p型离子；若第一离子为p型离子，则第二离子为n型离子；n型离子可以包括磷离子、砷离子或锑离子中的至少一种；p型离子可以包括硼离子、铟离子或镓离子中的至少一种。
124.在其中一个实施例中，轻掺杂区210的深度小于阱区206的深度，即以阱区206的上表面与轻掺杂区210的上表面相平齐为例，阱区206的底部低于轻掺杂区210的底部。
125.在其中一个实施例中，轻掺杂区210可以包括源区及漏区，源区及漏区分别位于栅极204相对的两侧。
126.在其中一个实施例中，基底200可以包括掺杂基底200，基底200的掺杂类型及轻掺杂区210的掺杂类型均为第一掺杂类型；阱区206的掺杂类型为第二掺杂类型。
127.在其中一个实施例中，第一掺杂类型可以包括p型，第二掺杂类型可以包括n型；或第一掺杂类型可以包括n型，第二掺杂类型可以包括p型；具体地，包含上述半导体结构的晶体管可以是pmos类型，也可以是nmos类型；若包含上述半导体结构的晶体管是pmos类型晶体管，则阱区206的掺杂类型是p型，半导体结构的衬底的掺杂类型是n型，轻掺杂区210的掺杂类型也为n型；若包含上述半导体结构的晶体管是nmos类型晶体管，则阱区206的掺杂类型是n型，半导体结构的衬底的掺杂类型是p型，轻掺杂区210的掺杂类型也为p型。
128.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。