存储系统、以及三维存储器及其制备方法与流程

1.本技术涉及半导体器件领域，更具体地，涉及存储系统、以及三维存储器及其制备方法。


背景技术：

2.三维存储器件的存储密度大、存储量高，在近些年得到了不断地发展。例如3d nand型存储器得到了越来越广泛的应用。
3.一般来说，在3d nand结构中，通过交替堆叠的多层栅极层和多层绝缘层形成堆叠结构，堆叠结构的台阶区形成有多级台阶，各栅极层可通过在对应的各台阶上形成的接触部(contact,ct)引出。通常，为简化工艺，台阶区会设置为分区台阶结构(staircase divide scheme,sds)，但由于其结构以及工艺的影响，易导致例如栅极层间短接等问题，从而影响器件性能和生产良率。


技术实现要素：

4.本技术的一个或多个实施方式提供了可至少部分地解决相关技术中存在的上述问题的存储系统、以及三维存储器及其制备方法。
5.本技术的一方面提供了一种三维存储器，该三维存储器包括：堆叠结构，包括交替堆叠的绝缘层和栅极层，所述堆叠结构还包括台阶区，所述台阶区包括沿第一方向排布的多个分区，相邻的两个所述分区之间具有分界区，每个所述分区包括沿第二方向设置的多级台阶；在所述分界区内，相邻台阶的交界部位构成交界结构；所述第一方向与所述第二方向相互交叉，且分别与所述绝缘层和所述栅极层的堆叠方向垂直；以及栅线缝隙结构，所述栅线缝隙结构贯穿所述堆叠结构；其中部分所述栅线缝隙结构位于所述分界区、并贯穿至少一个所述交界结构。
6.在本技术的一个实施方式中，位于所述分界区的所述栅线缝隙结构，长度沿所述第二方向延伸。
7.在本技术的一个实施方式中，位于所述分界区的所述栅线缝隙结构在相邻的两个所述交界结构之间断开。
8.在本技术的一个实施方式中，每个所述分界区均设置有所述栅线缝隙结构。
9.在本技术的一个实施方式中，位于所述分界区的每个所述栅线缝隙结构均贯穿至少一个所述交界结构。
10.在本技术的一个实施方式中，所述台阶的顶面为所述栅极层的顶面，所述三维存储器还包括位于各个所述台阶的顶面的加厚部，其中，所述加厚部由导电材料形成，且所述加厚部与相邻于该加厚部所在的台阶的上层台阶的端面之间具有间隔。
11.在本技术的一个实施方式中，所述三维存储器还包括：介质层，至少覆盖所述台阶区，将各个所述加厚部和相邻的台阶的端面间隔开。
12.在本技术的一个实施方式中，所述三维存储器还包括：栅极接触部，由导电材料形
成，贯穿所述介质层并延伸至所述加厚部。
13.本技术的另一方面提供了一种三维存储器的制备方法，该方法包括：在衬底上形成电介质叠层结构；在所述电介质叠层结构的台阶区沿第一方向形成多个分区，其中，沿第二方向每个所述分区包括多级台阶，相邻的两个所述分区之间具有分界区，在所述分界区内，相邻台阶的交界部位构成交界结构；所述第一方向与所述第二方向相互交叉，且分别与所述电介质叠层结构的堆叠方向垂直；以及形成贯穿所述电介质叠层结构的栅线缝隙结构；其中部分所述栅线缝隙结构位于所述分界区、并贯穿至少一个所述交界结构。
14.在本技术的一个实施方式中，所述电介质叠层结构包括交替堆叠的多个栅极牺牲层和绝缘层，所述栅极牺牲层暴露于所述台阶的顶面，以及在形成贯穿所述电介质叠层结构的栅线缝隙结构之前，所述方法还包括：形成覆盖于所述台阶的顶面上的、与相邻的上层台阶的端面具有间隙的缓冲层；形成至少覆盖所述缓冲层、并填充于所述间隙的介质层。
15.在本技术的一个实施方式中，形成贯穿所述电介质叠层结构的栅线缝隙结构包括：在所述电介质叠层结构远离所述衬底的一侧形成掩模板；对所述掩模板进行图案化以在其中形成包括至少一个栅线缝隙图形的栅线缝隙排布图案，所述栅线缝隙图形沿长度方向覆盖至少一个所述交界结构；经由所述栅线缝隙排布图案刻蚀所述电介质叠层结构，去除所述电介质叠层结构的包括所述交界结构的部分，形成贯穿所述电介质叠层结构的栅线缝隙；以及在所述栅线缝隙中形成所述栅线缝隙结构。
16.在本技术的一个实施方式中，位于所述分界区的所述栅线缝隙结构的长度沿所述第二方向延伸。
17.在本技术的一个实施方式中，位于所述分界区的所述栅线缝隙结构在相邻的两个所述交界结构之间断开。
18.在本技术的一个实施方式中，每个所述分界区均设置有所述栅线缝隙结构。
19.在本技术的一个实施方式中，位于所述分界区的每个所述栅线缝隙结构均贯穿至少一个所述交界结构。
20.在本技术的一个实施方式中，所述方法还包括：经由所述栅线缝隙，去除所述电介质叠层结构中的所述栅极牺牲层和所述缓冲层，形成牺牲间隙；填充导电材料于所述牺牲间隙，以在所述电介质叠层结构中原所述栅极牺牲层和所述缓冲层所在位置处分别形成栅极层和加厚部；形成贯穿所述介质层并延伸至所述加厚部的接触孔；以及在所述接触孔内填充导电材料形成栅极接触部。
21.在本技术的一个实施方式中，所述导电材料包括钨。
22.在本技术的一个实施方式中，形成覆盖于所述台阶的顶面上的、与相邻的上层台阶的端面具有间隙的缓冲层包括：形成至少覆盖所述台阶区的缓冲层；以及至少去除覆盖在所述台阶的端面的所述缓冲层的部分，保留覆盖在所述台阶的顶面上的所述缓冲层部分、并使该部分缓冲层与相邻的上层台阶的端面具有间隙。
23.在本技术的一个实施方式中，所述缓冲层的材料包括氮化硅。
24.本技术的又一方面还提供了一种存储系统，该存储系统可包括至少一个如上所述的三维存储器，以及与至少一个所述三维存储器电连接的存储器控制器，该存储器控制器用于控制至少一个所述三维存储器。
25.本技术通过优化设计栅线缝隙的排布形式和排布位置，在形成栅线缝隙的同时去
除分区台阶中至少一个呈“十字”彼此相邻排布的不同高度的四个台阶中间的交界结构，从而去除其在沉积及刻蚀的过程中于原交界结构处易产生的如空洞、端面和/或侧壁残留以及不良堆积等诸多缺陷，进而避免后续以导电材料替换牺牲材料后易造成的不同栅极层间的错误连接等情况，有利于提高后续形成栅极接触部实现各栅极层与外部互连结构电连接的质量。
附图说明
26.通过参照以下附图所作的对非限制性实施方式的详细描述，本技术的其它特征、目的和优点将会变得更加明显。本技术的实施方式在附图的图示中以示例性的方式而非限制性的方式示出，在附图中，相同的附图标记指示类似的元件。其中：
27.图1是根据一个实施方式在台阶区形成穿通栅极层的接触部的示意图；
28.图2是根据一个实施方式在台阶区上形成的缓冲层具有空洞缺陷的示意图；
29.图3是根据一个实施方式台阶端面及其邻近区域缓冲层刻蚀残留情况的示意图；
30.图4是在图3的基础上，形成栅极层和加厚部后，由于图3所示的刻蚀残留导致相邻栅极层间短接的示意图；
31.图5是根据一个实施方式在分区台阶的交界结构上产生沉积缺陷的电子显微镜视图；
32.图6是根据本技术的一个实施方式的三维存储器的制备方法的流程图；
33.图7是根据一个实施方式在电介质叠层结构上方形成缓冲层后台阶区的剖面示意图；
34.图8是根据一个实施方式去除包括位于台阶端面的缓冲层后电介质叠层结构台阶区的剖面示意图；
35.图9是根据一个实施方式在电介质叠层结构上方形成介质层后台阶区的剖面示意图；
36.图10是根据一个实施方式形成栅极层和加厚部后堆叠结构台阶区的剖面示意图；
37.图11是根据一个实施方式分区台阶结构的三维轴测示意图；
38.图12是图11的局部放大图，示意了分区台阶结构中沿x和y方向呈“十字”彼此相邻排布的不同高度的四个台阶中间的交界结构；
39.图13是根据一个实施方式分区台阶结构的俯视示意图；
40.图14是根据本技术实施方式的一种栅线缝隙掩模板的图案排布示意图；
41.图15是根据本技术实施方式的另一种栅线缝隙掩模板的图案排布示意图；
42.图16是根据本技术实施方式的具有存储装置的示例性系统的框图；
43.图17a是根据本技术实施方式的具有存储装置的示例性存储卡的示意图；以及
44.图17b是根据本技术实施方式的具有存储装置的示例性固态驱动器(ssd)的示意图。
具体实施方式
45.以下将结合附图对本技术进行详细描述，本文中提到的示例性实施方式仅用于解释本技术，并非用于限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元
件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
46.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表示近似，而不用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。应理解，在本说明书中，第一、第二等表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何先后顺序。
47.还应理解，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。
48.此外，在本技术中当使用“连接”、“覆盖”和/或“在
…
上形成”等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出。
49.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域中普通技术人员的通常理解相同的含义。此外，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
50.如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部的材料可以被图案化或者可以保持未图案化。另外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。
51.如本文所使用的，术语“层”指的是具有一定厚度的材料部分。层可以是均匀的或不均匀的连续结构的区域，其中不均匀的连续结构具有比连续结构的厚度小或大的厚度。
52.如本文所使用的，术语“三维存储器”是指在横向地定向的衬底上具有垂直地定向的存储单元晶体管串的半导体器件，使得存储单元晶体管串在相对于衬底的垂直或大致垂直的方向上延伸。如本文所使用的，术语“垂直的/垂直地”意指垂直或大致垂直于衬底的横向表面。
53.在下文中描述了本技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本技术。
54.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施方式中的特征可以相互组合。此外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而是可以任意顺序执行或并行地执行。
55.下面将参考附图并结合实施方式来详细说明本技术。
56.参见图1，根据一个示例性实施方式，三维存储器可包括由多个栅极层240和绝缘层230交替堆叠形成的堆叠结构。堆叠结构通常可被划分为核心区(未示出)和台阶区。核心区可用于形成存储单元串(未示出)，每个栅极层240可作为每一层存储单元的栅线。台阶区
300可包括多个台阶300-1，多个台阶300-1可使叠置的各栅极层240分别暴露出来，每个台阶300-1可分别对应一个栅极层240。在台阶300-1上可形成栅极接触部600以将对应该栅极层240的存储单元引出。在一个实施方式中，为了实现栅极接触部600与堆叠结构中的栅极层240的电连接，需要在覆盖堆叠结构的介质层500中刻蚀形成显露出台阶区300的各台阶300-1顶面的接触孔，然后在接触孔中填充导电材料以形成栅极接触部600。然而，随着三维存储器集成程度的提高以及堆叠层数的增加，需要刻蚀接触孔的深度日益加深，因而在形成接触孔的过程中极易造成栅极层240被穿通的情况，在这种情况下，后续在接触孔中填充导电材料形成的栅极接触部600则会引起不同栅极层240的短接，如图2中的a区域所示，从而可能引发存储器失效等问题。
57.参见图2至图5，根据一个示例性实施方式，可通过加厚各台阶300-1表面并形成可电连通至相应栅极层240的加厚部410，以减少如上所述在形成接触孔的过程中造成栅极层240被穿通的问题。
58.通常，可采用在台阶区300沉积缓冲层400，如图2所示；然后去除覆盖台阶300-1端面、侧壁的缓冲层400，进而以导电材料替换剩余的位于台阶300-1顶面的缓冲层400以在各台阶300-1上形成所需的加厚部410。
59.但是，由于台阶区300普遍采用分区台阶结构，这种结构是在沿堆叠结构侧壁的双向方向甚至三维方向形成复合台阶，可减小台阶区的占用面积，有利于提高器件集成度，如图11所示。分区台阶结构由于其结构复杂，各台阶面间高低错落，例如，沿x方向和y方向任意彼此相邻的、且分别位于两个相邻分区(如g1、g2分区)的四个台阶之间均具有交界结构310，因此，台阶区300可具有多个交界结构310。而上述缓冲层400沉积和刻蚀的过程中，在诸多的交界结构310的位置，由于其不可控因素很多，易造成诸多缺陷，例如，在缓冲层400沉积过程中其内部可能会产生空洞缺陷，如图2所示，可以理解的是，图2中空洞产生的位置仅为示例，即，空洞可产生在交界结构310所包括的部分台阶端面上或其它任何位置；在去除覆盖台阶端面的缓冲层400的过程中可能会产生刻蚀不彻底的缺陷，如图3中c所示，例如在交界结构310所包括的部分台阶端面和靠近该端面的相邻台阶的部分顶面存在缓冲层残留；以及在交界结构310处可能会产生如图5所示的不良堆积等缺陷。这些缺陷的存在会对后续工艺操作产生不同程度的不良影响，例如，图3中c所示的残留的缓冲层400，在后续工艺操作中被替换为导电材料后会导致不同栅极层之间的短接，如图4中d所示，进而会影响器件性能和生产良率。
60.图6示出了本技术示例性实施方式提供的三维存储器的制备方法1000的流程图。
61.如图6所示，三维存储器的制备方法1000可包括以下步骤：
62.s1：在衬底上形成电介质叠层结构；
63.s2：在电介质叠层结构的台阶区沿第一方向形成多个分区，其中，沿第二方向每个分区包括多级台阶，相邻的两个分区之间具有分界区，在分界区内，相邻台阶的交界部位构成交界结构；以及
64.s3：形成贯穿电介质叠层结构的栅线缝隙结构；其中部分栅线缝隙结构位于分界区、并贯穿至少一个交界结构。
65.在步骤s1之前，首先提供一衬底，在本技术的各种实施方式中，衬底可以例如是：单晶硅(si)衬底、单晶锗(ge)衬底、硅锗(gesi)衬底、碳化硅(sic)衬底，或者绝缘体上硅
(silicon-on-insulator,soi)衬底、绝缘体上锗(germanium-on-insulator,goi)衬底，或者包括其它元素半导体或化合物半导体的衬底，诸如gaas、inp或sic等。衬底100还可以是叠层结构，例如si/sige等，或其它外延结构，例如绝缘体上锗硅(silicon germanium-on-insulator,sgoi)等。
66.接下来，根据步骤s1，在衬底上形成电介质叠层结构，具体地，可在衬底上交替形成栅极牺牲层220和绝缘层230，以形成由多个栅极牺牲层220和多个绝缘层230交替堆叠的电介质叠层结构，参见图7。在本技术的各种实施方式中，在衬底上形成电介质叠层结构可以通过一个或多个沉积工艺来实现。其中，沉积工艺包括但不限于原子层沉积(atomic layer deposition,ald)、物理气相沉积(physical vapor deposition,pvd)、化学气相沉积(chemical vapor deposition,cvd)或其任何组合。应理解的是，在不背离本技术的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的栅极牺牲层220和绝缘层230，本技术对其不作具体限定。另外，栅极牺牲层220和绝缘层230的材料可选择本领域中已知的合适材料。例如，栅极牺牲层220可以是氮化物层(诸如氮化硅)，绝缘层230可以是氧化物层(诸如氧化硅)。此外，本领域技术人员应当理解的是，电介质叠层结构还可包括多个子叠层，即电介质叠层结构可由单个子叠层形成也可由多个子叠层依次堆叠形成，每个子叠层由多个栅极牺牲层220和多个绝缘层230交替堆叠形成。
67.一般地，电介质叠层结构可包括核心(core)区和台阶(stair step，ss)区，核心区可用于形成呈阵列排布的多个存储单元串，存储单元串包括沿垂直于衬底的方向形成的多个互连的存储单元；台阶区可用于各栅极层的接触部引出，台阶区可位于核心区的外围，也可以位于相邻的核心区之间。
68.应注意的是，为了简化附图并突出显示与本技术技术紧密相关的结构部分，在附图中只示意性地显示了台阶区300的部分叠层结构，衬底以及叠层结构的其它部分区域并未在附图中显示。如图7至图10中，仅示出了台阶区300的部分叠层结构。
69.进一步地，如上文步骤s2中所述，在电介质叠层结构的台阶区300形成沿平行于衬底的两个彼此交叉的方向呈阵列排布的多个台阶300-1。参考图11以及图13，图11是分区台阶结构的三维轴测视图，图13是分区台阶结构的俯视示意图。为了便于描述，本技术中将三维存储器的三维方向分别定义为第一轴x、第二轴y和第三轴z，其中，第一轴x和第二轴y可以是平行于衬底且相互交叉例如垂直交叉的两个轴，例如，第一轴x可以是沿核心区向用于形成栅极接触部的台阶区300延伸的轴，第三轴z可以是垂直于衬底的轴。
70.如图11所示，根据本技术的一个实施方式，在台阶区300形成分区台阶(staircase divide scheme,sds)结构，可包括沿第二轴y方向形成的多个分区，例如图11中所示的g1、g2、g3分区等，并且各分区可包括沿第一轴x方向形成的多级台阶，如图11中所示的1、2、3
…
8、9
…
台阶等，从而可以减小台阶占地面积，提高器件集成度。作为示例，图11所示形成的分区台阶中，第1分区g1(包括如3、6、9台阶)位于中心，第2分区g2(包括如2、5、8台阶)、第3分区g3(包括如1、4、7台阶)沿第二轴y的正负两个方向分别依次排布，且沿图中第一轴x的负方向(即朝向核心区方向)，各分区中各级台阶沿第三轴z方向的高度依次递增，沿第二轴y的正负两个方向，每一层的台阶从边缘的分区(如图11中第3分区g3)至中心的分区(如图11中第1分区g1)亦依次递增1级。所述分区台阶的分区方式仅为示例，在其他实施方式中，分区方式和数量不做限定，根据不同需要，分区台阶可以具有不同的分区，例如3分区、4分区
或者更多分区等。
71.具体地，形成上述分区台阶的方式例如可以采用不同的分区板，通过在x方向和y方向上对光刻胶进行多次修剪(trim)，并在每一次修剪后，对暴露出来的堆叠层进行一次刻蚀，从而在台阶区300形成包括多个台阶300-1的分区台阶结构。参见图12，图12是图11的局部放大图，示意了分区台阶结构中的交界结构310。沿y轴方向任意相邻的两个分区之间具有分界区，如图11和图12中虚线框出的n区域。在分界区内，各个相邻台阶300-1的交界部位可构成交界结构310。参见图12，沿y轴方向，台阶p1和台阶p2相邻，台阶p3和台阶p4相邻。沿x轴方向，台阶p1和台阶p3相邻，台阶p2和台阶p4相邻。结合图11可知，台阶p1和p3例如可属于分区g2，台阶p2和p4可属于分区g3，g2和g3是相邻的两个分区，二者之间具有分界区n。台阶p1具有端面q1，台阶p2具有端面q2。四个台阶p1、p2、p3和p4具有公共边线l1。在分界区n中，相邻的四个台阶p1、p2、p3和p4交界的部位可构成交界结构310。即，交界结构310包括在分界区n中围绕公共边线l1的部分结构。可以理解，交界结构310包括台阶p1的端面q1的部分，也包括台阶p2的端面q2的一部分。可以理解，沿x轴和y轴的方向，任意呈“十字”或近似“十字”彼此相邻排布的、具有不同高度的四个台阶300-1之间，均可具有类似的交界结构310。
72.由上述有关分区台阶的相关描述可知，各台阶300-1彼此间均分别具有沿第三轴z方向的高度差。即，沿第一轴x的方向，任意一个台阶300-1和与其相邻的两个台阶300-1均具有高度差，沿第二轴y的方向，任意一个台阶300-1和与其相邻的两个台阶300-1亦均具有高度差。并且，任意的沿x轴和y轴方向呈大致为“十字”形状的彼此相邻排布的四个台阶300-1中间具有交界结构310。更具体地，沿第二轴y方向任意相邻的两个台阶300-1及与其沿第一轴x方向分别相邻的两个台阶300-1，即可以看作是任意的沿x轴和y轴方向呈“十字”或近似“十字”彼此相邻排布的四个台阶300-1，其具有位于该四个台阶中间的一条沿第三轴z的边线l1(图12)，该四个台阶300-1共用该边线l1，交界结构310亦可理解为围绕该共用边线l1的、四个台阶300-1“交界”的一部分结构。因此，可以理解的是，台阶区300具有多个类似的交界结构310。
73.结合前文中的相关描述，由于交界结构310处结构的复杂性，其不可控因素较多，导致在该区域易造成例如空洞、端面刻蚀残留、以及不良堆积等诸多缺陷，而这些缺陷的存在会对后续工艺操作产生不同程度的不良影响，例如会造成不同栅极层之间的短接等问题，进而会影响器件性能和生产良率。
74.针对交界结构310会带来上述诸多不利影响的问题，依据前文方法1000中步骤s3，形成贯穿电介质叠层结构并延伸至衬底的栅线缝隙，栅线缝隙可包括去除至少一个交界结构310后所形成的空隙。即，在形成栅线缝隙的工艺过程中，可去除至少一个交界结构310，从而可至少一定程度上降低交界结构310的存在所带来的上述不利影响。
75.根据本技术的一个实施方式，形成贯穿电介质叠层结构并延伸至衬底的栅线缝隙的方法可包括：在电介质叠层结构远离衬底的一侧形成掩模板；对掩模板进行图案化以在其中形成包括至少一个栅线缝隙图形210的栅线缝隙排布图案，栅线缝隙图形210沿长度方向，即沿第一轴x方向覆盖至少一个交界结构310(参见图14或图15)；以及经由栅线缝隙排布图案刻蚀电介质叠层结构，去除电介质叠层结构的包括交界结构310的部分，形成贯穿电介质叠层结构并延伸至衬底的栅线缝隙。
76.在一个实施方式中，栅线缝隙的长度可沿第一轴x的方向延伸。图14和图15所示分别为两种不同的栅线缝隙掩模板的图案排布示意图，参见图14或图15，其中所示的210为形成于掩模板上的栅线缝隙图形，栅线缝隙图形210的长度即沿第一轴x的方向延伸。在一个实施方式中，沿第一轴x的方向相邻的两个栅线缝隙图形210之间断开的部分可位于相邻的两个交界结构310之间。如图15中，两个栅线缝隙图形210-1和210-2之间断开的部分可位于两个交界结构310-1和310-2之间。在一个实施方式中，可在每个分界区均形成栅线缝隙，如图15中台阶区300包括多个分区g1、g2、g3等，每相邻两个分区间具有分界区，图15中示出了分界区n1、n2、n3、n4。在图15所示的掩模板上对应n1-n4各分界区的范围内均相应设置有栅线缝隙图形210。在一个实施方式中，位于分界区的各栅线缝隙图形210沿其长度方向上可覆盖至少一个交界结构310，可见，经由所示栅线缝隙图形210形成的贯穿电介质叠层结构并延伸至衬底的各栅线缝隙，可包括去除至少一个所述交界结构310后所形成的空隙，进一步地，去除的交界结构310的沿第二轴y方向的宽度可等于栅线缝隙图形210沿第二轴y方向的宽度。并且，栅线缝隙图形210(或栅线缝隙)的平行于第一轴x方向的中心线可以穿过其所覆盖的交界结构310的中心点。
77.图14是根据本技术实施方式的一种栅线缝隙掩模板的图案排布示意图。图15是根据本技术的实施方式的另一种栅线缝隙掩模板的图案排布示意图。如图14和图15所示，根据本技术的实施方式，优化设计了各栅线缝隙图形210的排布方式，使得在形成栅线缝隙的同时可以去除多个交界结构310。可以理解的是，根据需要可通过调整前述栅线缝隙图形210的尺寸和排布来选择性地去除交界结构310。例如，在一个实施方式中，栅线缝隙可以包括去除了全部交界结构310后所形成的空隙。在另一个实施方式中，栅线缝隙可以包括去除了超过80％的所述交界结构310后所形成的空隙。本技术对此不作具体限定。
78.作为示例，经由形成于所述掩模板上的栅线缝隙排布图案刻蚀电介质叠层结构，去除电介质叠层结构的包括至少一个交界结构310的部分，形成贯穿电介质叠层结构并延伸至衬底的栅线缝隙，具体地，其形成工艺包括但不限于光刻、刻蚀以及湿法清洗。在一些实施方式中，可采用诸如深反应离子刻蚀(drie)的刻蚀工艺一次形成贯穿电介质叠层结构并延伸至衬底的栅线缝隙。在另一些实施方式中，可采用湿法刻蚀，例如使用磷酸作为刻蚀剂，刻蚀形成贯穿电介质叠层结构并延伸至衬底的栅线缝隙。本技术对其不作具体限定。
79.如前所述，分区台阶的结构相对复杂，各台阶面间高低错落，尤其是分区台阶具有的多个交界结构310，对于前述的在台阶上形成缓冲层及刻蚀台阶端面、侧壁的缓冲层等操作均会造成不良的影响。例如，在交界结构310区域内更易形成包括空洞、刻蚀残留、以及不良堆积等一系列缺陷，其中一些缺陷例如会导致最终三维存储器中栅极层间存在短接等情况，影响器件性能。而根据本技术的实施方式，在不改变现有工艺流程的基础上，在形成栅线缝隙的同时可以去除多个交界结构310，从而降低了由于在各交界结构310处易形成上述缺陷而为三维存储器的制备带来的多种风险，有利于提高和保障所制备的三维存储器的器件性能。
80.根据本技术的一个实施方式，在电介质叠层结构的台阶区300形成多级台阶300-1后，以及在形成贯穿电介质叠层结构的栅线缝隙之前，方法1000还可以包括：形成覆盖包括台阶区300在内的电介质叠层结构的缓冲层400；以及去除覆盖在台阶300-1端面、侧壁的缓冲层400的部分，保留覆盖在台阶300-1的顶面上的缓冲层400部分、并使该部分缓冲层400
与相邻的上层台阶300-1的端面、侧壁具有间隙。
81.如图7所示，缓冲层400可覆盖暴露于台阶300-1顶面的栅极牺牲层220。去除形成于所述台阶300-1的端面、侧壁的缓冲层400部分，保留位于各台阶顶部的缓冲层400，如图8所示。去除形成在台阶端面、侧壁上的缓冲层400，可使得上下相邻两台阶顶面上的缓冲层400彼此间隔开，因而，在后续工艺步骤中，以导电材料置换台阶顶面的缓冲层400为栅极端部的加厚部410的操作时(参见后文中的描述)，这种间隔可有效地避免不同的栅极层之间发生错误连接。
82.作为示例，可通过一种或多种沉积工艺形成覆盖包括台阶区300的各台阶300-1的顶面、端面以及侧壁的缓冲层400，该工艺包括但不限于原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合。例如，可以通过原子层沉积工艺形成缓冲层400。作为示例，形成缓冲层400的材料可选用氮化硅，更具体地，可选用例如具有一定配比的ts sin。例如，当采用磷酸等作为刻蚀剂进行湿法刻蚀台阶300-1端面、侧壁上的氮化硅时，位于台阶300-1端面、侧壁上的氮化硅因其密度较小可具有正常sin约两到三倍的刻蚀速率。但本技术不限于此，形成缓冲层400还可选用其它适合的材料。
83.作为示例，去除形成在台阶300-1端面、侧壁上的缓冲层400的方式可包括但不限于诸如深反应离子刻蚀(deep reactive ion etching,drie)的干法刻蚀，还可采用诸如以磷酸作为刻蚀剂的湿法刻蚀等其它方式。
84.根据本技术的一个实施方式，在形成分区台阶结构的各级台阶300-1后，以及在形成贯穿电介质叠层结构并延伸至衬底的栅线缝隙之前，制备三维存储器的方法1000还可以包括：在电介质叠层结构上形成覆盖包括台阶区300的介质层500，如图9所示。介质层500可覆盖各台阶300-1顶面的缓冲层400以及各台阶300-1暴露出的台阶端面、侧壁，可填充台阶300-1顶面的缓冲层400与相邻的上层台阶300-1端面之间的间隙，如图9中所示的e区域。并可为所述电介质叠层结构提供平坦的上表面。
85.作为示例，介质层500可通过沉积氧化物形成，所述氧化物可选自例如氧化硅基材料。在本技术的一个实施方式中，介质层500可由基于teos(正硅酸乙酯)的氧化硅填充形成。介质层500可为多层结构，先形成具有良好台阶覆盖性的第一子膜层，例如可以为高密度等离子体(hdp)沉积的氧化硅(sio2)或原子层沉积(ald)的氧化硅等；然后继续形成具有高填充效率的第二子膜层，第二子膜层例如可以为基于teos的氧化硅(teso-based sio2)等。其中，第一子膜层的密度高于第二子膜层的密度，由此第一子膜层具有良好台阶覆盖性，而第二子膜层具有高的填充效率。
86.作为示例，还可进一步采用化学机械研磨等工艺对介质层500进行平坦化处理，以使得介质层500为电介质叠层结构的例如台阶区300和核心区(未示出)等提供基本平坦的上表面。
87.根据本技术的一个实施方式，在形成栅线缝隙后，方法1000还可以包括：经由栅线缝隙，去除电介质叠层结构中的栅极牺牲层220和位于台阶300-1顶面上的缓冲层400，形成牺牲间隙；填充导电材料于所形成的牺牲间隙，以形成栅极层240和栅极端部的加厚部410，如图10所示。
88.作为示例，在该步骤中，可利用栅线缝隙作为刻蚀剂通道，采用例如各向同性刻蚀去除电介质叠层结构中的栅极牺牲层220。各向同性刻蚀可采用选择性的湿法刻蚀或气相
刻蚀。在湿法刻蚀中，使用刻蚀溶液作为刻蚀剂，并将半导体结构浸没在刻蚀溶液中。在气相刻蚀中，使用刻蚀气体作为刻蚀剂，并将半导体结构暴露于刻蚀气体中。在电介质叠层结构中的绝缘层230和栅极牺牲层220分别为氧化硅(sio
x
)和氮化硅(sin
x
)的情形下，在湿法刻蚀中，可采用磷酸溶液作为刻蚀剂，在气相刻蚀中，可采用c4f8、c4f6、h2f2和o2中的一种或多种作为刻蚀剂。在刻蚀步骤中，刻蚀剂充满栅线缝隙，并逐渐向电介质叠层结构内部刻蚀栅极牺牲层220。由于刻蚀剂的选择性，该刻蚀去除电介质叠层结构中的栅极牺牲层220以及进一步去除栅极牺牲层220端部位于台阶区300的各级台阶300-1顶面的缓冲层400并保留绝缘层230。
89.在去除栅极牺牲层220和缓冲层400后，可通过一种或多种沉积工艺在所形成的牺牲间隙内形成栅极层240以及栅极端部的加厚部410。栅极层240以及栅极端部的加厚部410所沉积的的导电材料包括但不限于例如钨(w)。
90.在各级台阶300-1顶面形成的加厚部410实现了各栅极层端部的加厚，有利于减少在后续形成栅极接触孔时对栅极层240造成击穿情况的发生。
91.根据本技术的一个实施方式，经由栅线缝隙置换栅极牺牲层220和缓冲层400为栅极层240和栅极端部的加厚部410后，方法1000还可包括：形成贯穿介质层并延伸至加厚部410的接触孔(未示出)；以及在接触孔内填充导电材料形成栅极接触部600。
92.其中，接触孔可以仅延伸至加厚部410的顶面。而根据本技术的另一个示例性实施例，即使在刻蚀形成接触孔的过程中发生过刻蚀，由于加厚部410具有一定的厚度，也可有效地避免刻蚀击穿加厚部410所连接的栅极层240，从而避免不同栅极层之间的短接，有利于保证三维存储器的电气性能。
93.作为示例，可先通过光刻和蚀刻工艺在台阶区域300形成多个贯穿介质层并延伸至加厚部410的接触孔。然后，在接触孔中填充诸如氮化钛、钨合金等的导电材料以形成栅极接触部600。
94.根据本技术的一个实施方式，栅极接触部600可位于去除了全部相邻的交界结构310的台阶300-1上，即，与形成有栅极接触部600的台阶300-1相邻的全部交界结构310可均被去除。再次参照图15，由图15所示的设计方案可见，对于任意一个根据设计方案需要在其上形成栅极接触部600的台阶300-1，与该台阶300-1相邻的两个或四个交界结构310均被图中所示的掩模板上的栅线缝隙图形210所覆盖，这些交界结构会在形成栅线缝隙的同时被去除。
95.根据本技术的一个实施方式，经由栅线缝隙置换栅极牺牲层220和缓冲层400为栅极层240和栅极端部的加厚部410后，方法1000还可包括：在栅线缝隙中填充电介质材料(例如氧化硅等)形成栅线缝隙结构体。在多个栅线缝隙中形成的多个栅线缝隙结构体可构成三维存储器的栅线缝隙结构。
96.如前所述，分区台阶结构中多个交界结构310的存在，严重影响台阶上方缓冲层的沉积质量，以及刻蚀台阶端面、侧壁缓冲层的刻蚀质量，易产生沉积空洞、不良堆积以及端面、侧壁刻蚀残留等诸多缺陷，进而易导致例如栅极层之间的短接等问题，影响器件性能。
97.本技术提供的三维存储器制备方法，通过优化设计栅线缝隙的排布，在不改变原有生产工艺的基础上，可在形成栅线缝隙的同时去除上述分区台阶结构具有的多个交界结构310，可去除在这些交界结构310处缓冲层400在形成和刻蚀过程中产生的诸多缺陷，从而
可有效地避免在后续工艺中由于这些缺陷而可能导致的包括例如部分栅极层电路出现接触不良或不同栅极层错误连接等质量问题，有利于提高器件的性能和产品良率。
98.另一方面，本技术还提供了一种三维存储器。根据本技术的一个实施方式，三维存储器可以包括：衬底和位于衬底一侧上的堆叠结构，堆叠结构可包括例如沿y方向排布的多个存储块；相邻的存储块可由栅线缝隙结构分隔开，每个存储块可包括台阶区300，参见图11，台阶区300可包括沿y方向排布的多个分区，如分区g1、g2、g3，每个分区可包括沿x方向设置的多级台阶300-1。其中，相邻的两个分区之间可具有分界区，如图11中n所示为位于相邻的g2和g3分区间的分界区。结合图12，在分界区内，相邻台阶300-1的交界部位可构成交界结构310。换言之，沿平行于衬底且相互交叉例如垂直交叉的两个轴(如x轴和y轴)的任意呈例如“十字”或近似“十字”彼此相邻排布的四个台阶300-1中间可具有交界结构310。此外，三维存储器还可包括贯穿堆叠结构并延伸至衬底的栅线缝隙结构，栅线缝隙结构可位于上述分界区、并可贯穿至少一个交界结构310。
99.在一些实施方式中，位于分界区的栅线缝隙结构的长度可沿如图14或15中所示的x轴方向延伸。换言之，栅线缝隙结构的长度可沿平行于堆叠结构200的由核心区(未示出)指向台阶区300的方向延伸。位于分界区的栅线缝隙结构可在相邻的两个交界结构310之间断开，如图15所示，栅线缝隙结构可在相邻的交界结构例如310-1和310-2之间断开。在一些实施方式中，每个分界区均可设置有栅线缝隙结构，再次参见图15，台阶区300包括多个分区g1、g2、g3等，每相邻两个分区间具有分界区，图15中示出了分界区n1、n2、n3、n4。在图15所示的掩模板上对应n1-n4各分界区的范围内均相应设置有栅线缝隙图形210，并且，各栅线缝隙图形210均覆盖至少一个交界结构310。可以理解地，被栅线缝隙图形210所覆盖的区域即可以对应为堆叠结构中形成栅线缝隙结构的区域，可见，堆叠结构中位于分界区的栅线缝隙结构均可贯穿至少一个交界结构310。
100.在一些实施方式中，堆叠结构200可包括交替堆叠的绝缘层230和栅极层240，栅极层240的端部可形成有加厚部410，如图10所示。其中，加厚部410可由导电材料形成，可位于台阶300-1的顶面并与对应的栅极层240连接。
101.在一些实施方式中，三维存储器还可包括至少覆盖台阶区300的介质层500，参见图10。介质层500可覆盖位于台阶300-1顶面的加厚部410以及台阶300-1的端面、侧壁。介质层500可间隔加厚部410和与该加厚部410相邻的另一台阶300-1的端面、侧壁。介质层500还可以为堆叠结构提供平坦的上表面。
102.在一些实施方式中，三维存储器还可包括贯穿介质层500并延伸至加厚部410的栅极接触部600。栅极接触部600可由导电材料形成。
103.在一些实施方式中，与形成有栅极接触部600的台阶300-1相邻的部分或全部交界结构310可被去除。形成有栅极接触部600的台阶300-1可与栅线缝隙结构相邻。
104.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容在此不再赘述。
105.本技术还提供了一种存储系统，参见图16、图17a以及图17b，图中所示存储系统2200、2000a或2000b可包括一个或多个存储装置2202和存储器控制器2201。其中，存储装置2202中可包括一个或多个根据本技术上文任意所述示例性实施方式提供的三维存储器，存储器控制器2201可与至少一个所述三维存储器电连接，并可用于控制至少一个所述三维存
储器。
106.图16是根据本技术实施方式的具有存储装置的的示例性系统2000的框图。系统2000可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有存储器的任何其他合适的电子设备。如图16所示，系统2000可以包括主机2100和存储系统2200，存储系统2200具有一个或多个存储装置2202和存储器控制器2201，其中，存储装置2202可以包括根据本技术上文任意所述示例性实施方式所描述的三维存储器。主机2100可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机2100可以被配置为将数据发送到存储装置2202或从存储装置2202接收数据。存储装置2202还可以包括相变存储器(rram)、磁阻存储器(mram)、铁电存储器(fram)、nand闪存、nor闪存、垂直nand闪存、自旋转移力矩存储器(stt-ram)等。在一些实施方式中，存储器控制器2201可耦合到存储装置2202和主机2100，并且被配置为控制存储装置2202。在一些实施方式中，存储器控制器2201被设计用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算机、数码相机、移动电话等电子设备中使用的其他介质。在一些实施方式中，存储器控制器2201被设计用于在用作移动设备(诸如智能电话、平板计算机、膝上型计算机等)和企业存储阵列的数据存储的高占空比环境ssd或嵌入式多媒体卡(emmc)中操作。存储器控制器2201可被配置为控制存储装置2202的操作，例如读取操作、擦除操作和编程操作。存储器控制器2201还可被配置为管理关于存储在或要存储在存储装置2202中的数据的各种功能，包括但不限于坏块管理、垃圾收集、损耗均衡等。也可以由存储器控制器2201执行任何其他合适的功能，例如格式化存储装置2202。存储器控制器2201可以根据特定通信协议与外部设备(例如，主机2100)通信。例如，存储器控制器2201可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议诸如usb协议、多媒体卡(mmc)协议、外围部件互连(pci)协议、串行总线(pci-e)协议、高级技术附件(ata)协议、串行-ata协议、并行-ata20协议、小型计算机小型接口(scsi)协议、增强的小型磁盘接口(esdi)协议、集成驱动电子(ide)协议、火线协议等。
107.图17a是根据本技术实施方式的具有存储装置的示例性存储卡的示意图。
108.存储器控制器2201和一个或多个存储装置2202可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(ufs)封装或emmc封装。即，存储系统2200(图16)可以被实现和封装到不同类型的终端电子产品中。在如图17a中所示的一个示例中，存储器控制器2201和单个存储装置2202可集成到存储卡2000a中。存储卡2000a可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、cf卡、智能媒体(sm)卡、记忆棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储卡2000a可进一步包括将存储卡2000a与主机(例如，图16中的主机2100)耦合的存储卡连接器2203。
109.图17b是根据本技术实施方式的具有存储装置的示例性固态驱动器(ssd)的示意图。
110.在如图17b所示的一个示例中，存储器控制器2201和多个存储装置2202可以被集成到ssd2000b中。ssd2000b还可以包括将ssd2000b与主机(例如，图16中的主机2100)耦合的ssd连接器2204。
111.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解的是，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性的。
112.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。