高压元件、高压控制元件及其制造方法与流程

1.本发明涉及一种高压元件、高压控制元件及其制造方法，特别是指一种能够提高击穿防护电压并降低导通电阻的高压元件、高压控制元件及其制造方法。


背景技术：

2.图1a与图1b分别显示一种已知高压元件100的剖视示意图与俯视示意图。所谓的高压元件，在本文中，是指于正常操作时，施加于漏极的电压高于5v的半导体元件。一般而言，以图1a与图1b所示的高压元件100为例，高压元件100的漏极19与本体区16间，具有漂移区12a(如图1a中虚线范围所示意)，将漏极19与本体区16分隔，且漂移区12a的横向长度根据正常操作时所需承受的操作电压而调整。如图1a与图1b所示，高压元件100包含：阱区12、绝缘结构13、漂移氧化区14、本体区16、栅极17、源极18、与漏极19。其中，阱区12的导电型为n型，形成于基板11上，绝缘结构13为区域氧化(local oxidation of silicon，locos)结构，以定义操作区13a，作为高压元件100操作时主要的作用区。操作区13a的范围由图1b中，粗黑虚线框所示意。如图1a所示，部分的栅极17于漂移区12a上，覆盖部分漂移氧化区14。一般而言，漂移氧化区14的厚度，约在2,500到15,000埃之间，而栅极17中的栅极氧化层的厚度，约在至之间。漂移氧化区14的厚度高出栅极氧化层的厚度甚多，至少在5倍以上。采用较厚的漂移氧化区14，可于高压元件100不导通操作时，阻挡高电位，使相对较高的电场落在较厚的漂移氧化区14中，以提高高压元件100的不导通击穿防护电压。然而，较厚的漂移氧化区14虽然使高压元件100的耐压(withstand voltage)提高(不导通击穿防护电压提高)，但高压元件100的导通电阻与栅极-漏极电容也相对提高，造成操作的速度降低，而降低元件的性能。
3.有鉴于此，本发明提出一种能够在不影响漂移氧化区厚度的情况下，提高操作速度，降低导通电阻并提升击穿防护电压的高压元件、高压控制元件及其制造方法。


技术实现要素：

4.于一观点中，本发明提供了一种高压元件包括：一半导体层，形成于一基板上；一阱区，具有一第一导电型，形成于该半导体层中；一浅沟槽隔绝(shallow trench isolation，sti)区，形成于该半导体层中；一漂移氧化区，形成于该半导体层上，其中，该浅沟槽隔绝区位于该漂移氧化区下，且部分该漂移氧化区位于部分该浅沟槽隔绝区的正上方并连接该浅沟槽隔绝区，其中该漂移氧化区位于一漂移区上；一本体区，具有一第二导电型，形成于该半导体层中，该本体区与该阱区在一通道方向上连接；一栅极，形成于该半导体层上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道，且另一部分该栅极位于该漂移氧化区的正上方且连接该漂移氧化区；以及一源极与一漏极，具有该第一导电型，该源极与该漏极形成于该半导体层中，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于该通道方向上，该漂移区位于该漏极与该本体区之间的该阱区中，用以作为该高压元件
在该导通操作中的一漂移电流通道；其中，该浅沟槽隔绝区介于该漏极与该本体区之间。
5.于另一观点中，本发明提供了一种高压元件制造方法包括：形成一半导体层于一基板上；形成一阱区于该半导体层中，该阱区具有一第一导电型；形成至少一浅沟槽隔绝(shallow trench isolation，sti)区于该半导体层中；形成一漂移氧化区于该半导体层上，其中，该浅沟槽隔绝区位于该漂移氧化区下，且部分该漂移氧化区位于部分该浅沟槽隔绝区的正上方并连接该浅沟槽隔绝区，其中该漂移氧化区位于一漂移区上；形成一本体区于该半导体层中，该本体区与该阱区在一通道方向上连接，该本体区具有一第二导电型；形成一栅极于该半导体层上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道，且另一部分该栅极位于该漂移氧化区的正上方且连接该漂移氧化区；以及形成一源极与一漏极于该半导体层中，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于该通道方向上，该漂移区位于该漏极与该本体区之间的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道；其中，该浅沟槽隔绝区介于该漏极与该本体区之间。
6.于再一观点中，本发明提供了一种高压控制元件包括：一半导体层，形成于一基板上；一漂移阱区，具有一第一导电型，形成于该半导体层中；一通道阱区，具有一第二导电型，形成于该半导体层中，该漂移阱区与该通道阱区在一通道方向上连接；一浅沟槽隔绝(shallow trench isolation，sti)区，形成于该半导体层中；一漂移氧化区，形成于该半导体层上，其中，该浅沟槽隔绝区位于该漂移氧化区下，且部分该漂移氧化区位于部分该浅沟槽隔绝区的正上方并连接该浅沟槽隔绝区，其中该漂移氧化区位于一漂移区上；一栅极，形成于该半导体层上，部分该通道阱区位于该栅极正下方并连接于该栅极，以提供该高压控制元件在一导通操作中的一反转电流通道，且另一部分该栅极位于该漂移氧化区的正上方且连接该漂移氧化区；一源极与一漏极，具有该第一导电型，该源极与该漏极形成于该半导体层中，且该源极与该漏极分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于该通道方向上，该漂移区位于该漏极与该通道阱区之间的该漂移阱区中，用以作为该高压控制元件在该导通操作中的一漂移电流通道；一通道阱区接触极，具有该第二导电型，形成于该通道阱区中，用以作为该通道阱区的电性接点，于垂直方向上，该通道阱区接触极形成于该半导体层的一上表面下并连接于该上表面；以及一通道隔绝区，形成于该半导体层中且位于该源极与该通道阱区接触极之间，该通道隔绝区形成于该上表面下并连接于该上表面；其中，该浅沟槽隔绝区介于该漏极与该通道阱区之间。
7.于又一观点中，本发明提供了一种高压控制元件制造方法包含：形成一半导体层于一基板上；形成一漂移阱区于该半导体层中，该漂移阱区具有一第一导电型；形成一通道阱区于该半导体层中，该通道阱区具有一第二导电型，该漂移阱区与该通道阱区在一通道方向上连接；形成至少一浅沟槽隔绝(shallow trench isolation，sti)区于该半导体层中以及形成一通道隔绝区于该半导体层中，该通道隔绝区形成于该半导体层的一上表面下并连接于该上表面；形成一漂移氧化区于该半导体层上，其中，该浅沟槽隔绝区位于该漂移氧化区下，且部分该漂移氧化区位于部分该浅沟槽隔绝区的正上方并连接该浅沟槽隔绝区，其中该漂移氧化区位于一漂移区上；形成一栅极于该半导体层上，部分该通道阱区位于该栅极正下方并连接于该栅极，以提供该高压控制元件在一导通操作中的一反转电流通道，且另一部分该栅极位于该漂移氧化区的正上方且连接该漂移氧化区；以及形成一源极与一
漏极于该半导体层中，且该源极与该漏极分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于该通道方向上，该漂移区位于该漏极与该通道阱区之间的该漂移阱区中，用以作为该高压控制元件在该导通操作中的一漂移电流通道；以及形成一通道阱区接触极于该通道阱区中，该通道阱区接触极具有该第二导电型，用以作为该通道阱区的电性接点，于垂直方向上，该通道阱区接触极形成于该上表面下并连接于该上表面；其中，该浅沟槽隔绝区介于该漏极与该通道阱区之间，该通道隔绝区介于该源极与该通道阱区接触极之间。
8.于一实施例中，该漂移氧化区包括一区域氧化(local oxidation of silicon，locos)结构或一化学气相沉积(chemical vapor deposition，cvd)氧化区。
9.于一实施例中，该浅沟槽隔绝区与该漏极于该通道方向上连接。
10.本发明的优点为本发明可降低高压元件的导通电阻并增加高压元件的击穿防护电压。
11.本发明的另一优点为可利用标准高压元件工艺步骤来制造，而不需要额外的微影工艺步骤，因此制造成本与现有技术相同。
12.以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所实现的效果。
附图说明
13.图1a与图1b分别显示一种已知高压元件的剖视示意图与俯视示意图。
14.图2a与图2b根据本发明的一实施例显示高压元件的剖视示意图与俯视示意图。
15.图3a与图3b根据本发明的另一实施例显示高压元件的剖视示意图与俯视示意图。
16.图4a与图4b根据本发明的又一实施例显示高压控制元件的剖视示意图与俯视示意图。
17.图5a-图5h是根据本发明的一实施例显示一高压元件制造方法的示意图。
18.图6a-图6i是根据本发明的另一实施例显示一高压控制元件制造方法的示意图。
19.图中符号说明
20.100，200，300，400：高压元件
21.11，21，31，41：基板
22.12，22，32，42：阱区
23.12a，22a，32a，42a：漂移区
24.13：绝缘结构
25.13a：操作区
26.14，24，34，44：漂移氧化区
27.16，26，36，46：本体区
28.17，27，37，47：栅极
29.18，28，38，48：源极
30.19，29，39，49：漏极
31.21’，31’，41’：半导体层
32.21a，31a，41a：上表面
33.21b，31b，41b：下表面
34.25，35，45：浅沟槽隔绝区
35.261，281，421，461，461’，481：屏蔽
36.271，471：导电层
37.272，472：间隔层
38.273，473：介电层
39.282，482：轻掺杂区
40.43：通道隔绝区
41.46’：通道阱区接触极
42.lch：距离
具体实施方式
43.有关本发明的前述及其他技术内容、特点与效果，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
44.请参考图2a与图2b，其根据本发明的一实施例显示高压元件200的剖视示意图与俯视示意图。如图2a与图2b所示，高压元件200包含：半导体层21’、阱区22、漂移氧化区24、浅沟槽隔绝区25、本体区26、栅极27、源极28以及漏极29。半导体层21’形成于基板21上，半导体层21’于垂直方向(如图2a中的虚线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一p型或n型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。
45.请继续参阅图2a与图2b，浅沟槽隔绝(shallow trench isolation，sti)区25形成于半导体层21’中。漂移氧化区24形成于半导体层21’上，且位于漂移区22a(如图2a中虚线框所示意)上。浅沟槽隔绝区25位于漂移氧化区24下，且部分漂移氧化区24位于部分浅沟槽隔绝区25的正上方并连接浅沟槽隔绝区25。于一实施例中，漂移氧化区24例如但不限于图2a中所示的区域氧化(local oxidation of silicon，locos)结构，也可为化学气相沉积(chemical vapor deposition，cvd)氧化区。
46.阱区22具有第一导电型，形成于半导体层21’中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。阱区22例如由至少一离子注入工艺步骤所形成。本体区26具有第二导电型，形成于阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。栅极27形成于半导体层21’的上表面21a上，由俯视图视之，栅极27大致为沿着宽度方向(如图2b中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分本体区26位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道。栅极27的导电层271具有第一导电型杂质掺杂，为第一导电型，其例如但不限于为具有第一导电型杂质掺杂的多晶硅结构。
47.源极28与漏极29具有第一导电型，于垂直方向上，源极28与漏极29形成于上表面21a下并连接于上表面21a中，且源极28与漏极29分别位于栅极27在通道方向(如图2b中的虚线箭头方向所示意，下同)的外部下方的本体区26中与远离本体区26侧的阱区22中，且于
通道方向上，漂移区22a位于漏极29与本体区26之间，并分隔漏极29与本体区26，且位于靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道，且由剖视图图2a视之，且于垂直方向上，源极28与漏极29位于上表面21a下并连接于上表面21a。于一实施例中，浅沟槽隔绝区25介于漏极29与本体区26之间。如图2a所示，浅沟槽隔绝区25与漏极29于通道方向上连接。
48.与现有技术相比，根据本发明的高压元件与高压控制元件中，于本体区26与漏极29之间的绝缘结构，除了漂移氧化区之外，还多了浅沟槽隔绝区，且在垂直方向上的投影，至少部分浅沟槽隔绝区与漂移氧化区重叠。如此一来，部分漂移区上方的总和氧化区厚度增加；且高压元件/高压控制元件的导通电流，流经漂移区时，须向下经由浅沟槽隔绝区底部，导通电流路径长度增加；此外，高压元件/高压控制元件操作时的电场可以避免集中在漏极附近的表面上，而电场分布可以扩张；这些因素都可以提高击穿防护电压。另外，根据本发明的高压元件与高压控制元件，由于相对较高的击穿防护电压，在相同的电性规格下，根据本发明的高压元件/高压控制元件可以缩小尺寸，使得导通电阻下降。
49.需说明的是，所谓反转电流通道是指高压元件200在导通操作中因施加于栅极27的电压，而使栅极27的下方形成反转层(inversion layer)以使导通电流通过的区域，此为本领域技术人员所熟知，在此不予赘述。
50.需说明的是，所谓漂移电流通道是指高压元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
51.需说明的是，上表面21a并非指一完全平坦的平面，而是指半导体层21’的一个表面。在本实施例中，例如漂移氧化区24与上表面21a接触的部分上表面21a，就具有下陷的部分。
52.需说明的是，栅极27包括具有导电性的导电层271、与上表面连接的介电层273、以及具有电绝缘特性的间隔层272，其中，介电层273形成于本体区26上，并连接于本体区26。导电层271用以作为栅极27的电性接点，形成于所有介电层273上并连接于介电层273。间隔层272形成于导电层271的两侧以作为栅极27的两侧的电性绝缘层。此为本领域技术人员所熟知，在此不予赘述。
53.需说明的是，前述的“第一导电型”与“第二导电型”是指于高压元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的阱区、本体区、源极与漏极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为n型，而第二导电型为p型，或反之亦可)，其中，第一导电型与第二导电型为彼此电性相反的导电型。
54.此外需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5v，且本体区26与漏极29的通道方向距离(漂移区22a长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此皆为本领域技术人员所熟知，在此不予赘述。
55.图3a与图3b是根据本发明的另一实施例显示高压元件300的剖视示意图与俯视示意图。本实施例与图2a及图2b的实施例的不同在于，本实施例的漂移氧化区34为化学气相沉积(chemical vapor deposition，cvd)氧化区。本实施例的基板31、半导体层31’、阱区32、浅沟槽隔绝区35、本体区36、栅极37、源极38以及漏极39类似于图2a及图2b的基板21、半导体层21’、阱区22、浅沟槽隔绝区25、本体区26、栅极27、源极28以及漏极29，故省略其详细
叙述。
56.图4a与图4b是根据本发明的又一实施例显示高压控制元件400的剖视示意图与俯视示意图。如图4a与图4b所示，高压控制元件400包含：半导体层41’、漂移阱区42、通道隔绝区43、漂移氧化区44、浅沟槽隔绝区45、通道阱区46、通道阱区接触极46’、栅极47、源极48以及漏极49。半导体层41’形成于基板41上，半导体层41’于垂直方向(如图4a中的虚线箭头方向所示意，下同)上，具有相对的上表面41a与下表面41b。基板41例如但不限于为一p型或n型的半导体硅基板。半导体层41’例如以外延的步骤，形成于基板41上，或是以基板41的部分，作为半导体层41’。形成半导体层41’的方式，为本领域技术人员所熟知，在此不予赘述。
57.请继续参阅图4a与图4b，浅沟槽隔绝(shallow trench isolation，sti)区45形成于半导体层41’中。漂移氧化区44形成于半导体层41’上，且位于漂移区42a(如图4a中虚线框所示意)上。浅沟槽隔绝区45位于漂移氧化区44下，且部分漂移氧化区44位于部分浅沟槽隔绝区45的正上方并连接浅沟槽隔绝区45。于一实施例中，漂移氧化区44例如但不限于图4a中所示的化学气相沉积(chemical vapor deposition，cvd)氧化区，也可为区域氧化(local oxidation of silicon，locos)结构。
58.漂移阱区42具有第一导电型，形成于半导体层41’中，且于垂直方向上，漂移阱区42位于上表面41a下并连接于上表面41a。漂移阱区42例如由至少一离子注入工艺步骤所形成。通道阱区46具有第二导电型，形成于半导体层41’中，且于垂直方向上，通道阱区46位于上表面41a下并连接于上表面41a。通道阱区46例如由至少一离子注入工艺步骤所形成。漂移阱区42与通道阱区46在通道方向(如图4a中的虚线箭头方向所示意，下同)上连接。栅极47形成于半导体层41’的上表面41a上，由俯视图视之，栅极47大致为沿着宽度方向(如图4b中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向上，部分通道阱区46位于栅极47正下方并连接于栅极47，以提供高压控制元件400在导通操作中的反转电流通道。栅极47的导电层471具有第一导电型杂质掺杂，为第一导电型，其例如但不限于为具有第一导电型杂质掺杂的多晶硅结构。
59.源极48与漏极49具有第一导电型，于垂直方向上，源极48与漏极49形成于上表面41a下并连接于上表面41a中，且源极48与漏极49分别位于栅极47在通道方向的外部下方的通道阱区46中与远离通道阱区46侧的漂移阱区42中，且于通道方向上，漂移区42a位于漏极49与通道阱区46之间，并分隔漏极49与通道阱区46，且位于靠近上表面41a的漂移阱区42中，用以作为高压控制元件400在导通操作中的漂移电流通道，且由剖视图图4a视之，且于垂直方向上，源极48与漏极49位于上表面41a下并连接于上表面41a。于一实施例中，浅沟槽隔绝区45介于漏极49与通道阱区46之间。如图4a所示，浅沟槽隔绝区45与漏极49于通道方向上连接。如图4a所示，于一实施例中，从通道阱区46与漂移阱区42之间的接触面到源极48的边缘之间的距离lch可加以调整。
60.参照图4a，通道阱区接触极46’具有第二导电型，且形成于通道阱区46中，用以作为通道阱区46的电性接点。于垂直方向上，通道阱区接触极46’形成于半导体层41’的上表面41a下并连接于上表面41a。通道隔绝区43形成于通道阱区46中且于源极48与通道阱区接触极46’之间，通道隔绝区43形成于上表面41a下并连接于上表面41a。于一实施例中，通道隔绝区43例如为浅沟槽绝缘(shallow trench isolation，sti)结构。
61.需说明的是，所谓反转电流通道是指高压控制元件400在导通操作中因施加于栅
极47的电压，而使栅极47的下方形成反转层(inversion layer)以使导通电流通过的区域，此为本领域技术人员所熟知，在此不予赘述。
62.需说明的是，所谓漂移电流通道是指高压控制元件400在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
63.需说明的是，上表面41a并非指一完全平坦的平面，而是指半导体层41’的一个表面。于另一实施例中，若漂移氧化区44为区域氧化(local oxidation of silicon，locos)结构，则其与上表面41a接触的部分上表面41a，就会具有下陷的部分。
64.需说明的是，栅极47包括具有导电性的导电层471、与上表面连接的介电层473、以及具有电绝缘特性的间隔层472，其中，介电层473形成于通道阱区46上，并连接于通道阱区46。导电层471用以作为栅极47的电性接点，形成于所有介电层473上并连接于介电层473。间隔层472形成于导电层471的两侧以作为栅极47的两侧的电性绝缘层。此为本领域技术人员所熟知，在此不予赘述。
65.需说明的是，前述的“第一导电型”与“第二导电型”是指于高压控制元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的漂移阱区、通道阱区、源极与漏极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为n型，而第二导电型为p型，或反之亦可)，其中，第一导电型与第二导电型为彼此电性相反的导电型。
66.此外需说明的是，所谓的高压控制元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5v，且通道阱区46与漏极49的通道方向距离(漂移区42a长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此皆为本领域技术人员所熟知，在此不予赘述。
67.请参考图5a-图5h，其是根据本发明的一实施例显示高压元件200的制造方法的示意图。如图5a所示，首先形成半导体层21’于基板21上。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。半导体层21’于垂直方向(如图5a中的虚线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。基板21例如但不限于为p型或n型的半导体基板。
68.接着，请参阅图5b，例如但不限于利用多个离子注入工艺步骤将第一导电型杂质，以加速离子的形式，掺杂至半导体层21’中，以形成阱区22。此时漂移氧化区24尚未形成，上表面21a也就尚未完全定义出来。阱区22形成于半导体层21’中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。
69.之后，参照图5c，形成浅沟槽隔绝区25于半导体层21’中。于一实施例中，浅沟槽隔绝区25例如为浅沟槽绝缘(shallow trench isolation，sti)结构。请同时参照图2a，浅沟槽隔绝区25介于漏极29与本体区26之间，浅沟槽隔绝区25与漏极29于通道方向(如图5c中的横向虚线箭头方向所示意，下同)上连接。
70.接着，请参阅图5d，形成漂移氧化区24于上表面21a上并连接于上表面21a。漂移氧化区24为电性绝缘，且并不限于如图5d所示的区域氧化(local oxidation of silicon，locos)结构，也可为化学气相沉积(chemical vapor deposition，cvd)氧化区。漂移氧化区24位于漂移区22a上并连接于漂移区22a(请参阅图5d及图2a)。浅沟槽隔绝区25位于漂移氧
化区24下，且部分漂移氧化区24位于部分浅沟槽隔绝区25的正上方并连接浅沟槽隔绝区25。
71.接着，请参阅图5e，形成本体区26于阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。本体区26具有第二导电型，形成本体区26的步骤，例如但不限于利用由微影工艺步骤形成光阻层261为屏蔽，将第二导电型杂质掺杂至阱区22中，以形成本体区26。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图5e中直向的虚线箭头所示意，注入阱区22中，以形成本体区26。
72.接着，请参阅图5f，分别形成栅极27的介电层273，与导电层271于半导体层21’的上表面21a上，且于垂直方向(如图5f中的虚线箭头方向所示意，下同)上，部分本体区26位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道。
73.请继续参阅图5g及图2a，例如在形成栅极27的介电层273与导电层271后，形成轻掺杂区282，以提供高压元件200导通操作时，间隔层272下方的导通通道；这是因为高压元件200于导通操作时，间隔层272下方的本体区26无法形成反转电流通道。形成轻掺杂区282的方法，例如将第一导电型杂质掺杂至本体区26中，以形成轻掺杂区282。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，如图5g中直向的虚线箭头所示意，注入本体区26中，以形成轻掺杂区282。由于轻掺杂区282的第一导电型的杂质浓度，远低于源极28的第一导电型的杂质浓度，因此在轻掺杂区282与源极28重叠的区域，轻掺杂区282可以忽略，因此后续的附图中也将省略。
74.请继续参阅图5g。如图5g所示，在垂直方向上，形成源极28与漏极29于上表面21a下并连接于上表面21a，且源极28与漏极29分别位于栅极27在通道方向的外部下方的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与本体区26之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道。源极28与漏极29具有第一导电型，形成源极28与漏极29的步骤，例如但不限于利用由微影工艺步骤形成光阻层281为屏蔽，将第一导电型杂质分别掺杂至本体区26中与阱区22中，以形成源极28与漏极29。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，如图5g中直向的虚线箭头所示意，注入本体区26中与阱区22中，以形成源极28与漏极29。
75.接着，如图5h所示，分别形成间隔层272于导电层271侧面之外，以形成栅极27，进而形成高压元件200。
76.请参考图6a-图6i，其是根据本发明的另一实施例显示高压控制元件400的制造方法的示意图。如图6a所示，首先形成半导体层41’于基板41上。半导体层41’例如以外延的步骤，形成于基板41上，或是以基板41的部分，作为半导体层41’。半导体层41’于垂直方向(如图6a中的虚线箭头方向所示意，下同)上，具有相对的上表面41a与下表面41b。形成半导体层41’的方式，为本领域技术人员所熟知，在此不予赘述。基板41例如但不限于为p型或n型的半导体基板。
77.接着，请参阅图6b，例如但不限于利用由微影工艺步骤形成光阻层421为屏蔽，例如但不限于利用多个离子注入工艺步骤将第一导电型杂质，以加速离子的形式，掺杂至半导体层41’中，以形成漂移阱区42。漂移阱区42形成于半导体层41’中，且于垂直方向上，漂移阱区42位于上表面41a下并连接于上表面41a。
78.接续，请参阅图6c，例如但不限于利用由微影工艺步骤形成光阻层461为屏蔽，例如但不限于利用多个离子注入工艺步骤将第二导电型杂质，以加速离子的形式，掺杂至半导体层41’中，以形成通道阱区46。此时漂移氧化区44尚未形成，上表面41a也就尚未完全定义出来。通道阱区46形成于半导体层41’中，且于垂直方向上，通道阱区46位于上表面41a下并连接于上表面41a。漂移阱区42与通道阱区46在通道方向(如图6c中的横向虚线箭头方向所示意，下同)上连接。
79.之后，参照图6d，形成至少一浅沟槽隔绝区45及通道隔绝区43于半导体层41’中。于一实施例中，浅沟槽隔绝区45例如为浅沟槽绝缘(shallow trench isolation，sti)结构。于一实施例中，通道隔绝区43例如为浅沟槽绝缘(shallow trench isolation，sti)结构。请同时参照图4a，浅沟槽隔绝区45介于漏极49与通道阱区46之间，浅沟槽隔绝区45与漏极49于通道方向上连接。通道隔绝区43介于源极48与通道阱区接触极46’之间。
80.接着，请参阅图6e，形成漂移氧化区44于上表面41a上并连接于上表面41a。漂移氧化区44为电性绝缘，且并不限于如图6e所示的化学气相沉积(chemical vapor deposition，cvd)氧化区，也可为区域氧化(local oxidation of silicon，locos)结构。漂移氧化区44位于漂移区42a上并连接于漂移区42a(请参阅图6e及图4a)。浅沟槽隔绝区45位于漂移氧化区44下，且部分漂移氧化区44位于部分浅沟槽隔绝区45的正上方并连接浅沟槽隔绝区45。
81.接着，请参阅图6f，分别形成栅极47的介电层473，与导电层471于半导体层41’的上表面41a上，且于垂直方向(如图6f中的虚线箭头方向所示意，下同)上，部分通道阱区46位于栅极47正下方并连接于栅极47，以提供高压控制元件400在导通操作中的反转电流通道。
82.请继续参阅图6g及图4a，例如在形成栅极47的介电层473与导电层471后，形成轻掺杂区482，以提供高压控制元件400导通操作时，间隔层472下方的导通通道；这是因为高压控制元件400于导通操作时，间隔层472下方的通道阱区46无法形成反转电流通道。形成轻掺杂区482的方法，例如将第一导电型杂质掺杂至通道阱区46中，以形成轻掺杂区482。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，如图6g中直向的虚线箭头所示意，注入通道阱区46中，以形成轻掺杂区482。由于轻掺杂区482的第一导电型的杂质浓度，远低于源极48的第一导电型的杂质浓度及通道阱区接触极46’的第二导电型的杂质浓度，因此在轻掺杂区482与源极48及通道阱区接触极46’重叠的区域，轻掺杂区482可以忽略，因此后续的附图中也将省略。
83.请继续参阅图6g。如图6g所示，在垂直方向上，形成源极48与漏极49于上表面41a下并连接于上表面41a，且源极48与漏极49分别位于栅极47在通道方向的外部下方的通道阱区46中与远离通道阱区46侧的漂移阱区42中，且于通道方向上，漂移区42a位于漏极49与通道阱区46之间，靠近上表面41a的漂移阱区42中，用以作为高压控制元件400在导通操作中的漂移电流通道。源极48与漏极49具有第一导电型，形成源极48与漏极49的步骤，例如但不限于利用由微影工艺步骤形成光阻层481为屏蔽，将第一导电型杂质分别掺杂至通道阱区46中与漂移阱区42中，以形成源极48与漏极49。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，如图6g中直向的虚线箭头所示意，注入通道阱区46中与漂移阱区42中，以形成源极48与漏极49。
84.接续，如图6h所示，形成通道阱区接触极46’于通道阱区46中，用以作为通道阱区46的电性接点。在垂直方向上，通道阱区接触极46’位于上表面41a下并连接于上表面41a。通道阱区接触极46’具有第二导电型，形成通道阱区接触极46’的步骤，例如但不限于利用由微影工艺步骤形成光阻层461’为屏蔽，将第二导电型杂质分别掺杂至通道阱区46中，以形成通道阱区接触极46’。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图6h中直向的虚线箭头所示意，注入通道阱区46中，以形成通道阱区接触极46’。
85.接着，如图6i所示，分别形成间隔层472于导电层471侧面之外，以形成栅极47，进而形成高压控制元件400。
86.值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2a与图2b所示的实施例为例，通过于高压元件200的漏极29侧的漂移区22a内设置浅沟槽隔绝区25，并配合于浅沟槽隔绝区25上方的漂移氧化区24，可降低高压元件200的导通电阻并增加高压元件200的击穿防护电压。此外，本发明的高压元件200可利用标准高压元件工艺步骤来制造，而不需要额外的微影工艺步骤，因此制造成本与现有技术相同。
87.以上已针对较佳实施例来说明本发明，但以上所述者，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。