半导体结构及其形成方法与流程

1.本技术的实施例涉及半导体结构及其形成方法。


背景技术：

2.现代集成芯片包含数十亿或数万亿个半导体器件。半导体器件通过形成在集成芯片上的器件之上的后段制程金属互连层电互连。典型的集成芯片包括嵌入介电材料内的多个后段制程金属互连层。金属互连层包含与金属通孔垂直地耦接在一起的金属线的对应的层。金属互连层的尺寸从连接到器件的细金属线增加到连接到芯片外组件的粗金属线。


技术实现要素：

3.本技术的一些实施例提供了一种半导体结构，包括：半导体衬底；互连结构，设置在所述半导体衬底上方，所述互连结构包括介电结构和在所述介电结构中彼此堆叠的多个金属线；衬底通孔(tsv)，延伸穿过所述半导体衬底以与所述多个金属线中的金属线接触；以及保护套，沿着所述衬底通孔的外侧壁设置并且将所述衬底通孔的外侧壁与所述互连结构的所述介电结构分开。
4.本技术的另一些实施例提供了一种形成半导体结构的方法，包括：接收半导体衬底；形成第一介电层，所述第一介电层包括在所述半导体衬底的上部表面上方的第一介电材料；在所述第一介电层中形成第一导电部件，并且同时形成具有由所述第一介电材料填充的第一开口的第一导电环结构；形成第二介电层，所述第二介电层包括在所述第一介电层上方并且在所述第一导电部件上方的第一介电材料；在所述第二介电层中形成第二导电部件，并且同时形成具有由所述第一介电材料填充的第二开口的第二导电环结构，其中所述第一导电环结构和所述第二导电环结构都沿着公共轴线延伸以建立保护套；执行蚀刻以从沿着所述第一导电环结构的所述公共轴线去除所述第一介电材料，去除所述半导体衬底的部分并且从沿着所述第一导电环结构和所述第二导电环结构的所述公共轴线去除所述第一介电材料以形成到所述半导体衬底中并且穿过所述保护套的开口；以及利用导电材料填充所述开口以建立沿着所述公共轴线的衬底通孔(tsv)。
5.本技术的又一些实施例提供了一种半导体结构，包括：半导体衬底，所述半导体衬底包括导电器件部件；底部介电层，设置在所述半导体衬底上方，所述底部介电层具有第一介电常数；下部金属部件，所述下部金属部件设置在所述底部介电层中并且接触所述导电器件部件；中间介电层，设置在所述底部介电层上方，所述中间介电层具有比所述第一介电常数小的第二介电常数；中间金属部件，设置在所述中间介电层中并且耦接至所述下部金属部件；上部介电层，设置在所述中间介电层上方，所述上部介电层具有所述第二介电常数；上部金属部件，设置在所述上部介电层中并且通过所述下部金属部件和通过所述中间金属部件耦接至所述导电器件部件；衬底通孔(tsv)，延伸穿过所述半导体衬底，穿过所述底部介电层，并且穿过所述中间介电层以接触所述上部金属部件；以及保护金属套，沿着所述衬底通孔的外侧壁设置并且将所述衬底通孔的所述外侧壁与所述中间介电层分开，所述
保护金属套具有下部表面，所述保护金属套的下部表面与所述下部金属部件的上部表面齐平并且向上延伸至所述衬底通孔的上部表面。
附图说明
6.当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了讨论的清楚，各种部件的尺寸可以任意增加或减小。
7.图1示出了半导体结构的一些实施例的截面图，该半导体结构包括衬底通孔(tsv)和将tsv的侧壁与相邻的介电层分开的保护套。
8.图2示出了与图1的一些实施例一致的半导体结构的俯视图。
9.图3示出了半导体结构的一些实施例的截面图，该半导体结构包括衬底通孔(tsv)和将tsv的侧壁与相邻的介电层分开的保护套。
10.图4示出了半导体结构的一些实施例的截面图，该半导体结构包括tsv和将tsv的侧壁与相邻的介电层分开的保护套。
11.图5a示出了半导体结构的一些实施例的截面图，该半导体结构包括tsv和将tsv的侧壁与相邻的介电层分开的保护套。
12.图5b示出了包括tsv的半导体结构的一些可选实施例的截面图。
13.图5c示出了包括tsv的半导体结构的一些可选实施例的截面图。
14.图6示出了描述根据本公开的方法的一些实施例的流程图。
15.图7-图16示出了一系列截面图，其共同示出了根据本公开的一些实施例的用于制造半导体结构的工艺。
16.图17-图23示出了一系列截面图，其共同示出了根据本公开的其他实施例的用于制造半导体结构的工艺。
具体实施方式
17.本公开提供了用于实施本公开的不同部件的许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中，第一部件形成在第二部件上方或上可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中另外的部件可以在第一和第二部件之间形成的实施例，使得第一和第二部件可以不直接接触。另外，本公开可以在各个示例中重复参考标号和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
18.此外，本文中可使用空间相对术语，诸如“在
…
之下”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等，用于便于描述以描述图中所示的一个元件或部件与另一个元件或部件的关系。除了在图中描绘的方位之外，空间相对术语还旨在涵盖器件在使用或操作中的不同方位。该装置可以以其他方式定位(旋转90度或在其他定位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
19.现代集成芯片包括一个或多个半导体衬底，其中设置了数十亿或数万亿个半导体器件。当芯片包括彼此堆叠的多个衬底时，每个衬底可以包括对应的互连结构，其中，给定
衬底的半导体器件通过形成在与该衬底对应的互连结构中的后段制程(beol)金属线电互连。例如，典型的互连结构包括嵌入介电材料内的多个beol金属互连层。金属互连层包含与金属通孔垂直地耦接在一起的金属线的对应的层。给定衬底的金属互连层的尺寸从靠近衬底的细金属线增加到远离衬底的粗金属线。通常，金属线层由数字表示，该数字随着距衬底的距离增加而增加-例如，最接近衬底的金属线层可以称为金属0层，线的下一线层可以称为金属1层，然后称为金属2层，依此类推。
20.因为现代集成芯片可以包括多个衬底，在一些情况下，提供穿过衬底的电连接是有利的，从而实现用于将不同衬底上的器件彼此连接的另外的路径。这是通过使用由导电材料制成的衬底通孔(tsv)来实现的，该衬底通孔从衬底的第一面延伸并穿过整个衬底，然后从衬底的第二面出来，接合在最接近衬底第二面的细beol金属线(例如，m0线)上。本公开的一些方面在于，如果这样的tsv接合在较厚、较高的金属线层上(而不是较低、较薄的金属线层上)，则可以在一些先进的技术中降低总体的接触电阻。这可以帮助减少电阻电容(rc)耦合，并且从而提高集成芯片的总体的性能。
21.然而，其中嵌入这种金属线层的介电材料通常是高-k介电材料，该材料非常多孔，并且因此非常脆弱。这样，本公开认为，在没有对策的情况下，用于提供开口以形成到金属线的较高层的tsv的蚀刻工艺的侵蚀性会损坏tsv周围的高-k介电材料并导致可靠性问题。因此，本公开提供了一种保护套，以将tsv的外侧壁与低-k介电质分开。保护套在tsv之前形成，并且因此，当执行蚀刻以蚀刻穿过衬底和互连的部分以形成将在其中形成tsv的开口时，蚀刻将被限制在保护套内以保护周围的低-k介电质。以这种方式，最终的集成芯片可以提供tsv，该tsv以保护相邻的介电层的方式延伸穿过衬底，越过下部较薄的金属线层，并到达较高、较厚的金属线层，从而提供具有低rc耦合和良好性能的可靠连接。
22.图1示出了根据一些实施例的半导体结构100的截面图，图2示出了根据一些实施例的半导体结构100的对应的俯视图，并且现在被同时地讨论。半导体结构100包括其中嵌入有一个或多个器件(例如，晶体管103)的半导体衬底102，以及设置在半导体衬底102上方的互连结构104。互连结构104包括由可以由低-k介电材料制成的多个介电层106a-106h组成的介电结构，以及在相应的介电层106a-106h中彼此堆叠的多个金属线108a-108h和通孔110a-110g。衬底通孔(tsv)112，例如，其可以包括诸如铜或铝的金属，延伸穿过半导体衬底102，并且穿过互连结构104的至少一部分，以与多个金属线的上部金属线108h接触。保护套114沿着tsv 112的外侧壁设置并且横向地围绕tsv 112以将tsv 112的外壁与互连结构104的介电层106a-106g分开。通过将tsv 112的外侧壁与介电层106a-106g分开，保护套114在制造期间提供了优点，从而为最终的半导体结构100带来了更好的器件性能和可靠性。特别地，在制造期间，当执行蚀刻以形成用于tsv 112的开口(其中该开口延伸穿过衬底并且穿过介电层)时，保护套114位于适当位置，使得保护套114限制了蚀刻以保护周围的介电层106a-106g，否则该介电层可能被蚀刻损坏。因此，当随后使用金属填充开口以建立tsv 112时，tsv 112穿过介电层106a-106h，该介电层106a-106h不被蚀刻损坏，从而以低的rc耦合和良好的性能提供到上部金属线108h的可靠连接。
23.将理解的是，图1-图2以某种简化的方式描绘了半导体结构100，并且任何数量的变化都被认为落入本公开的范围内，其中一些将在下面被示出和描述。例如，出于理解的目的，可以从图1-图2的半导体结构100中省略诸如蚀刻停止层和/或其他介电层的部件。但是
这样的部件可以在其他实施例中存在。此外，尽管在一些情况下，介电层106a-106h由低-k介电材料制成，但在其他实施例中，这些介电层106a-106h中的一个或多个可以由其他介电材料制成，诸如二氧化硅、氮化硅、和/或氮氧化硅等。类似地，尽管互连结构104在之上被描述为包括金属线108a-108h，其可以表现为铜、铝、钨和/或镍以及其他金属，但是在一些实施例中，这些金属线的一层或多层可以可选地由另一种导电材料制成，例如，诸如掺杂的多晶硅。另外，尽管图1示出了八层金属线108a-108h、接触件层107和七层通孔110a-110g；通常，可以存在任何数量的金属层、接触件和通孔，因此图1仅仅是示例。保护套114经常包括与金属线108a-108h和通孔110a-110g相同的材料，这允许使用精简的制造技术，但是在其他实施例中也可以包括与金属线和/或通孔不同的金属。保护套114可以可选地包括介电材料，诸如氮化物或二氧化硅，与介电层106a-106g的介电材料(例如，低-k介电质)相比，其提供了增强的结构完整性。此外，尽管图1示出了保护套114在衬底102之上的tsv 112的整个高度上方连续地延伸(例如，从衬底102的顶面到金属层108g的顶面连续地延伸)；在其他实施例中，保护套114可以仅部分地覆盖衬底112之上的tsv 112的侧壁。例如，在一些情况下，衬底102之上的tsv 112的最下部侧壁部分在和/或衬底102之上的tsv 112的最上部侧壁部分可以保留为不被保护套114覆盖。此外，保护套114可以具有对应于例如相邻的介电层之间的蚀刻停止层的断裂或接缝，而不是在衬底102之上的tsv 112的整个高度上方连续地延伸。下面参考图3-图5c示出并描述了几个另外的实施例，但是同样可以理解，这些仅仅是非限制性示例。
24.现在参考图3，可以看到半导体结构300的一些实施例，其中，保护套114被实施为一系列环段，所述环段被设置为互连结构104的金属层和通孔层。图3的半导体结构300可以包括图1-图2中的半导体结构100的一些方面(反之亦然)；并且因此，在一些实施例中，之上关于图1-图2所解释的部件也适用于图3中的半导体结构300(反之亦然)。因此，在图1-图2和图3中一些参考标号是相同的，并且这些对应的部件对于这些图可以是相同的，或者在它们之间可以具有小的偏差。
25.在图3的示例中，半导体衬底102可以是单晶硅衬底或绝缘体上半导体(soi)衬底(例如，绝缘体上硅衬底)。半导体衬底102可以包括形成在半导体衬底102中或上的掺杂区域、形成在半导体衬底102中或上的外延层、形成在半导体衬底102中或上的绝缘层、形成在半导体衬底102中或上的光刻胶层和/或形成在半导体衬底102中或上导电层。在一些实施例中，半导体衬底102具有厚度ts，在从5微米至50微米的范围内，并且其在一些示例中约为9微米。
26.晶体管器件103设置在半导体衬底102中或上方。晶体管器件103包括共享第一导电类型(例如，n-型半导体材料)的第一源极/漏极区域302和第二源极/漏极区域304，并且由具有第二导电类型(例如，p-型半导体材料)的沟道区域306间隔开。栅极电极308布置在沟道区域306上方，并且通过栅极介电310与沟道区域306分开。因此，第一源极/漏极区域302、第二源极/漏极区域304和栅极电极308每个都是导电器件部件的示例。然而，将理解的是，“导电器件部件”不限制这些结构，并且可以采取多种形式，包括诸如例如finfet、mosfet或bjt的有源器件的端子；和/或诸如二极管、电阻器、电容器和/或存储元件的无源器件的端子；和/或接触件、通孔或金属线；等等。
27.底部介电层312设置在半导体衬底102上方，并且包括具有第一介电常数的第一介
电材料。在一些实施例中，第一介电材料包括二氧化硅，并且第一介电常数为约3.9。在其他实施例中，第一介电材料包括低-k介电材料或另一介电质。
28.下部金属部件314，诸如接触件或金属0线，延伸穿过底部介电层312，并接触衬底(例如，第一源极/漏极区域302)中或上的导电部件。下部金属部件314可以包括例如金属，诸如例如钨、铝、镍和/或铜。在一些实施例中，下部金属部件314表现为在第一源极/漏极302与下部金属线108a和/或下部通孔之间垂直延伸的柱状接触件，然而在其他情况下，下部金属部件314金属0线，其在衬底102的上部表面上方延伸，以将相邻的源极/漏极或其他导电部件彼此耦接。
29.一个或多个中间介电层106(例如，介电层106a-106g)设置在底部介电层312上方。在一些实施例中，这些一个或多个中间介电层106具有小于第一介电常数的第二介电常数。因此，一个或多个中间介电层106可以包括介电常数小于3.9的低-k介电材料。
30.一个或多个中间金属部件109(例如，中间金属层108a-108g和通孔层110a-110f)分别延伸穿过一个或多个中间介电层106，并耦接至下部金属部件314。一个或多个中间金属部件109通常包括金属，诸如例如铜和/或铝，但是也可以包括其他导电材料，诸如例如掺杂的多晶硅。
31.上部介电层106h设置在一个或多个中间介电层106上方。上介电层106h可以包括低-k介电材料，并且在一些实施例中可以具有小于3.9的介电常数。在其他实施例中，上部介电层106h可以包括另一种介电材料，诸如二氧化硅或者包括例如氮化物或聚合物材料的钝化材料。
32.上部金属部件108h设置在上部介电层106h中，并且穿过下部金属部件314和穿过中间金属部件109耦接到导电器件部件(例如，第一源极/漏极302)。在一些实施例中，上部金属部件108h是比下部金属部件314厚和/或比中间金属部件109厚的金属线。例如，上部金属部件108h的厚度可以在500a至50000a的范围内，然而下部金属部件314的厚度可以在100a至10000a的范围内，而中间金属部件109的厚度可以在1000a至150000a的范围内。当信号接近衬底时，因为电信号往往通过更多的导线路径消散，因此上部金属部件108h较厚，而中间金属部件109和下部金属部件314较薄，可以在性能和制造成本/易用方面提供良好的平衡。
33.衬底通孔(tsv)112延伸穿过半导体衬底102，穿过底部介电层312，并且穿过一个或多个中间介电层106，以接触上部金属部件108h。tsv 112由导电材料制成，诸如例如铜和/或铝。由于tsv 112连接到比中间金属部件109厚的上部金属部件108h，所以与其他方法相比，tsv 112提供了减小的电阻。tsv 112具有tsv宽度w
t
在1微米至5微米的范围内，并且在一些实施例中，tsv宽度w
t
为约2微米。在一些实施例中，通孔330将上部金属部件108h耦接到tsv 112的上部表面，而在其他实施例中，上部金属部件108h具有直接接触tsv 112的上部表面的下部表面，而不存在通孔330。
34.保护套114沿着tsv 112的外侧壁设置，并将tsv 112的外壁与中间介电层106分开。保护套114有助于防止损坏，该损坏否则可能当在制造期间形成用于tsv 112的开口时发生在中间介电层106。因此，在图3的实施例中，保护套114具有与下部金属部件314的上部表面齐平的下部表面，并且保护套114向上延伸至tsv 112的上部表面。因为在一些实施例中底部介电层312由二氧化硅制成，其具有比中间介电层106的低-k介电材料更大的完整
性，保护套114可以具有下部表面，该下部表面停止在底部介电层312的上部表面上。
35.在图3中，保护套114包括一系列同心环，分别对应于各个金属层和通孔层。因此，第一金属环316设置在半导体衬底上方的第一高度处。第一高度对应于多个金属线中的第一金属线，例如108a。第二金属环318接触第一金属环316的上部表面。第二金属环318设置在半导体衬底102上方的第二高度处，并且对应于互连结构104的第一通孔，例如110a。第三金属环320对应于第二金属层，例如108b，第四金属环322对应于第二通孔层，例如110b，依此类推。一系列同心环具有沿着公共轴线324对准的中心，该公共轴线324垂直于衬底102的上部表面并且对应于tsv 112的中心轴线。
36.在一些实施例中，同心环可具有不同的环形厚度。例如，在图3中，第一金属环316具有第一环形厚度，第二金属环318具有与第一环形厚度不同的第二环形厚度。因此，金属环的外侧壁包括在保护套114的高度上方变化的一系列脊326。在一些实施例中，保护套114具有在500a至140000a范围内的环形厚度。
37.现在转到图4，可以看到根据本公开的一些实施例的另一半导体结构400。图4的半导体结构400可以包括图1-图2中的半导体结构100的一些方面和/或图3的半导体结构300(反之亦然)；并且因此，在一些实施例中，之上关于图1-图2和/或图3所解释的部件也适用于图4中的半导体结构400(反之亦然)。因此，在图1-图3和图4中一些参考标号是相同的，并且这些对应的部件对于这些图可以是相同的，或者在它们之间可以具有小的偏差。
38.与图3(其中tsv 112从半导体衬底102的最下部表面到保护套114的上部表面具有恒定的宽度w
t
)相反，图4示出了另一个示例，其中tsv 112在其高度上方显示出变化的宽度。特别地，图4中的tsv具有上部tsv部分112a，其从底部介电层312内的位置到保护套114的上部表面具有第一宽度w
t1
。图4的tsv也具有下部tsv部分112a，其从半导体衬底102的最下部表面到底部介电层312内的位置具有第二宽度w
t2
。第一宽度w
t1
小于第二宽度w
t2
。例如，在一些实施例中，第一宽度w
t1
为约2微米，第二宽度w
t2
为约2.8微米。在一些实施例中，底层314的厚度通常在314的厚度通常在的范围内，并且tsv向上延伸到底层314中，大约为底层314的此外，在布局/制造期间使用的koz(排除区域)规则还提供了下部tsv部分112b的最近边缘与晶体管103之间的最小横向间隔，在0.1μm-10μm的范围内。
39.另外，图4还示出了中间金属部件109和保护套114的环，保护套114的环的每个可包括阻挡层410和金属芯412。例如，第一金属环被示出为具有第一金属环阻挡410a和第一金属环芯412a，第二金属环被示出为具有第二金属环阻挡410b和第二金属环芯412b等。阻挡层410将金属芯412与相邻的介电层106分开，并且防止金属芯的金属浸出或扩散出来并引起可靠性问题。在一些实施例中，阻挡层410、410a、410b包括钽、钛或氮化物，并且金属芯412、412a、412b包括铜和/或铜铝合金。
40.图4还示出了设置在互连结构104内的蚀刻停止层414。每个蚀刻停止层414将相邻的介电层彼此分开，并且通孔110a-110f延伸穿过蚀刻停止层414以与垂直地相邻的金属线彼此连接。在一些实施例中，蚀刻停止层414可以包括氮化物，诸如氮化硅、氧氮化硅或碳氮化硅。
41.图5a示出了又一实施例，其中在某些情况下，由于分开的光刻步骤，可能会出现层的未对准和/或介电残留物。因此，例如，由于这些结构可以通过不同的光刻步骤形成的事实，第一导电环结构316的侧壁可以与第二导电环结构318的侧壁稍微偏移。此外，在一些情
况下，一些残留的介电材料502可以留下在tsv 112的外侧壁与导电环结构的内侧壁之间的位置。图5a的半导体结构500可以包括图1-图4中的半导体结构100的一些方面(反之亦然)；并且因此，在一些实施例中，之上关于图1-图4所解释的部件也适用于图5a中的半导体结构500(反之亦然)。因此，在图1-图4和图5a中一些参考标号是相同的，并且这些对应的部件对于这些图可以是相同的，或者在它们之间可以具有小的偏差。
42.图5b-图5c示出了其他示例，其中堆叠了多个下部金属层以有效地提供tsv可以附接到其的较厚的金属层。因此，在图5b中，tsv 112延伸到第一导电部件108a’(例如，金属1层)，以焊盘的形式，当从顶部观察时该焊盘为正方形或矩形，并且其与其他导电部件堆叠在一起，诸如第二通孔110b’、第二导电部件108b’(例如，金属2层)等，以提供较低的电阻耦合以实现较低的rc值和更好的性能。图5c示出了又一个示例，其中图5b的通孔(例如110b’)较宽以在导电部件/焊盘下方连续延伸。在这种方法中，如果tsv穿透深度不大，则面积损失较小，因为上部互连层仍可用于互连。此外，正面tsv以及背面tsv被认为落入本公开的范围内，因此，在这方面本公开将被广义地解释。
43.现在转到图6，可以看到流程图，该流程图描述了根据一些实施例的形成半导体结构的方法600。将理解的是，方法600是非限制性示例，并且其他变型被认为落入本公开的范围内。虽然所公开的方法600在下面被示出和描述为一系列步骤或事件，但是应当理解，这样的步骤或事件的示出顺序不应以限制性的意义来解释。例如，除了本文示出和/或描述的那些步骤或事件之外，某些步骤可以以不同的顺序发生和/或与其他步骤或事件同时发生。另外，实施本文描述的一个或多个方面或实施例可能不需要所有示出的步骤。此外，本文描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。
44.当接收到半导体衬底时，方法600在步骤602处开始。
45.在步骤604处，在半导体衬底的上部表面上方形成第一介电层。在一些实施例中，第一介电层包括第一介电材料，其是低-k介电材料。
46.在步骤606处，在第一介电层中形成诸如第一金属线或第一通孔的第一导电部件，并且中心开口被第一介电层填充的第一导电环结构在第一介电层中同时形成。
47.在608处，在第一介电层上方和第一导电部件上方形成第二介电层。在一些实施例中，第二介电层包括低-k介电材料，并且具有与第一介电材料相同的组成。
48.在步骤610处，在第二介电层中形成第二导电部件，诸如第二金属线或第二通孔。第二导电环结构与第二导电部件在第二介电层中同时形成。第二导电环部件具有填充有介电材料的第二开口，并且第二开口和第一开口都沿着公共轴线延伸以建立保护套。
49.尽管在图6中未明确示出，但是也可以形成另外的介电层、另外的导电部件和另外的导电环以延伸保护套，尽管保护套仍填充有介电材料。
50.在步骤612处，执行蚀刻以从保护套的中心去除介电材料，同时将介电材料留在保护套的外侧壁上。因此，蚀刻从沿着第一导电环结构的公共轴线去除第一介电材料。蚀刻还从沿着第二导电环结构的公共轴线去除第一介电材料，并且还从公共轴线去除半导体衬底的部分，以形成穿过保护套的tsv开口。
51.在步骤614处，tsv开口被导电材料填充，以建立沿着公共轴线，穿过保护套并进入半导体衬底中的tsv。
52.图7-图16示出了一系列截面图，其共同示出了根据一些实施例的制造工艺。
53.图7可以对应于图6的步骤602的一些实施例。在图7中，半导体衬底102被接收，并且在半导体衬底102中或上方形成许多半导体器件，诸如晶体管103。底部介电层312在衬底上方形成。在一些实施例中，底部介电层312包括二氧化硅，尽管在其他实施例中底部介电层312包括另一介电材料，诸如例如氮化硅或低-k介电质。
54.图8可以对应于图6的步骤604和步骤606的一些实施例。在图8中，在半导体衬底102上方形成第一介电层106。第一导电部件108a和第一导电环结构316在第一介电层106a中同时形成。第一导电环结构316具有填充有第一介电材料的第一开口。通常，第一导电部件108a和第一导电环结构316通过镶嵌或双镶嵌工艺形成。在这种工艺中，通过形成掩模层(例如，光刻胶或硬掩模)，然后在适当的掩模层下进行蚀刻，在第一介电层106a中形成开口。然后用金属(诸如，铜和/或铝)填充开口，并执行化学机械平坦化(cmp)操作以提供第一导电部件108a和第一导电环结构316。
55.图9可以对应于图6的步骤608和步骤610的一些实施例。在图9中，在第一介电层106a上方形成第二介电层106b。第二介电层106b通常包括与第一介电层106a相同的介电材料，并且例如可以包括低-k介电材料。第二导电部件110a/110b和第二导电环结构318/320在第二介电层106b中同时形成。第二导电环结构318/320具有第二中心开口，该第二中心开口被第二介电层106b的介电材料填充。通常，第二导电部件110a/108b和第二导电环结构318/320包括铜和/或铝，并且通过镶嵌或双镶嵌工艺形成。为了形成这些结构，通过形成掩模层(例如，光刻胶或硬掩模)，然后在适当的掩模层下进行蚀刻，在第二介电层106b中形成开口。然后用金属(诸如，铜和/或铝)填充开口，并且执行化学机械平坦化(cmp)操作以提供第二导电部件110a/108b和第二导电环结构318/320。公共轴线324延伸穿过第一导电环结构316和第二导电环结构318/320的中心以建立保护套114’。
56.在图10中，形成另外的介电层(例如，106c-106g)，并且包括金属线、通孔和导电环结构的另外的导电部件在每个另外的介电层中同时形成。这些另外的导电部件可以例如通过使用镶嵌工艺形成，并且可以延长保护套114。另外的导电环段具有相应的中心，该中心沿着垂直于衬底102的上部表面的公共轴线324对准。
57.图11可以对应于图6的步骤612的一些实施例。在图11中，在顶部介电层106g的上部表面上形成诸如光刻胶掩模和/或硬掩模的掩模1102。掩模1102包括开口1104，该开口1104暴露保护套114中的介电材料的上部表面。然后，在掩模1102位于适当位置的情况下，执行蚀刻以从沿着保护套114的公共轴线324去除介电材料，并其沿着公共轴线324去除半导体衬底的部分，从而形成穿过保护套114并延伸到衬底102中的tsv开口1106。在蚀刻期间，保护套114保护介电层106a-106g免受损坏，该损坏否则可能会因蚀刻而发生。蚀刻可以是干蚀刻，诸如等离子体蚀刻或反应离子蚀刻，或者可以是湿蚀刻。
58.图12可以对应于图6的步骤614的一些实施例。在图12中，形成金属层1202以填充tsv开口。在一些实施例中，金属层1202可以包括铜和/或铝。在一些实施例中，金属层1202可以例如通过物理气相沉积(pvd)、化学气相沉积(cvd)、溅射、电镀或化学镀形成。
59.在图13中，执行化学机械平坦化(cmp)以去除金属层的最上部部分，从而平坦化金属层的顶面并形成由保护套114界定的tsv 112。
60.在图14中，在tsv 112上方形成最上部介电层106h。最上部介电层106h可以包括二氧化硅、低-k介电质、氮化物层，诸如例如氮化硅、氮氧化硅或碳氮化物。
61.在图15中，形成上部金属层108h。在一些实施例中，可以通过单金属镶嵌工艺或双金属镶嵌工艺来形成上部金属层108h和下面的通孔，其中在最上部介电层106h中形成开口，并且在开口中形成诸如铜和/或铝的金属，以形成上部金属层108h和下面的通孔。
62.在图16中，半导体衬底的背面被减薄，例如通过研磨操作和/或cmp操作以暴露tsv 112的底面。
63.图17-图23示出了一系列截面图，其共同地示出了根据一些实施例的另一种制造工艺。
64.图17可以对应于图6的步骤602的一些实施例。在图17中，第一半导体衬底102被接收，并且在第一半导体衬底102内或上方形成多个半导体器件，诸如晶体管103。底部介电层312在第一半导体衬底102上方形成。在一些实施例中，底部介电层312包括二氧化硅，尽管在其他实施例中底部介电层312包括另一种介电材料，诸如例如氮化硅或低-k介电质。
65.图18可以对应于图6的步骤604、步骤606、步骤608和步骤610的一些实施例。在图18中，在第一半导体衬底102上方形成第一介电层106a。第一导电部件108a和第一导电环结构316在第一介电层106a中同时形成。第一导电环结构316具有填充有第一介电材料的第一中心开口。通常，第一导电部件108a和第一导电环结构316通过镶嵌或双镶嵌工艺形成。在这种工艺中，通过形成掩模层(例如，光刻胶或硬掩模)，然后利用位于适当位置的掩模层进行蚀刻，在第一介电层106a中形成开口。然后用金属(诸如，铜和/或铝)填充开口，并执行化学机械平坦化(cmp)操作以提供第一导电部件108a和第一导电环结构316。
66.此外，在图18中，在第一介电层106a上方形成第二介电层106b。第二介电层106b通常包括与第一介电层106a相同的介电材料，并且例如可以包括低-k介电材料。第二导电部件110a/108b和第二导电环结构318/320在第二介电层106b中同时形成。第二导电环结构318/320具有第二中心开口，并且填充有第二介电层106b的介电材料。通常，第二导电部件110a/108b和第二导电环结构318/320包括铜和/或铝，并且通过镶嵌或双镶嵌工艺形成。因此，通过形成掩模层(例如，光刻胶或硬掩模)，然后在适当的掩模层下进行蚀刻，从而在第二介电层106b中形成开口。然后用金属(诸如，铜和/或铝)填充开口，并且执行化学机械平坦化(cmp)操作以提供第二导电部件110a/108b和第二导电环结构318/320。公共轴线324延伸穿过第一导电环结构316和第二导电环结构318/320的中心。
67.仍然在图18中，形成了另外的介电层，并且包括金属线、通孔和导电环结构的另外的导电部件在每个另外的介电层中同时形成。这些另外的导电部件可以例如通过使用镶嵌工艺形成，并且建立保护套114。这些另外的导电环段具有相应的中心，这些中心沿着垂直于第一衬底102的上部表面的公共轴线324对准。最上部介电层106e和最上部金属层108e限定了图18的第一半导体结构的最上部表面。
68.在图19中，第二半导体结构被接合到图18的半导体结构的最上部表面。第二半导体结构可以通过熔融结合工艺、混合接合工艺、或一些其他接合工艺接合到第一半导体结构。第二半导体结构包括第二半导体衬底1902，诸如例如单晶半导体衬底或soi衬底。半导体器件，诸如例如finfet、mosfet或bjt形式的有源器件；和/或诸如二极管、电阻器、电容器和/或存储元件的无源器件设置在第二半导体衬底1902中。第二互连结构1904设置在第二半导体衬底1902上或上方。第二互连结构1904包括由多个介电层组成的介电结构1906、多个金属线层1908、金属通孔层1910和接触件1912，其延伸穿过介电结构以与在第二半导体
衬底1902中的半导体器件彼此耦接。
69.图20描绘了在第一半导体结构已经接合到第二半导体结构并且该结构已经垂直翻转之后的图19的结构。
70.在图21中，第一半导体衬底102被减薄。这种减薄通常通过研磨操作或cmp操作来实现，但是也可以通过一些其他蚀刻工艺来实现，例如干蚀刻或湿蚀刻。
71.在图22中，在第一半导体衬底102的背面上形成诸如光刻胶掩模和/或硬掩模的掩模2200。掩模2200包括开口2202，该开口2202暴露第一半导体衬底102的背面并且在保护套114的上方对准。然后，在掩模2200位于适当位置的情况下，进行蚀刻以沿着公共轴线324去除第一半导体衬底102的部分，并从保护套114的内部去除介电材料，从而形成穿过保护套114的tsv开口2204。在一些实施例中，蚀刻停止在上部金属层108e上。在蚀刻期间，保护套114保护介电层106a-106g免受损坏，该损坏否则可能由于蚀刻而发生。蚀刻可以是干蚀刻，诸如等离子体蚀刻或反应离子蚀刻，或者可以是湿蚀刻。
72.在图22中，形成金属层以填充tsv开口，并且执行化学机械平坦化(cmp)以去除金属层的最上部部分，从而平坦化金属的顶面并形成由保护套114界定的tsv 112。在一些实施例中，金属层可包括铜和/或铝。在一些实施例中，金属层可以通过例如物理气相沉积(pvd)、化学气相沉积(cvd)、溅射、电镀或化学镀形成。
73.因此，本公开的一些实施例涉及一种半导体结构，该半导体结构包括半导体衬底以及设置在该半导体衬底上方的n个互连结构。互连结构包括介电结构和在介电结构中彼此堆叠的多个金属线。衬底通孔(tsv)延伸穿过半导体衬底以接触多个金属线中的金属线。保护套沿着tsv的外侧壁设置，并且将tsv的外侧壁与互连结构的介电结构分开。
74.在一些实施例中，所述多个金属线包括金属1线和金属3线，并且所述保护套具有内侧壁，所述保护套的内侧壁与所述衬底通孔的所述外侧壁从对应于所述金属1线的第一高度到对应于所述金属3线的第二高度直接接触。在一些实施例中，至少一个下部金属线设置在所述金属线和所述半导体衬底的上部表面之间，并且所述金属线对应于最远离所述半导体衬底的上部表面的所述衬底通孔的顶面。在一些实施例中，所述金属线具有第一厚度以及所述至少一个底部金属线具有小于所述第一厚度的第二厚度。
75.在一些实施例中，所述保护套包括与所述金属线相同的金属，并且所述保护套的外侧壁包括在所述保护套的高度上方变化的一系列脊。在一些实施例中，所述保护套包括：第一金属环，设置在所述半导体衬底的上方的第一高度处，所述第一高度对应于所述多个金属线的第一金属线；第二金属环，接触所述第一金属环的上部表面，所述第二金属环设置在所述半导体衬底的上方的第二高度处，所述第二高度对应于所述互连结构的第一通孔。在一些实施例中，所述第一金属环具有第一环形厚度并且所述第二金属环具有不同于所述第一环形厚度的第二环形厚度。在一些实施例中，所述衬底通孔从所述半导体衬底的最下部表面到所述保护套的上部表面显示恒定的宽度。在一些实施例中，所述衬底通孔在所述半导体衬底的最下部表面和所述半导体衬底的最上部表面之间显示第一宽度，并且在所述半导体衬底的所述最上部表面和所述保护套的上部表面之间具有第二宽度，所述第二宽度小于所述第一宽度。
76.其他实施例涉及一种方法。在该方法中，接收半导体衬底。在半导体衬底的上表面上方形成包括第一介电材料的第一介电层。在第一介电层中形成第一导电部件，并同时形
成具有填充有第一介电材料的第一开口的第一导电环结构。然后在第一介电层上方和第一导电部件上方形成第二介电层。第二介电层包括第一介电材料。在第二介电层中形成第二导电部件，并且同时形成具有填充有第一介电材料的第二开口的第二导电环结构。第一导电环结构和第二导电环结构都沿公共轴线延伸以建立保护套。执行蚀刻以从沿着第一导电环结构的公共轴线去除第一介电材料，从沿着第二导电环结构的公共轴线去除第一介电材料，并且沿着公共轴线去除半导体衬底的部分，以形成穿过保护套并且到衬底中的开口。开口中填充有导电材料，以建立沿着公共轴线并且穿过保护套并且到衬底中的衬底通孔(tsv)。
77.在一些实施例中，方法还包括：在所述第一介电层形成之前，在所述半导体衬底上方形成底部介电层；以及形成穿过所述底部介电层的接触件，其中所述接触件将所述第一导电部件耦接至所述半导体衬底中的导电器件部件。在一些实施例中，所述底部介电层包括二氧化硅并且所述第一介电材料包括低-k介电材料。在一些实施例中，所述保护套横向地围绕所述衬底通孔并且从所述底部介电层的所述上部表面到所述第二介电层的所述上部表面连续地延伸。在一些实施例中，所述保护套的最下部表面通过所述底部介电层与所述半导体衬底的上部表面间隔开。在一些实施例中，所述第一导电部件对应于金属1线，并且所述第二导电部件对应于金属2线。在一些实施例中，方法还包括：形成第一导电通孔部件，所述第一导电通孔部件设置在所述第一导电部件和所述第二导电部件之间并且在所述第一导电环结构和所述第二导电环结构之间同时形成第一导电通孔环结构，所述第一导电通孔环结构具有沿着所述公共轴线延伸的中心开口。在一些实施例中，所述第一导电环结构具有第一环形厚度和所述第二导电环结构具有比所述第一环形厚度大的第二环形厚度。
78.还有其他实施例涉及一种半导体结构。半导体结构包括具有导电器件部件的半导体衬底。底部介电层设置在半导体衬底上方。底部介电层具有第一介电常数。下部金属部件设置在底部介电层中并与导电器件部件接触。中间介电层设置在底部介电层上方，并且具有小于第一介电常数的第二介电常数。中间金属部件设置在中间介电层中并耦接至下部金属部件。上部介电层设置在中间介电层上方，并具有第二介电常数。上部金属部件设置在上部介电层中，并通过下部金属部件和通过中间金属部件耦接到导电器件部件。衬底通孔(tsv)延伸穿过半导体衬底，穿过底部介电层以及穿过中间介电层以接触上部金属部件。沿着tsv的外侧壁设置保护金属套，并且将tsv的外侧壁与中间介电层分开。保护金属套具有与下部金属部件的上部表面齐平，并向上延伸至tsv的上部表面的下部表面。
79.在一些实施例中，所述保护金属套包括与所述中间金属部件相同的金属，并且所述保护金属套的外侧壁包括在所述保护金属套的高度上方变化的一系列脊。在一些实施例中，所述保护金属套包括：第一金属环，设置在所述半导体衬底上方的第一高度处，所述第一高度对应于所述中间金属部件的第一金属线。
80.前述内容概述了几个实施例的部件，以便本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，它们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变、替换和变更。