包括贯穿存储器层级通孔结构的三维存储器器件及其制造方法与流程

包括贯穿存储器层级通孔结构的三维存储器器件及其制造方法
1.相关申请
2.本技术要求以下专利申请的优先权权益：2020年6月5日提交的美国非临时专利申请号no.16/893,933；以及2020年6月5日提交的美国非临时专利申请no.16/893,995，这些专利申请的全部内容据此以引用方式并入本文以用于所有目的。
技术领域
3.本公开整体涉及半导体器件领域，并且具体地涉及包括贯穿存储器层级通孔结构的三维存储器器件及其制造方法。


背景技术：

4.三维存储器器件可包括存储器堆叠结构。存储器堆叠结构覆盖在衬底上并且延伸通过绝缘层和导电层的交替堆叠。存储器堆叠结构包括设置在导电层的层级处的存储器元件的竖直堆叠。外围器件可在交替堆叠和存储器堆叠结构下方设置在衬底上。


技术实现要素：

5.根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的至少一个交替堆叠，该至少一个交替堆叠位于下面的互连结构上方；存储器堆叠结构，这些存储器堆叠结构竖直延伸穿过该至少一个交替堆叠；介电氧化物板的竖直堆叠，该竖直堆叠与该至少一个交替堆叠的绝缘层的横向延伸部分交错，其中每个介电氧化物板位于该至少一个交替堆叠的一对相应竖直相邻的绝缘层之间；和导电通孔结构，该导电通孔结构竖直延伸穿过该竖直堆叠内的每个介电氧化物板和该至少一个交替堆叠的绝缘层的每个横向延伸部分，并且接触该下面的金属互连结构。
6.根据本公开的另一个方面，提供了一种形成三维存储器器件的方法，该方法包括：在下面的互连结构上方形成绝缘层和牺牲材料层的至少一个交替堆叠；穿过该至少一个交替堆叠形成存储器堆叠结构；穿过该至少一个交替堆叠形成凹陷沟槽；用介电氧化物板替换这些牺牲材料层的邻近该凹陷沟槽的第一部分，其中这些介电氧化物板与该至少一个交替堆叠的绝缘层的部分交错；用导电层替换该牺牲材料层的第二部分；穿过这些介电氧化物板和这些绝缘层直接在该下面的金属互连结构的顶部表面上形成导电通孔结构。
7.根据本公开的再一个方面，提供了一种三维存储器器件，该三维存储器器件包括：半导体材料层，该半导体材料层覆盖在衬底上面并且在其中包括开口；较低层级介电材料层，这些较低层级介电材料层位于该衬底和该半导体材料层之间并且延伸到该半导体材料层中的开口中；绝缘层和导电层的至少一个交替堆叠，该至少一个交替堆叠覆盖在该半导体材料层上面；存储器堆叠结构，这些存储器堆叠结构竖直延伸穿过该至少一个交替堆叠；介电板的竖直堆叠，这些介电板位于这些导电层的每个层级处；接触通孔结构，该接触通孔结构竖直延伸穿过这些介电板的竖直堆叠并且穿过该半导体材料层中的开口；第一支撑柱
结构，该第一支撑柱结构竖直延伸穿过这些介电板的竖直堆叠，并且接触位于该半导体材料层中的开口内的较低层级介电材料层的一部分；和第二支撑柱结构，该第二支撑柱结构竖直延伸穿过该至少一个交替堆叠并且接触该半导体材料层。
8.根据本公开的又一个方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成嵌入有金属互连结构的较低层级介电材料层；在该较低层级介电材料层上方形成在其中包括开口的半导体材料层；在该半导体材料层上方形成绝缘层和牺牲材料层的至少一个交替堆叠；穿过该至少一个交替堆叠形成存储器堆叠结构；穿过该至少一个交替堆叠形成支撑柱结构，其中这些支撑柱结构的第一子集形成在这些介电材料层上的该半导体材料层中的开口上方，并且这些支撑柱结构的第二子集接触该半导体材料层并且不接触这些介电材料层；通过图案化这些牺牲材料层或通过用介电材料部分替换这些牺牲材料层的部分来在该半导体材料层中的开口上方形成介电板的竖直堆叠；用导电层替换这些牺牲材料层的剩余部分；以及穿过这些介电板的竖直堆叠并且穿过这些金属互连结构中的一个金属互连结构上的该半导体材料层中的开口形成接触通孔结构。
附图说明
9.图1a是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的第一示例性结构的竖直剖面图。
10.图1b是图1a的第一示例性结构的俯视图。铰接竖直平面a-a'是图1a的竖直剖面图的平面。
11.图1c是沿着图1b的竖直平面c-c'的过程中源极层级材料层的放大视图。
12.图2是根据本公开的第一实施方案的在形成第一绝缘层和第一牺牲材料层的第一层交替堆叠之后的第一示例性结构的竖直剖面图。
13.图3是根据本公开的第一实施方案的在图案化第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层之后的第一示例性结构的竖直剖面图。
14.图4a是根据本公开的第一实施方案的在形成第一层存储器开口和第一层支撑开口之后的第一示例性结构的竖直剖面图。
15.图4b是图4a的第一示例性结构的俯视图。铰接竖直平面a-a'对应于图4a的竖直剖面图的平面。
16.图4c是图4a的第一示例性结构中的另一区域的俯视图。
17.图5是根据本公开的第一实施方案的在形成各种牺牲填充结构之后的第一示例性结构的竖直剖面图。
18.图6a是根据本公开的第一实施方案的在形成第二绝缘层和第二牺牲材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的第一示例性结构的竖直剖面图。
19.图6b是图6a的第一示例性结构的俯视图。铰接竖直平面a-a'对应于图6a的竖直剖面图的平面。
20.图7a是根据本公开的第一实施方案的在形成第二层存储器开口和第二层支撑开口之后的第一示例性结构的竖直剖面图。
21.图7b是沿着平面b-b'截取的图7a的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图7a的竖直剖面图的平面。
22.图7c是图7a和图7b的第一示例性结构的另一个竖直剖面图。
23.图7d是图7a的第一示例性结构的在水平平面b-b'的高度处的另一个区域的水平剖视图。铰接竖直平面c-c'对应于图7c的竖直剖面图的平面。
24.图8a是根据本公开的第一实施方案的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的竖直剖面图。
25.图8b是沿着平面b-b'截取的图8a的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图8a的竖直剖面图的平面。
26.图8c是图8a和图8b的第一示例性结构的另一个竖直剖面图。
27.图8d是图8a的第一示例性结构的在水平平面b-b'的高度处的另一个区域的水平剖视图。铰接竖直平面c-c'对应于图8c的竖直剖面图的平面。
28.图9a是根据本公开的第一实施方案的在形成牺牲存储器开口填充材料部分之后的第一示例性结构的区的竖直剖面图。
29.图9b是沿着图9a的平面b-b'截取的第一示例性结构的水平剖面图。
30.图10a是根据本公开的第一实施方案的在形成支撑柱结构之后的第一示例性结构的区的竖直剖面图。
31.图10b是沿着图10a的平面b-b'截取的第一示例性结构的水平剖面图。
32.图11a是根据本公开的第一实施方案的在移除牺牲存储器开口填充材料部分之后的第一示例性结构的区的竖直剖面图。
33.图11b是沿着图11a的平面b-b'截取的第一示例性结构的水平剖面图。
34.图12a至图12d示出了根据本公开的第一实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
35.图13a是根据本公开的第一实施方案的在形成存储器开口填充结构之后的第一示例性结构的竖直剖面图。
36.图13b是图8a和图8b的第一示例性结构的另一个竖直剖面图。
37.图13c是沿着图13b的水平平面c
–
c'截取的第一示例性结构的水平剖面图。铰接竖直平面b-b'对应于图13b的竖直剖面图的平面。
38.图14a是根据本公开的第一实施方案的在形成背侧沟槽和凹陷沟槽之后的第一示例性结构的竖直剖面图。
39.图14b是图14a的第一示例性结构的另一个竖直剖面图。
40.图14c是沿着图14b的水平平面c
–
c'截取的第一示例性结构的水平剖面图。铰接竖直平面b-b'对应于图14b的竖直剖面图的平面。
41.图15a是根据本公开的第一实施方案的在形成并图案化蚀刻阻挡衬垫之后的第一示例性结构的竖直剖面图。
42.图15b是沿着图15a的水平平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图15a的竖直剖面图的平面。
43.图16a是根据本公开的第一实施方案的在形成并图案化蚀刻阻挡衬垫之后的第一示例性结构的竖直剖面图。
44.图16b是沿着图16a的水平平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图16a的竖直剖面图的平面。
45.图17a是根据本公开的第一实施方案的在每个凹陷沟槽周围形成翅片状腔体之后的第一示例性结构的竖直剖面图。
46.图17b是沿着图17a的水平平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图17a的竖直剖面图的平面。
47.图18a是根据本公开的第一实施方案的在形成介电氧化物板之后的第一示例性结构的竖直剖面图。
48.图18b是沿着图18a的水平平面b-b'截取的第一示例性结构的水平剖面图。铰接竖直平面a-a'对应于图18a的竖直剖面图的平面。
49.图18c是沿着图18b的竖直平面c-c'截取的第一示例性结构的竖直剖面图。
50.图19a至图19d示出了根据本公开的第一实施方案的在形成源极层级材料层期间的存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
51.图20a是根据本公开的第一实施方案的在形成介电半导体氧化物材料板之后的第一示例性结构的竖直剖面图。
52.图20b是图20a的第一示例性结构的另一个竖直剖面图。
53.图20c是沿着图20b的水平平面c
–
c'截取的第一示例性结构的水平剖面图。铰接竖直平面b-b'对应于图20b的竖直剖面图的平面。
54.图20d是沿着图20c的竖直平面d-d'截取的第一示例性结构的竖直剖面图。
55.图21a是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的竖直剖面图。
56.图21b是图21a的第一示例性结构的另一个竖直剖面图。
57.图21c是沿着图21b的水平平面c
–
c'截取的第一示例性结构的水平剖面图。铰接竖直平面b-b'对应于图21b的竖直剖面图的平面。
58.图21d是沿着图21c的竖直平面d-d'截取的第一示例性结构的竖直剖面图。
59.图22a是根据本公开的第一实施方案的在形成导电层之后的第一示例性结构的竖直剖面图。
60.图22b是图22a的第一示例性结构的另一个竖直剖面图。
61.图22c是沿着图22b的水平平面c
–
c'截取的第一示例性结构的水平剖面图。铰接竖直平面b-b'对应于图22b的竖直剖面图的平面。
62.图22d是沿着图22c的竖直平面d-d'截取的第一示例性结构的竖直剖面图。
63.图23a是根据本公开的第一实施方案的在形成背侧沟槽填充结构和壁结构之后的第一示例性结构的竖直剖面图。
64.图23b是图23a的第一示例性结构的另一个竖直剖面图。
65.图23c是沿着图23b的水平平面c
–
c'截取的第一示例性结构的水平剖面图。铰接竖直平面b-b'对应于图23b的竖直剖面图的平面。
66.图23d是沿着图23c的竖直平面d-d'截取的第一示例性结构的竖直剖面图。
67.图24a是根据本公开的第一实施方案的在形成接触通孔结构和较高层级金属互连结构之后的第一示例性结构的竖直剖面图。
68.图24b是图24a的第一示例性结构的另一个竖直剖面图。
69.图24c是沿着图24b的水平平面c
–
c'截取的第一示例性结构的水平剖面图。铰接竖直平面b-b'对应于图24b的竖直剖面图的平面。
70.图24d是沿着图24c的竖直平面d-d'截取的第一示例性结构的竖直剖面图。
71.图24e是在半导体材料层的层级处沿着图24b的竖直平面e-e'截取的图24a至图24d的第一示例性结构的水平剖面图。
72.图25a至图25c是图24a至图24e的第一示例性结构的另选构型的水平剖面图。
73.图26a是根据本公开的第二实施方案的在形成接触通孔结构和较高层级金属互连结构之后的第二示例性结构的竖直剖面图。
74.图26b是图26a的第二示例性结构的另一个竖直剖面图。
75.图26c是沿着图26b的水平平面c
–
c'截取的第二示例性结构的水平剖面图。铰接竖直平面b-b'对应于图26b的竖直剖面图的平面。
76.图26d是沿着图26c的竖直平面d-d'截取的第二示例性结构的竖直剖面图。
77.图26e是在半导体材料层的层级处的图26a至图26d的第二示例性结构的水平剖面图。
78.图27a至图27d是根据本公开的第二实施方案的在形成接触通孔结构和较高层级金属互连结构之后的第二示例性结构的另选构型的竖直剖面图。
79.图28a是根据本公开的第三实施方案的在形成支撑柱结构和存储器开口填充结构之后的第三示例性结构的竖直剖面图。
80.图28b是图28a的第三示例性结构的另一个竖直剖面图。
81.图28c是沿着图28b的水平平面c
–
c'截取的第三示例性结构的水平剖面图。铰接竖直平面b-b'对应于图28b的竖直剖面图的平面。
82.图29a是根据本公开的第三实施方案的在形成背侧沟槽和壕沟沟槽之后的第三示例性结构的竖直剖面图。
83.图29b是图29a的第三示例性结构的另一个竖直剖面图。
84.图29c是沿着图29b的水平平面c
–
c'截取的第三示例性结构的水平剖面图。铰接竖直平面b-b'对应于图29b的竖直剖面图的平面。
85.图30a是根据本公开的第三实施方案的在形成经图案化的蚀刻阻挡衬垫之后的第三示例性结构的竖直剖面图。
86.图30b是图30a的第三示例性结构的另一个竖直剖面图。
87.图30c是沿着图30b的水平平面c
–
c'截取的第三示例性结构的水平剖面图。铰接竖直平面b-b'对应于图30b的竖直剖面图的平面。
88.图31是根据本公开的第三实施方案的在用源极层级材料层替换过程中源极层级材料层之后的第三示例性结构的竖直剖面图。
89.图32a是根据本公开的第三实施方案的在形成背侧凹陷部之后的第三示例性结构的竖直剖面图。
90.图32b是图32a的第三示例性结构的另一个竖直剖面图。
91.图32c是沿着图32b的水平平面c
–
c'截取的第三示例性结构的水平剖面图。铰接竖直平面b-b'对应于图32b的竖直剖面图的平面。
92.图32d是沿着图32c的竖直平面d-d'截取的第三示例性结构的竖直剖面图。
93.图33a是根据本公开的第三实施方案的在形成导电层、背侧沟槽填充结构和介电壕沟填充结构之后的第一示例性结构的竖直剖面图。
94.图33b是图33a的第三示例性结构的另一个竖直剖面图。
95.图33c是沿着图33b的水平平面c
–
c'截取的第三示例性结构的水平剖面图。铰接竖直平面b-b'对应于图33b的竖直剖面图的平面。
96.图33d是沿着图33c的竖直平面d-d'截取的第三示例性结构的竖直剖面图。
97.图34a是根据本公开的第三实施方案的在形成接触通孔结构和较高层级金属互连结构之后的第三示例性结构的竖直剖面图。
98.图34b是图34a的第三示例性结构的另一个竖直剖面图。
99.图34c是沿着图34b的水平平面c
–
c'截取的第三示例性结构的水平剖面图。铰接竖直平面b-b'对应于图34b的竖直剖面图的平面。
100.图34d是沿着图34c的竖直平面d-d'截取的第三示例性结构的竖直剖面图。
101.图34e是在半导体材料层的层级处的图34a至图34d的第三示例性结构的水平剖面图。
102.图35a至图35d是第三示例性结构的另选实施方案的竖直剖面图。
103.图36a是根据本公开的第四实施方案的在形成接触层级介电材料层之后的第四示例性结构的竖直剖面图。
104.图36b是图36a的第四示例性结构的另一个竖直剖面图。
105.图36c是沿着图36b的平面c
–
c'截取的第四示例性结构的水平剖面图。竖直平面b-b'是图36b的竖直剖面图的平面。
106.图36d是沿着图36b的平面c
–
c'截取的第四示例性结构的水平剖面图。竖直平面b-b'是图36b的竖直剖面图的平面。
107.图37a是根据本公开的第四实施方案的在形成背侧沟槽和通孔开口之后的第四示例性结构的竖直剖面图。
108.图37b是图37a的第四示例性结构的另一个竖直剖面图。
109.图37c是沿着图37b的平面c
–
c'截取的第四示例性结构的水平剖面图。竖直平面b-b'是图37b的竖直剖面图的平面。
110.图38a是根据本公开的第四实施方案的在形成经图案化的蚀刻阻挡衬垫之后的第四示例性结构的竖直剖面图。
111.图38b是图38a的第四示例性结构的另一个竖直剖面图。
112.图38c是沿着图38b的平面c
–
c'截取的第四示例性结构的水平剖面图。竖直平面b-b'是图38b的竖直剖面图的平面。
113.图39是根据本公开的第四实施方案的在通孔开口周围形成翅片状腔体之后的第四示例性结构的竖直剖面图。
114.图40是根据本公开的第四实施方案的在形成介电材料层之后的第四示例性结构的竖直剖面图。
115.图41a是根据本公开的第四实施方案的在形成介电氧化物板的竖直堆叠之后的第四示例性结构的竖直剖面图。
116.图41b是沿着图41a的平面b-b'截取的第四示例性结构的水平剖面图。竖直平面a-a'是图41a的竖直剖面图的平面。
117.图42是根据本公开的第四实施方案的在形成至少一个牺牲阻挡层之后的第四示例性结构的竖直剖面图。
118.图43是根据本公开的第四实施方案的在图案化该至少一个牺牲阻挡层之后的第四示例性结构的竖直剖面图。
119.图44是根据本公开的第四实施方案的在用源极层级材料层替换过程中源极层级材料层之后的第四示例性结构的竖直剖面图。
120.图45a是根据本公开的第四实施方案的在形成导电层之后的第四示例性结构的竖直剖面图。
121.图45b是沿图45a的平面b
–
b'的第四示例性结构的水平剖面图。竖直平面a-a'是图45a的竖直剖面图的平面。
122.图46a是根据本公开的第四实施方案的在形成背侧沟槽填充结构和t之后的第一示例性结构的竖直剖面图。
123.图46b是沿着图46a的平面b-b'截取的第四示例性结构的水平剖面图。竖直平面a-a'是图46a的竖直剖面图的平面。
124.图47a是根据本公开的第四实施方案的在形成接触通孔结构和较高层级金属互连结构之后的第四示例性结构的竖直剖面图。
125.图47b是图47a的第四示例性结构的另一个竖直剖面图。
126.图47c是沿着图47b的水平平面c
–
c'截取的第四示例性结构的水平剖面图。铰接竖直平面b-b'对应于图47b的竖直剖面图的平面。
127.图47d是沿着图47c的竖直平面d-d'截取的第四示例性结构的竖直剖面图。
128.图47e是沿着图47b的水平平面e
–
e'截取的第四示例性结构的水平剖面图。
129.图48a至图48d是第四示例性结构的另选实施方案的竖直剖面图。
具体实施方式
130.本公开的实施方案提供了包括贯穿存储器层级通孔结构的三维存储器器件及其制造方法，其各种实施方案在本文中详细描述。
131.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
132.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此间不直接接触，则这两个元件彼此“分离”或彼此间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位
在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“工艺中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
133.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以位于连续结构的顶表面和底表面之间或在连续结构的顶部表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
134.如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
135.单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(three-dimensional structure memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维nand串存储器器件，并且可以采用本文所述的各种实施方案来制造。
136.一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
137.参考图1a至图1c，示出了根据本公开的第一实施方案的第一示例性结构。图1c是图1a和图1b所示的过程中源极层级材料层10'的放大视图。第一示例性结构包括衬底8和在其上形成的半导体器件710。衬底8可包括至少在其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供半导体器件710之间的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区
742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以cmos配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
138.可在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766以及至少一个第二介电层768。介电层堆叠(其包括较低层级介电材料层760)可用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构提供通向和来自在半导体器件和随后要形成的直通存储器层级互连通孔结构的着落垫的各个节点的电气布线。较低层级金属互连结构780可在较低层级介电材料层760的介电层堆叠内形成并覆盖在场效应晶体管上。较低层级金属互连结构780可包括定位在氮化硅层766的底表面下方并任选地接触该底表面的较低层级金属线结构。
139.例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极触点的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属互连结构788，这些着落垫层级金属互连结构被配置为用作随后要形成的贯穿存储器层级互连通孔结构的着落垫。
140.可以在第一介电材料层764(其可以是多个介电材料层)的最顶部介电材料层内形成着落垫层级金属互连结构788。较低层级金属互连结构780中的每一个都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属互连结构788的顶部表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属互连结构788的顶部表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。
141.至少一个第二介电层768可包括单个介电材料层或多个介电材料层。从至少一个第二介电层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
142.金属材料的任选层和半导体材料的层可沉积在至少一个第二介电层768上方或该第二介电层的经图案化的凹陷部内，并且被光刻图案化以提供任选导电板层6和过程中源
极层级材料层10'。任选的导电板层6(如果存在)为流入或流出工艺中源极层级材料层10'的电流提供高导电性传导路径。任选的导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。任选的导电板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属氮化物(例如，tin)和/或金属(例如，w)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。
143.工艺中源极层级材料层10'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。过程中源极层级材料层10'可在其中包括至少一个半导体材料层。在一个实施方案中，工艺中源极层级材料层10'可以从底部到顶部包括较低源极层级材料层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。
144.较低源极层级材料层112和较高源极层级半导体层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级材料层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级材料层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级材料层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
145.源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
146.较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
147.源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。可选的源极选择层级导电层118可包括可以用作源极选择层级栅极电极的导电材料。例如，可选的源极选择层级导电层118可包括掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。
148.过程中源极层级材料层10'可形成在衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。在一个实施方案中，过
程中源极层级材料层10'可在随后要在其中形成贯穿存储器层级互连通孔结构的每个区域中具有开口。例如，过程中源极层级材料层10'可在存储器阵列区100中具有开口。因此，过程中源极层级材料层10'中的该至少一个半导体材料层中的每个半导体材料层包括穿过其中的开口。每个开口可以是矩形、圆形或具有仅有单个周边的形状，或者可以具有包括内周边和外周边的环形形状。在开口具有环形形状的情况下，过程中源极层级材料层10'的经图案化部分可位于内周边内部。
149.可以对任选的导电板层6和工艺中源极层级材料层10'进行图案化以在其中随后要形成直通存储器层级互连通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和工艺中源极层级材料层10'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
150.可对任选导电板层6和工艺中源极层级材料层10'进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区200上方延伸。在一个实施方案中，楼梯区200可以沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可在存储器阵列区100的区域内形成任选导电板层6和工艺中源极层级材料层10'中的附加开口，在存储器阵列区的区域中随后将形成包括存储器堆叠结构的三维存储器阵列。可随后填充有场介电材料部分的外围器件区400可以邻近楼梯区200提供。
151.半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780可在较低层级介电材料层760中形成。
152.较低层级金属互连结构780可以电连接到半导体器件710(例如，cmos器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且可定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级互连通孔结构，以提供与随后也要形成的存储器器件的电连接。一般来讲，半导体器件可形成在半导体衬底的顶部表面上，并且较低层级金属互连结构780的子集可电连接到半导体器件的相应节点。在一个实施方案中，较低层级金属互连结构780的图案可被选择成使得着落垫层级金属互连结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可以是随后要形成的贯穿存储器层级互连通孔结构提供着落垫结构。
153.参考图2，可形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包含第一材料，并且每个第二材料层可包含不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的实施方案中，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
154.第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一牺牲材料层。在一个实施方案中，第一牺牲材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一牺牲材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但是本文明确地考虑其中将牺牲材料层形成为导电层(从而消除执行替换过程的需要)的实施方案。
155.在一个实施方案中，第一材料层和第二材料层可分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在工艺中源极层级材料层10'上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
156.如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
157.第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
158.第一牺牲材料层142的第二材料可以是可对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
159.随后可用导电电极代替第一牺牲材料层142的第二材料，导电电极可用作例如竖直nand设备的控制栅极电极。根据本公开的方面，第一牺牲材料层142包含介电材料。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。
160.在一个实施方案中，第一绝缘层132可包含氧化硅，并且牺牲材料层可包含氮化硅牺牲材料层。可例如通过化学气相沉积(cvd)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可使用原硅酸四乙酯(teos)作为cvd工艺的前体材料。可形成第一牺牲材料层142的第二材料，例如，通过cvd或原子层沉积(ald)。
161.第一绝缘层132和第一牺牲材料层142的厚度可在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
162.第一绝缘帽盖层170随后可形成在第一层交替堆叠(132,142)上方。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个
实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可在20nm至300nm的范围内，但是也可使用更小和更大的厚度。
163.参考图4a至图4c，可穿过层间介电层180和第一层结构(132,142,170,165)到过程中源极层级材料层10'中来形成各种第一层开口(149,129,119)。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。
164.光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺转印穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'，以在同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129,119)。各种第一层开口(149,129,119)可包括第一层存储器开口149和第一层支撑开口(129,119)。第一层支撑开口119的第一子集位于存储器阵列区100中，而第一层支撑开口129的第二子集位于楼梯区200中。在图4b中以虚线示出第一层交替堆叠(132,142)中的阶梯s的位置。
165.一般来讲，第一层存储器开口149和第一层支撑开口129的组合的单元图案up可以沿着第二水平方向hd2(例如，位线方向)重复。每个单元图案up包括沿着第二水平方向hd2横向间隔开和/或沿着第一水平方向hd1(例如，字线方向)横向间隔开的第一层存储器开口149的集群319的组339。
166.第一层存储器开口149可以是穿过第一层交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿第二水平方向hd2横向间隔开的第一层存储器开口149的集群319。第一层存储器开口149的每个集群319可以形成为第一层存储器开口149的二维阵列。第一层存储器开口149的一组相邻集群319形成第一层存储器开口149的组339。
167.第一层支撑开口119的第一子集可形成在存储器阵列区100的未填充有第一层存储器开口149的区段中。例如，第一层支撑开口119的第一子集可位于第一层存储器开口149的相邻组339之间，如图4c所示。在第一示例性结构中，第一层支撑开口119的第一子集可形成到过程中源极层级材料层10'中，并且不延伸到较低层级介电材料层760中。换句话说，第一层支撑开口119的第一子集与穿过过程中源极层级材料层10'的开口横向偏移。第一层支撑开口129的第二子集可形成在楼梯区200中，如图4b所示。
168.在第一各向异性蚀刻工艺期间，第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料被同时蚀刻。初始蚀刻步骤的化学性质可交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，cf4/o2/ar蚀刻)。各种第一层开口(149,129,119)的侧壁可以是基本上竖直的，或者可以是锥形的。
169.参考图5，可在各种第一层开口(149,129,119)中形成牺牲第一层开口填充部分(148,128)。例如，可在第一层开口(149,129,119)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。
170.在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-si或多晶硅)、硅锗合金、锗、iii-v族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮
化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
171.在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密teos氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
172.在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一层交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。
173.可从第一层交替堆叠(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(cmp)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。
174.牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口(129,119)中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一层交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。
175.参考图6a和图6b，可在第一层结构(132,142,170,148,128)上方形成第二层结构。第二层结构可包括绝缘层和牺牲材料层的附加交替堆叠，这些牺牲材料层可以是牺牲材料层。例如，随后可以在第一层交替堆叠(132,142)的顶表面上形成材料层的第二层交替堆叠(232,242)。第二层交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包含第三材料，并且每个第四材料层可包含与第三材料不同的第四材料。在一个实施方案中，第三材料可与第一绝缘层132的第一材料相同，并且第四材料可与第一牺牲材料层142的第二材料相同。
176.在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每对竖直相邻的第二绝缘层232之间提供竖直间距的第二牺牲材料层。在一个实施方案中，第三材料层和第四材料层可分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可对第二绝缘层232的第三材料选择性地被移除。根据本公开的方面，第二牺牲材料层242包含介电材料，该介电材料可以是与第一牺牲材料层142的介电材料相同的材料。随后可用导电电极代替第二牺牲材料层242的第四材料，导电电极可用作例如竖直nand设备的控制栅极电极。
177.在一个实施方案中，每个第二绝缘层232可包含第二绝缘材料，并且每个第二牺牲材料层242可包含第二牺牲材料。在这种情况下，第二层交替堆叠(232,242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(cvd)来沉积第二绝缘层232的第三材料。可形成第二牺牲材料层242的第四材料，例如，通过cvd或原子层沉积(ald)。
178.第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可与第一绝缘材料相同，并且第二牺牲材料可与第一牺牲材料相同。在一个实施方案中，第一绝缘层132和第二绝缘层232可包含氧化硅，并且第一牺牲材料层142和第二牺牲材料层242可包含氮化硅。
179.第二绝缘层232和第二牺牲材料层242的厚度可在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第二层交替堆叠(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
180.第二阶梯式区域中的第二阶梯式表面可使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可在楼梯区200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。
181.随后可以在第二层交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包含氮化硅。
182.一般来讲，可在过程中源极层级材料层10'上方形成绝缘层(132,232)和牺牲材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。
183.参考图7a至图7d，可穿过第二层结构(232,242,265,270)形成各种第二层开口(249,229,219)。可在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成从中穿过的各种开口。光致抗蚀剂层中的开口的图案可包括第一层存储器开口149的图案和第一层支撑开口(129,119)的图案。换句话说，第二层开口(249,229,219)的图案可与第一层开口(149,129,119)的图案相同，并且可具有区域重叠。
184.一般来讲，第二层存储器开口249和第二层支撑开口(229,219)的组合的单元图案up可沿着第二水平方向hd2重复。每个单元图案up包括沿着第二水平方向hd2横向间隔开和/或沿着第二水平方向hd1横向间隔开的第二层存储器开口249的集群419的组439。
185.第二层存储器开口249可以是穿过第二层交替堆叠(232,242)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第二层存储器开口
249可形成为沿着第二水平方向hd2横向间隔开的第二层存储器开口249的集群419。第二层存储器开口249的每个集群419可形成为第二层存储器开口249的二维阵列。第二层存储器开口249的一组相邻集群419形成第一层存储器开口249的组439。
186.第二层支撑开口219的第一子集可形成在存储器阵列区100的未填充有第二层存储器开口249的区段中。例如，第二层支撑开口219的第一子集可位于第二层存储器开口249的相邻组439之间，如图7d所示。第二层支撑开口229的第二子集可形成在楼梯区200中，如图7b所示。
187.第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，cf4/o2/ar蚀刻)。各种第二层开口(249,229,219)的侧壁可以是基本上竖直的，或者可以是锥形的。每个第二层开口(249,229,219)的底部周边可与下面的牺牲第一层开口填充部分(148,128)的顶部表面的周边横向偏移，并且/或者可完全位于在该周边内。随后可例如通过灰化移除光致抗蚀剂层。
188.参考图8a至图8d，可使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口(229,219)和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中可形成支撑开口19(也称为层间支撑开口19)。在第一示例性结构中，支撑开口19可形成到过程中源极层级材料层10'中，并且不延伸到较低层级介电材料层760中。换句话说，支撑结构19与穿过过程中源极层级材料层10'的开口横向偏移。
189.参考图9a和图9b，可将牺牲填充材料沉积到各种开口(49,19)中。牺牲填充材料包括可随后对于第一层交替堆叠(132,142)和第二层交替堆叠(232,242)的材料选择性地移除的材料。在一个实施方案中，牺牲填充材料可包括非晶硅、非晶碳、类金刚石碳(dlc)、聚合物材料、锗或硅锗合金。在一个实施方案中，牺牲填充材料可被各向异性地沉积，以在穿过第二层交替堆叠(232,242)和第一层交替堆叠(132,142)的每个开口的较低部分处形成空隙，以有利于在后续牺牲材料移除过程中进行移除。
190.可通过平面化工艺诸如化学机械平面化工艺从包括第二绝缘帽盖层270的顶部表面的水平平面上方移除牺牲填充材料的多余部分。存储器开口49中的牺牲填充材料的每个剩余部分构成牺牲存储器开口填充材料部分359。可在第一示例性结构上方施加光致抗蚀剂层(未示出)，并且可以对该光致抗蚀剂层进行光刻图案化以覆盖牺牲存储器开口填充结构359。可执行对于交替堆叠(132,142,232,242)的材料选择性地蚀刻牺牲填充材料的蚀刻工艺，以从支撑开口19内部移除牺牲填充材料的剩余部分。根据本公开的第一实施方案的方面，支撑开口19竖直延伸穿过该至少一个交替堆叠(132,142,232,242)，接触过程中源极层级材料层10'内的至少一个半导体材料层，并且可与位于过程中源极层级材料层10'中的开口内的较低层级介电材料层760的部分横向间隔开，如图9a所示。
191.参考图10a和图10b，可在支撑开口19中保形沉积介电填充材料诸如氧化硅。例如，可执行低压化学气相沉积工艺以在支撑开口19中的每个支撑开口中沉积介电填充材料。可通过平面化工艺(诸如，凹陷蚀刻工艺和/或化学机械平面化工艺)来移除覆盖在第二绝缘帽盖层270的顶部表面上面的介电填充材料的多余部分。填充支撑开口19的介电填充材料的每个部分构成支撑柱结构20。根据本公开的第一实施方案的方面，支撑柱结构20竖直延伸穿过该至少一个交替堆叠(132,142,232,242)，接触过程中源极层级材料层10'内的至少一个半导体材料层，并且可与位于过程中源极层级材料层10'中的开口内的较低层级介电材料层760的部分横向间隔开，如图10a所示。
192.参考图11a、图11b和图12a，可对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、后向阶梯式介电材料部分(165,265)和支撑柱结构20的材料选择性地移除牺牲存储器开口填充材料部分359。例如，如果牺牲存储器开口填充材料部分359包括碳基材料，则可通过灰化移除牺牲存储器开口填充材料部分359。如果牺牲存储器开口填充材料部分359包括硅锗合金或锗，则可执行采用氢氧化铵和过氧化氢的混合物的湿法蚀刻来移除牺牲存储器开口填充材料部分359。存储器开口49变为空的。
193.参考图12b，可在每个存储器开口49中顺序地沉积阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60。阻挡介电层52可通过保形沉积工艺(诸如低压化学气相沉积工艺)来保形沉积，并且可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层52可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。
194.可在阻挡介电层52上方保形沉积电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。另选地，牺牲材料层(142,242)可相对于绝缘层(132,232)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
195.可在电荷存储层54上方形成隧穿介电层56。隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维nand串存储器器
件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。阻挡介电层52、电荷存储层54和隧穿介电层56的组合构成存储器膜50。
196.可在隧穿介电层56上方形成半导体沟道材料层60l。半导体沟道材料层60l可包括掺杂半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。半导体沟道材料层60l中的掺杂物的导电类型在本文中被称为第一导电类型，其可以是p型或n型。在一个实施方案中，半导体沟道材料层60l具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0
×
1012/cm3至1.0
×
1018/cm3诸如1.0
×
1014/cm3至1.0
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1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60l包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60l具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0
×
1012/cm3至1.0
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1018/cm3诸如1.0
×
1014/cm3至1.0
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1017/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成半导体沟道材料层60l。半导体沟道材料层60l的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60l)的体积中。存储器腔体49'可存在于存储器开口49的每个未填充体积内。
197.参考图12c，在每个存储器开口中的存储器腔体49'未被半导体沟道材料层60l完全地填充的实施方案中，介电核心层可沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(lpcvd))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷至第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
198.参见图12d，可以在覆盖在介电芯62上面的腔体中沉积掺杂半导体材料。掺杂半导体材料具有与半导体沟道材料层60l的掺杂的导电类型相反的导电类型的掺杂。在一个实施方案中，掺杂半导体材料具有n型掺杂。可以通过平面化工艺诸如化学机械平面化(cmp)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60l、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
199.掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0
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10
19
/cm3至2.0
×
10
21
/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
200.半导体沟道层60l的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体
沟道60的竖直nand器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56可被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且随后可在形成背侧凹陷部之后形成背侧阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
201.存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55可以是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件，以及可选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。存储器开口填充结构58中的每个漏极区63电连接到竖直半导体沟道60中的相应一者的上端。工艺中源极层级材料层10'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
202.穿过交替堆叠{(132,142)，(232,242)}形成存储器堆叠结构55。存储器堆叠结构55中的每个存储器堆叠结构包括竖直半导体沟道60和位于牺牲材料层(142,242)的层级处的存储器膜50中的存储器元件的竖直堆叠。存储器元件的每个竖直堆叠包括位于牺牲材料层142的每个层级处并且通过隧穿介电层56在相同存储器开口49内与竖直半导体沟道60横向间隔开的电荷存储材料部分(即，电荷存储层54的部分)。
203.参考图13a至图13c，示出了在形成存储器开口填充结构58之后的第一示例性结构。交替堆叠{(132,142),(232,242)}中的每一者包括平台区，其中交替堆叠{(132,142)和/或(232,242)}内的除了最顶部牺牲材料层(142,242)之外的每个牺牲材料层(142,242)比交替堆叠{(132,142)和/或(232,242)}内的任何覆盖牺牲材料层(142,242)横向延伸得更远。平台区包括交替堆叠的阶梯式表面，这些阶梯式表面从交替堆叠{(132,142)或(232,242)}内的最底部层持续地延伸到交替堆叠{(132,142)或(232,242)}内的最顶部层。支撑柱结构20延伸穿过阶梯式表面并穿过覆盖阶梯式表面的后向阶梯式介电材料部分(165或265)。
204.存储器堆叠结构55的第一子集位于存储器阵列区100的第一部分中，第一层交替堆叠(132,142)的每个层和第二层交替堆叠(232,242)的每个层存在于该第一部分中。存储器堆叠结构55的第二子集位于存储器阵列区100的第二部分中，第一层交替堆叠(132,142)的每个层和第二层交替堆叠(232,242)的每个层存在于该第二部分中并且沿着第一水平方向hd1与存储器阵列区100的第一部分横向间隔开。
205.参考图14a至图14d，可在第二层结构(232,242,270,265)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
206.可在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以在存储器阵列区100和楼梯区200中形成各种开口。光致抗蚀剂层中的开口包括第一细长开口，这些第一细长开口沿着第一水平方向hd1横向延伸穿过至少一个楼梯区200，以及存储器阵列区100的至少一部分。第一细长开口的第一子集可沿着第一水平方向
hd1横向延伸穿过存储器阵列区100的整个宽度。第一细长开口的第二子集可横向延伸穿过存储器阵列区100的一部分，并且可终止于存储器阵列区100的包括支撑柱结构20的阵列的区域内。第一细长开口的第二子集在存储器开口填充结构58的组和沿着第一水平方向hd1横向间隔开的支撑柱结构20之间横向延伸。
207.此外，光致抗蚀剂层中的开口可包括第二细长开口，这些第二细长开口完全位于存储器阵列区100的包括支撑柱结构20的阵列的区域内。因此，沿着第一水平方向hd1，每个第二细长开口具有比存储器阵列区100的横向范围更小的横向范围。第二细长开口沿着第一水平方向hd1在第一细长开口的第二子集中的一对相应相邻的细长开口之间延伸，这些第一细长开口在一个竖直平面中沿着第一水平方向hd1横向间隔开，该竖直平面在第一水平方向hd1上延伸。
208.可执行各向异性蚀刻以通过下面的材料部分转移光致抗蚀剂层中的图案，该下面的材料部分包括交替堆叠{(132,142),(232,242)}以及工艺中源极层级材料层10'的上部部分。背侧沟槽79可在光致抗蚀剂层中的第一细长开口下面形成为穿过第一接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并且进入工艺中源极层级材料层10'中。可移除第一接触层级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)和工艺中源极层级材料层10'的在光致抗蚀剂层中的第一细长开口下面的部分以形成背侧沟槽79。在一个实施方案中，背侧沟槽79可以形成在沿着第二水平方向横向间隔开的存储器堆叠结构55的组之间。源极层级牺牲层104的顶表面可物理地暴露在每个背侧沟槽79的底部处。在图13a至图13c的处理步骤处提供的交替堆叠{(132,232),(142,242)}可被背侧沟槽79分成相应绝缘层(132,232)和相应牺牲材料层(142,242)的多个交替堆叠{(132,232),(142,242)}。穿过光致抗蚀剂层中的第一细长开口的第一子集形成背侧沟槽79a的第一子集。背侧沟槽79a的第一子集沿着第一水平方向hd1横向延伸穿过存储器阵列区100的整个宽度。穿过光致抗蚀剂层中的第一细长开口的第二子集形成背侧沟槽79b的第一子集。背侧沟槽79b的第二子集可横向延伸穿过存储器阵列区100的一部分，并且可终止于存储器阵列区100的包括支撑柱结构20的阵列的区域内。
209.凹陷沟槽179可形成在光致抗蚀剂层中的第二细长开口下方，穿过第一接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并进入过程中源极层级材料层10'中。可移除第一接触层级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)和过程中源极层级材料层10'的在光致抗蚀剂层中的第二细长开口下面的部分以形成凹陷沟槽179。凹陷沟槽179可完全位于存储器阵列区100的包括支撑柱结构20的阵列的区域内，该阵列位于沿着第一水平方向hd1横向间隔开的存储器开口填充结构58的一对相邻集群之间。在一个实施方案中，凹陷沟槽179可形成在沿着第一水平方向hd1横向间隔开的一对背侧沟槽79b之间，并且可沿着第二水平方向hd2与该对背侧沟槽79b对准。每个凹陷沟槽179可位于一对相邻的背侧沟槽79a之间。沿着第一水平方向hd1，每个凹陷沟槽179具有比存储器阵列区100的横向范围更小的横向范围。源极层级牺牲层104的顶部表面可物理地暴露在每个凹陷沟槽179的底部处。通过相同的各向异性蚀刻工艺同时形成背侧沟槽79和凹陷沟槽179。
210.参考图15a和图15b，可通过保形沉积工艺在背侧沟槽79和凹陷沟槽179中并且在第一接触层级介电层280上方保形沉积蚀刻阻挡衬垫71。蚀刻阻挡衬垫71包括与第一牺牲
材料层142和第二牺牲材料层242的材料不同的介电材料。例如，蚀刻阻挡衬垫71可包括氧化硅。蚀刻阻挡衬垫71的厚度可在5nm至100nm诸如10nm至50nm的范围内，尽管也可采用更小和更大的厚度。
211.可在第一示例性结构上方施加光致抗蚀剂层77，并且可对该光致抗蚀剂层进行光刻图案化以覆盖背侧沟槽79，而不覆盖凹陷沟槽179。可通过执行各向同性蚀刻工艺来移除蚀刻阻挡衬垫71的未掩蔽部分。例如，如果蚀刻阻挡衬垫71包括氮化硅，则可执行采用氢氟酸的湿法蚀刻工艺来移除蚀刻阻挡衬垫71的未掩蔽部分。因此，从凹陷沟槽179的侧壁移除蚀刻阻挡衬垫71，而不从背侧沟槽79的侧壁移除蚀刻阻挡衬垫71。
212.参考图16a和图16b，可随后例如通过灰化移除光致抗蚀剂层77。在移除光致抗蚀剂层77之后，凹陷沟槽179的侧壁被物理地暴露。背侧沟槽79的侧壁被蚀刻阻挡衬垫71覆盖。因此，可利用蚀刻阻挡衬垫71来掩蔽背侧沟槽79的侧壁，而蚀刻阻挡衬垫71不覆盖凹陷沟槽179的侧壁。
213.参考图17a和图17b，可执行各向同性蚀刻工艺来对于第一绝缘层132和第二绝缘层232选择性地使第一牺牲材料层142和第二牺牲材料层242横向凹陷穿过凹陷沟槽179。例如，如果第一牺牲材料层142和第二牺牲材料层242包括氮化硅并且如果第一绝缘层132和第二绝缘层232包括氧化硅，则可执行采用热磷酸的湿法蚀刻工艺来对于绝缘层(132,232)选择性地移除牺牲材料层(142,242)的邻近凹陷沟槽179的部分。
214.在从中移除牺牲材料层(142,242)的部分的体积中形成翅片状横向凹陷部。翅片状横向凹陷部在本文中被称为翅片状腔体(153,253)。翅片状腔体(153,253)包括在第一牺牲材料层142的层级处形成的第一翅片状腔体153和在第二牺牲材料层242的层级处形成的第二翅片状腔体253。根据本公开的第一实施方案，可在每个凹陷沟槽179周围形成翅片状腔体(153,253)的竖直堆叠。翅片状腔体(153,253)可具有均匀的厚度，并且可具有与相应凹陷沟槽179的侧壁等距的外边界。
215.在一个实施方案中，至少一个支撑柱结构20可物理地暴露于翅片状腔体(153,253)。在一个实施方案中，至少一个支撑柱结构20可被在凹陷沟槽179周围形成的翅片状腔体(153,253)中的每个翅片状腔体横向包围。在一个实施方案中，多个支撑柱结构20可物理地暴露于横向包围凹陷沟槽179的翅片状腔体(153,253)的竖直堆叠，并且可被该竖直堆叠横向包围。
216.一般来讲，可通过对于绝缘层(132,232)选择性地各向同性地蚀刻牺牲材料层(142,242)的邻近凹陷沟槽179的部分来在每个凹陷沟槽179周围形成翅片状腔体(153,253)。可选择形成翅片状腔体(153,253)的各向同性蚀刻工艺的持续时间，使得支撑柱结构20的第一子集物理地暴露于翅片状腔体(153,253)，而支撑柱结构20的第二子集在形成翅片状腔体(153,253)后不物理地暴露于翅片状腔体(153,253)。
217.参考图18a至图18c，可通过保形沉积工艺(诸如低压化学气相沉积(lpcvd)工艺)在翅片状腔体(153,253)中沉积介电填充材料。在一个实施方案中，介电填充材料可包括介电氧化物材料，诸如未掺杂硅酸盐玻璃(例如氧化硅)或掺杂硅酸盐玻璃。例如，介电填充材料可包括未掺杂硅酸盐玻璃。可执行回蚀刻工艺来移除介电填充材料的位于凹陷沟槽179中、背侧沟槽79中或第一接触层级介电层280上方的部分。回蚀刻工艺可包括各向同性蚀刻工艺或各向异性蚀刻工艺。例如，如果介电填充材料包括氧化硅，则可使用采用氢氟酸的定
时湿蚀刻工艺来从凹陷沟槽179和背侧沟槽79的内部并且从第一接触层级介电层280上方回蚀刻介电填充材料的部分。在湿法蚀刻期间，还可从背侧沟槽79中移除氧化硅蚀刻阻挡衬垫71。
218.填充翅片状腔体(153,253)的介电填充材料的剩余部分包括介电氧化物板(152,252)。介电氧化物板(152,252)包括填充第一翅片状腔体153的第一介电氧化物板152和填充第二翅片状腔体253的第二介电氧化物板252。因此，牺牲材料层(142,242)的邻近凹陷沟槽179的部分被介电氧化物板(152,252)替换。在每个凹陷沟槽179周围提供介电氧化物板(152,252)的竖直堆叠。介电氧化物板(152,252)的竖直堆叠与该至少一个交替堆叠{(132,142),(232,242)}的绝缘层(132,232)的横向延伸部分交错。每个介电氧化物板(152,252)位于该至少一个交替堆叠{(132,142),(232,242)}的一对相应的竖直相邻的绝缘层(132,232)之间。
219.介电氧化物板(152,252)的每个外侧壁可接触牺牲材料层(142,242)的相应剩余部分的侧壁。在一个实施方案中，每个介电氧化物板(152,252)可包括沿着第一水平方向hd1横向延伸的笔直外侧壁区段和具有相应的凸形水平剖面轮廓的弯曲外侧壁区段。具体地，每个介电氧化物板(152,252)可具有至少一个凸形外侧壁区段，该至少一个凸形外侧壁区段接触绝缘层(132,232)中的相应绝缘层的凹形侧壁区段。
220.图19a至图19d示出了根据本公开的第一实施方案的在形成源极层级材料层10期间的存储器开口填充结构58和背侧沟槽79的顺序竖直剖面图。
221.参考图19a，可通过执行各向同性蚀刻工艺来移除蚀刻阻挡衬垫71。例如，如果蚀刻阻挡衬垫71包括氮化硅，则可执行采用稀氢氟酸的湿法蚀刻工艺来移除蚀刻阻挡衬垫71。
222.参考图19b，可在各向同性蚀刻工艺中，将对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、第一接触层级介电层280、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，并且如果较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah))来对于较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。可在从中移除源极层级牺牲层104的体积中形成源极腔体109。
223.湿法蚀刻化学物质诸如热tmy和tmah对于较高源极层级半导体层116和较低源极层级半导体层112的掺杂半导体材料具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热tmy和tmah提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109时，在其中较高源极层级半导体层116的侧壁被物理地暴露的实施方案中或者在其中较低源极层级半导体层112的表面被物理地暴露的实施方案中，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的第一示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一者都可物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每一者都可包括物理暴露于源极腔体109的侧壁和底表面。
224.参考图19c，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶表面和较高源极层级半导体层116的底表面可以物理暴露于源极腔体109。可通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
225.参考图19d，可以在源极腔体109周围的物理上暴露的半导体表面上沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反，该第一导电类型是竖直半导体沟道60的掺杂的导电类型。物理地暴露的半导体表面包括竖直半导体沟道60的外侧壁的底部部分和至少一个源极层级半导体层(112,116)的水平表面。例如，物理暴露的半导体表面可以包括竖直半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底表面。
226.在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和n型掺杂剂前体气体可同时流入包括第一示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，以及n型掺杂剂前体气体诸如膦、胂或锑化氢。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理上暴露的半导体表面生长出原位掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0
×
1020/cm3至2.0
×
1021/cm3(诸如2.0
×
1020/cm3至8.0
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1020/cm3)的范围内。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
227.可选择选择性半导体沉积工艺的持续时间以使得源极腔体109填充有源极接触层114。在一个实施方案中，可以通过从围绕源极腔体109的半导体表面选择性地沉积掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
228.包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成源极区(112,114,116)。源极区(112,114,116)电连接到竖直半导体沟道60中的每一者的第一端(诸如底端)。包括源极区(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层10，其替换工艺中源极层级材料层10'。
229.参考图20d至图20d，可执行氧化工艺来将半导体材料的物理暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。图20d中示出了介电半导体氧化物板122和环形介电半
导体氧化物间隔物124。为了清楚起见，在图20a至图20c中省略了介电半导体氧化物板122和环形介电半导体氧化物间隔物124。
230.参考图21a和图21d，可对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、第一接触层级介电层280以及源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124选择性地移除牺牲材料层(142,242)。可例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的各向同性蚀刻剂引入背侧沟槽79中。
231.各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将第一示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。可选择各向同性蚀刻工艺的持续时间，使得整个牺牲材料层(142,242)通过各向同性蚀刻工艺移除。
232.可在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括可形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及可形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部(143,243)的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。
233.参见图22a至图22d，背侧阻挡介电层(未示出)可以可选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
234.可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
235.在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金
属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如tin、tan、wn或它们的组合，以及导电填充材料诸如w、co、ru、mo、cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
236.可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可在多个第一背侧凹陷部143中形成多个第一导电层146，可在多个第二背侧凹陷部243中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
237.可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。
238.每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下层外围器件区700中的半导体器件可包括字线开关器件，这些字线开关器件被配置为控制到相应字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠{(132,146)，(232,246)}和竖直地延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。
239.参考图23a至图23d，可在背侧沟槽79和凹陷沟槽179中沉积介电填充材料。介电填充材料可包括基于氧化硅的填充材料，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。可任选地通过平面化工艺(其可采用凹陷蚀刻工艺或化学机械平面化工艺)从第一接触层级介电层280的顶部表面上方移除介电材料的多余部分。在一个实施方案中，填充背侧沟槽79的介电填充材料的每个剩余部分构成背侧沟槽填充结构76，该背侧沟槽填充结构是介电填充材料结构。填充凹陷沟槽的介电填充材料的每个剩余部分构成壁结构176。背侧沟槽填充结构76和壁结构176可沿着第一水平方向hd1横向延伸。
240.在另一个实施方案中，介电填充材料不完全填充背侧沟槽79和凹陷沟槽179。相反，在回蚀刻工艺之后，介电填充材料在背侧沟槽79和凹陷沟槽179的侧壁上形成绝缘间隔物。将导电材料(诸如金属(例如，钨)和/或导电金属氮化物(例如，tin或wn))沉积到背侧沟槽79和凹陷沟槽179中绝缘间隔物上。然后通过化学机械平面化的回蚀刻来平面化导电材料以形成局部互连件诸如源极局部互连件，该局部互连件接触作为埋入式源极线和源极电极的组合的源极接触层114。在该另选实施方案中，背侧沟槽填充结构76和壁结构176包括导电局部互连件，该导电局部互连件通过绝缘间隔物而不是整个介电填充材料结构在侧面
上界定。
241.在一个实施方案中，每个壁结构176可被横向包围，并且可被填充翅片状腔体(153,253)的相应竖直堆叠的介电氧化物板(152,252)的相应竖直堆叠以及也可包括介电氧化物(诸如氧化硅)的绝缘层(132,232)接触。因此，每个壁结构可被第一氧化硅层和第二氧化硅层的交替堆叠包围。第一背侧沟槽填充结构76a可沿着第一水平方向hd1横向延伸穿过整个存储器阵列区100并且穿过楼梯区200，并且可与介电氧化物板(152,252)横向间隔开。第二背侧沟槽填充结构76b可接触介电氧化物板(152,252)的相应竖直堆叠。壁结构176可沿着第二水平方向hd2与第一背侧沟槽填充结构76a横向间隔开，并且可沿着第一水平方向hd1与一对第二背侧沟槽填充结构76b横向间隔开。每个背侧沟槽填充结构76(即，76a、76b)可接触绝缘层(132,232)和导电层(146,246)的该至少一个交替堆叠的侧壁。在一个实施方案中，横向包围壁结构176的介电氧化物板(152,252)的竖直堆叠可任选地接触一对第二背侧沟槽填充结构76b，这取决于形成翅片状腔体(153,253)的各向同性蚀刻的持续时间。
242.参考图24a至图24e，可任选地穿过第二导电层246的子集形成漏极选择层级隔离结构72。通过沉积介电材料诸如氧化硅，可在第一接触层级介电层280上方形成第二接触层级介电层282。另选地，可通过在形成背侧沟槽填充结构76和壁结构176之后不从第一接触层级介电层280的顶部表面上方移除介电填充材料来形成第二接触层级介电层282。第二接触层级介电层282的厚度可在200nm至600nm的范围内，但是也可采用更小和更大的厚度。
243.可穿过第二接触层级介电层282和下面的介电材料层形成各种通孔腔体，并且随后可利用至少一种导电材料填充这些通孔腔体以形成各种接触通孔结构(88,86,486,798)。可采用单个经图案化的光致抗蚀剂层作为蚀刻掩模层并采用单个各向异性蚀刻工艺来形成各种通孔腔体，或者可采用多个经图案化的光致抗蚀剂层作为蚀刻掩模层并采用多个各向异性蚀刻工艺来形成各种通孔腔体。
244.在采用单个经图案化的光致抗蚀剂层和单个各向异性蚀刻工艺来形成各种通孔腔体时，经图案化的光致抗蚀剂层中的开口可包括：覆盖在存储器开口填充结构58的漏极区63上面的开口；覆盖在第一绝缘层132和第一导电层146的第一交替堆叠的第一阶梯式表面和第二绝缘层232和第二导电层246的第二交替堆叠的第二阶梯式表面的水平表面上面的开口；覆盖在介电氧化物板(152,252)的相应竖直堆叠和源极层级材料层10中的相应开口上面的开口；以及位于后向阶梯式介电材料部分(165,265)的不覆盖在源极层级材料层10上面的部分上方的任选开口。在这种情况下，各向异性蚀刻工艺可具有蚀刻化学物质，该蚀刻化学物质对于以下材料选择性地蚀刻氧化硅：漏极区63的材料、第一导电层146和第二导电层246的材料以及较低层级金属互连结构780的材料。
245.在采用多个经图案化的光致抗蚀剂层和多个各向异性蚀刻工艺来形成各种通孔腔体时，每个经图案化的光致抗蚀剂层中的开口包括以下开口的相应子集：覆盖在存储器开口填充结构58的漏极区63上面的开口；覆盖在第一绝缘层132和第一导电层146的第一交替堆叠的第一阶梯式表面和第二绝缘层232和第二导电层246的第二交替堆叠的第二阶梯式表面的水平表面上面的开口；覆盖在介电氧化物板(152,252)的相应竖直堆叠和源极层级材料层10中的相应开口上面的开口；以及位于后向阶梯式介电材料部分(165,265)的不覆盖在源极层级材料层10上面的部分上方的任选开口。在这种情况下，每个各向异性蚀刻
工艺可具有蚀刻化学物质，该蚀刻化学物质相比于以下材料的相应子集选择性地蚀刻氧化硅：漏极区63的材料、第一导电层146和第二导电层246的材料以及较低层级金属互连结构780的材料。各种通孔腔体可包括：漏极接触通孔腔体，这些漏极接触通孔腔体形成在漏极区63上方；层接触通孔腔体，这些层接触通孔腔体形成在导电层(146,246)上；外围贯穿存储器层级通孔腔体，这些外围贯穿存储器层级通孔腔体是穿过后向阶梯式介电材料部分(165,265)在较低层级金属互连结构780(诸如，着落垫层级金属互连结构788)中的相应较低层级金属互连结构上形成的；和阵列区贯穿存储器层级通孔腔体，这些阵列区贯穿存储器层级通孔腔体是穿过介电氧化物板(152,252)和绝缘层(132,232)的相应竖直堆叠在较低层级金属互连结构780(诸如，着落垫层级金属互连结构788)中的相应较低层级金属互连结构上形成的。
246.在形成各种通孔腔体并移除经图案化的光致抗蚀剂层之后，可例如通过化学气相沉积、物理气相沉积、电镀和/或化学镀在各种通孔腔体中沉积至少一种导电材料。可从包括第二接触层级介电层282的顶部表面的水平平面上方移除该至少一种导电材料的多余部分。可在各种通孔腔体中形成接触通孔结构(88,86,486,798)。在一个实施方案中，在同一沉积步骤期间，可将该至少一种导电材料沉积到所有上述通孔腔体中。
247.接触通孔结构(88,86,486,798)包括：漏极接触通孔结构88，这些漏极接触通孔结构接触漏极区63中的相应漏极区；层接触通孔结构86(例如，字线和选择栅极接触通孔结构)，这些层接触通孔结构接触导电层(146,246)中的相应导电层；外围贯穿存储器层级通孔结构486，这些外围贯穿存储器层级通孔结构延伸穿过后向阶梯式介电材料部分(165,265)并且接触较低层级金属互连结构780中的相应较低层级金属互连结构；和阵列区贯穿存储器层级通孔结构798，这些阵列区贯穿存储器层级通孔结构延伸穿过介电氧化物板(152,252)的相应竖直堆叠并穿过绝缘层(132,232)，并且接触较低层级金属互连结构780中的相应较低层级金属互连结构。每个外围贯穿存储器层级通孔结构486是在存储器阵列区100和楼梯区200的区域外部形成的并竖直延伸穿过存储器层级(即，位于包括源极层级材料层10的底部表面的水平平面和包括存储器开口填充结构58的顶部表面的水平平面之间的层级)的接触通孔结构。每个阵列区贯穿存储器层级通孔结构798是在存储器阵列区100的区域内形成的并竖直延伸穿过存储器层级的接触通孔结构。
248.在一个实施方案中，每个阵列区贯穿存储器层级通孔结构798可竖直延伸穿过源极层级材料层10中的相应开口，并且可接触填充源极层级材料层10中的该开口的较低层级介电材料层760(诸如该至少一个第二介电层768)的一部分。在一个实施方案中，每个阵列区贯穿存储器层级通孔结构798可形成在位于支撑柱结构20之间的区中，并且可通过包围介电氧化物板(152,252)的部分与导电层(146,246)横向间隔开。此外，每个阵列区贯穿存储器层级通孔结构798可通过填充源极层级材料层10中的开口的较低层级介电材料层760的部分与源极层级材料层10横向间隔开。在图24b所示的一个实施方案中，较低层级介电材料层760可包括蚀刻停止介电层767，该蚀刻停止介电层接触着落垫层级金属互连结构788的顶部表面。在这种情况下，每个阵列区贯穿存储器层级通孔结构798可延伸穿过并接触蚀刻停止介电层767，该蚀刻停止介电层可包括氮化硅层或介电金属氧化物层。
249.随后，可形成较高层级介电材料层和较高层级金属互连结构。例如，较高层级介电材料层可包括嵌入其中的线层级介电层290和金属线结构(96,98)。金属线结构(96,98)可
包括接触漏极接触通孔结构88的相应子集的位线98，以及接触层接触通孔结构86、外围贯穿存储器层级通孔结构486和阵列区贯穿存储器层级通孔结构798中的至少一者的互连金属线96。
250.图25a至图25c是图24a至图24e的第一示例性结构的另选构型的水平剖面图。
251.参考图25a，可通过形成填充有附加背侧沟槽填充结构76的附加背侧沟槽79来从第一示例性结构得到第一示例性结构的第一另选构型，这些附加背侧沟槽填充结构在本文中被称为第三背侧沟槽填充结构76c。第三背侧沟槽填充结构76c可沿着与壁结构176相同的方向形成，并且可沿着第二水平方向hd2与壁结构176横向偏移。可采用第三背侧沟槽填充结构76c来通过限制翅片状腔体(153,253)的横向范围来限制介电氧化物板(152,252)的每个竖直堆叠的横向范围。
252.参考图25b，可通过形成沿着第二水平方向hd2与背侧沟槽79b具有横向偏移的凹陷沟槽179来从第一示例性结构得到第一示例性结构的第二另选构型。在这种情况下，背侧沟槽79中的每个背侧沟槽可沿着第一水平方向hd1连续地延伸穿过存储器阵列区100的整个长度，并且每个凹陷沟槽179可形成在一对相邻背侧沟槽79之间的中间。因此，壁结构176可形成在一对横向相邻的背侧沟槽填充结构76之间。在一对背侧沟槽填充结构76之间的介电氧化物板(152,252)的每个竖直堆叠沿着第二水平方向hd2的宽度可小于在该对背侧沟槽填充结构76之间的绝缘层(132,232)和导电层(146,246)的交替堆叠沿着第二水平方向hd2的宽度。在这种情况下，每个导电层(146,246)的沿着第一水平方向hd1位于介电氧化物板(152,252)的竖直堆叠的一侧上的一部分和每个导电层(146,246)的位于介电氧化物板(152,252)的另一侧上的一部分之间的电连接，可由定位成与介电氧化物板(152,252)的竖直堆叠相邻的相应导电层(146,246)的至少一个条带部分提供。可穿过介电氧化物板(152,252)和绝缘层(132,32)的相应竖直堆叠形成阵列区贯穿存储器层级通孔结构798中的一个或多个阵列区贯穿存储器层级通孔结构。此外，可穿过壁结构176形成阵列区贯穿存储器层级通孔结构798中的一个或多个阵列区贯穿存储器层级通孔结构，并且该一个或多个阵列区贯穿存储器层级通孔结构可接触该壁结构。
253.参考图25c，可通过邻近彼此形成多个凹陷沟槽179来从第一示例性结构得到第一示例性结构的第三另选构型。每个凹陷沟槽179可具有以下水平剖面形状：矩形、圆形、圆角多边形或任何其他闭合二维大致曲线形状。可穿过介电氧化物板(152,252)和绝缘层(132,232)的相应竖直堆叠形成阵列区贯穿存储器层级通孔结构798中的一个或多个阵列区贯穿存储器层级通孔结构。此外，可穿过壁结构176形成阵列区贯穿存储器层级通孔结构798中的一个或多个阵列区贯穿存储器层级通孔结构，并且该一个或多个阵列区贯穿存储器层级通孔结构可接触该壁结构。
254.参考图1a至图25c并且根据本公开的第一实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层(132,232)和导电层(146,246)的至少一个交替堆叠，该至少一个交替堆叠位于下面的金属互连结构(例如，788)上方；存储器堆叠结构55(其位于相应存储器开口填充结构58内)，该存储器堆叠结构竖直延伸穿过该至少一个交替堆叠{(132,146),(232,246)}；介电氧化物板(152,252)的竖直堆叠，该竖直堆叠与该至少一个交替堆叠{(132,146),(232,246)}的绝缘层(132,232)的横向延伸部分交错，其中每个介电氧化物板(152,252)位于该至少一个交替堆叠{(132,146),(232,246)}的一对相应竖直相
邻的绝缘层(132,232)之间；和导电通孔结构(诸如，存储器区贯穿存储器层级通孔结构798)，该导电通孔结构竖直延伸穿过该竖直堆叠内的每个介电氧化物板和该至少一个交替堆叠的绝缘层的每个横向延伸部分，并且接触下面的金属互连结构(诸如，着落垫层级金属互连结构788)。
255.在一个实施方案中，三维存储器器件包括：第一背侧沟槽填充结构76a，该第一背侧沟槽填充结构沿着第一水平方向hd1横向延伸并且接触该至少一个交替堆叠{(132,146),(232,246)}的侧壁；和第二背侧沟槽填充结构76b，该第二背侧沟槽填充结构沿着第一水平方向hd1横向延伸并且接触该至少一个交替堆叠{(132,146),(232,246)}的附加侧壁。在一个实施方案中，壁结构176可接触介电氧化物板(152,252)的竖直堆叠内的每个介电氧化物板(152,252)。第一背侧沟槽填充结构和第二背侧沟槽填充结构(76a,76b)以及壁结构176可各自包括被绝缘间隔物包围的介电填充结构或局部互连件中的一者。
256.在一个实施方案中，介电氧化物板(152,252)的竖直堆叠内的每个介电氧化物板(152,252)横向包围壁结构176。在一个实施方案中，每个介电氧化物板(152,252)具有接触壁结构176的内侧壁和与内侧壁中最邻近的内侧壁横向偏移均匀的横向偏移距离的外侧壁，该均匀的横向偏移距离可与形成翅片状腔体(153,253)的蚀刻工艺的横向蚀刻距离大致相同。
257.在一个实施方案中，介电氧化物板(152,252)包括沿着第一水平方向hd1横向延伸的笔直外侧壁区段和具有相应的凸形水平剖面轮廓的弯曲外侧壁区段。在一个实施方案中，介电氧化物板(152,252)接触第二背侧沟槽填充结构76b；壁结构176沿着垂直于第一水平方向hd1的第二水平方向hd2与第一背侧沟槽填充结构76a横向间隔开；并且壁结构176沿着第一水平方向hd1与第二背侧沟槽填充结构76b横向间隔开。
258.在一个实施方案中，导电通孔结构(诸如存储器区贯穿存储器层级通孔结构798)接触该至少一个交替堆叠{(132,146),(232,246)}内的每个绝缘层(132,232)和介电氧化物板(152,252)的竖直堆叠内的每个介电氧化物板(152,252)。
259.在一个实施方案中，三维存储器器件包括：第一支撑柱结构20，该第一支撑柱结构竖直延伸穿过该至少一个交替堆叠{(132,146),(232,246)}；和第二支撑柱结构20，该第二支撑柱结构竖直延伸穿过介电氧化物板(152,252)的竖直堆叠和该至少一个交替堆叠{(132,146),(232,246)}的绝缘层(132,232)的横向延伸部分，并且接触半导体材料层(诸如，较低源极层级材料层112、源极接触层114和/或较高源极层级半导体层116)。
260.在一个实施方案中，半导体材料层(诸如，较低源极层级材料层112、源极接触层114和/或较高源极层级半导体层116)包括穿过其中的开口；并且接触通孔结构(诸如，存储器区贯穿存储器层级通孔结构798)延伸穿过半导体材料层中的开口，并且与穿过半导体材料层的该开口的周边横向间隔开。
261.在一个实施方案中，存储器堆叠结构55中的每个存储器堆叠结构包括：竖直半导体沟道60，该竖直半导体沟道竖直延伸穿过该至少一个交替堆叠{(132,146),(232,246)}内的每个导电层(146,246)；和存储器元件的竖直堆叠(其包括电荷存储层54的部分)，这些存储器元件位于该至少一个交替堆叠{(132,146),(232,246)}内的导电层(146,246)的层级处。
262.在一个实施方案中，该至少一个交替堆叠{(132,146),(232,246)}包括：第一绝缘
层132和第一导电层146的第一层交替堆叠，该第一层交替堆叠具有接触第一后向阶梯式介电材料部分165的第一阶梯式表面；和第二绝缘层232和第二导电层246的第二层交替堆叠，该第二层交替堆叠具有接触第二后向阶梯式介电材料部分265的第二阶梯式表面。
263.在一个实施方案中，三维存储器器件包括：衬底8，该衬底位于下面的互连结构788下方；半导体材料层(诸如，较低源极层级材料层112、源极接触层114和/或较高源极层级半导体层116)，该半导体材料层位于交替堆叠和下面的互连结构788之间；较低层级介电材料层760，该较低层级介电材料层在其中嵌入有较低层级金属互连结构780并位于衬底8和半导体材料层之间；和较高层级介电材料层(诸如，线层级介电层290)，该较高层级介电材料层嵌入有较高层级金属互连结构(诸如，金属线结构(96,98))并且位于该至少一个交替堆叠{(132,146),(232,246)}上方。下面的金属互连结构是较低层级金属互连结构780中的一个较低层级金属互连结构；并且接触通孔结构可接触较高层级金属互连结构中的一个较高层级金属互连结构(诸如，金属线结构(96,98))。
264.在一个实施方案中，衬底8包括半导体衬底；驱动器电路半导体器件710位于该半导体衬底的顶部表面上；并且较高层级金属互连结构780的子集电连接到半导体器件的相应节点。
265.参考图26a至图26e，可通过在图1a至图1c的处理步骤处修改穿过过程中源极层级材料层10'的开口的形状并随后执行第一实施方案的处理步骤的其余部分来从图24a至图24e和图25a至图25c中所示的第一示例性结构的任何构型得到第二示例性结构。半导体材料层(诸如，较低源极层级材料层112、源极接触层114和/或较高源极层级半导体层116)的形状被修改，使得位于介电氧化物板(152,252)的竖直堆叠的外周边内的每个支撑柱结构20延伸到较低层级介电材料层760(诸如，至少一个第二介电层768)中。在形成第一绝缘层132和第一牺牲材料层142的第一层交替堆叠(132,142)之前，每个这种开口填充有较低层级介电材料层760的相应部分。
266.穿过第一层交替堆叠(132,142)并且穿过较低层级介电材料层760的填充过程中源极层级材料层10'中的开口的部分形成在图4a至图4c的处理步骤处形成的第一层支撑开口119的子集。可选择在图4a至图4c的处理步骤处的各向异性蚀刻工艺的化学物质，使得形成第一层支撑开口119的各向异性蚀刻工艺的终末部分以比过程中源极层级材料层10'的材料更高的蚀刻速率蚀刻较低层级介电材料层760的位于穿过过程中源极层级材料层10'的开口内的介电材料。穿过过程中源极层级材料层10'中的开口形成的第一层支撑开口119的第一子集可形成为具有比形成到过程中源极层级材料层10'中的第一层支撑开口119的第二子集更大的深度。
267.随后，可执行图5至图9b的处理步骤来形成具有不同深度的支撑开口19。一般来讲，可穿过至少一个交替堆叠{(132,142),(232,242)}到位于过程中源极层级材料层10'内的该至少一个半导体材料层中的开口中的较低层级介电材料层760的一部分中来形成支撑开口19的第一子集。支撑开口19的第二子集可形成到过程中源极层级材料层10'内的该至少一个半导体材料层中。支撑开口19的第一子集的底部表面位于包括支撑开口19的第二子集的底部表面的第一水平平面下方。
268.随后，第一支撑柱结构20a(其是支撑柱结构20的第一子集)可形成在支撑开口19的第一子集中，并且第二支撑柱结构20b(其是支撑柱结构20的第二子集)可形成在支撑开
口19的第二子集中。因此，第一支撑柱结构20a可在过程中源极层级材料层10'内的该至少一个半导体材料层中的开口上方直接在较低层级介电材料层760上形成，并且第二支撑柱结构20接触过程中源极层级材料层10'内的该至少一个半导体材料层并且不接触较低层级介电材料层760。第一支撑柱结构20a的底部表面位于包括第二支撑柱结构20b的底部表面的第一水平平面下方。第一支撑柱结构20a的顶部表面可位于包括第二支撑柱结构20b的顶部表面的第二水平平面内。
269.可随后执行图10a至图18c的处理步骤。通过用介电氧化物板(152,252)替换牺牲材料层(142,242)的部分(其是介电材料部分)，可在过程中源极层级材料层10'内的该至少一个半导体材料层中的开口上方形成介电氧化物板(152,252)的竖直堆叠。
270.随后，可执行图19a至图22d的处理步骤来用导电层(146,246)替换牺牲材料层(142,242)的剩余部分。可随后执行图23a至图25c的处理步骤。可形成各种接触通孔结构(88,86,486,798)，这些接触通孔结构包括阵列区贯穿存储器层级接触通孔结构798，该阵列区贯穿存储器层级接触通孔结构竖直延伸穿过介电氧化物板(152,252)的相应竖直堆叠并穿过源极层级材料层10中的该至少一个半导体材料层中的相应开口，并且直接在较低层级金属互连结构780中的一个较低层级金属互连结构上。在一个实施方案中，第一支撑柱结构20a的底部表面可位于包括半导体材料层(其可以是源极层级材料层10内的层中的一个层)的底部表面的水平平面和包括半导体材料层的顶部表面的另一个水平平面之间。
271.参考图27a，可通过延伸第一层支撑开口119的第一子集的深度使得第一层支撑开口119的第一子集的底部表面竖直延伸到包括过程中源极层级材料层10'的底部表面的水平平面下方，来从图26a至图26e的第二示例性结构得到第二示例性结构的第一另选构型。在一个实施方案中，第一支撑柱结构20a的底部表面可位于包括源极层级材料层10内的半导体材料层的底部表面的水平平面下方，该半导体材料层可以是较低源极层级材料层112、源极接触层114和较高源极层级半导体层116中的任一者。
272.参考图27b，可通过增加至少一个第二介电层768内的介电材料层的厚度来从图27a的第二示例性结构的第一另选构型得到第二示例性结构的第二另选构型。例如，接触蚀刻停止介电层767的顶部表面并接触任选导电板层6的底部表面或源极层级材料层10的底部表面(在任选导电板层6不存在的情况下)的介电材料层的厚度可在200nm至1,000nm的范围内，但是也可采用更小和更大的厚度。
273.参考图27c，可通过竖直延伸第一支撑柱结构20a的深度使得第一支撑柱结构20a接触蚀刻停止介电层767，来从图27a的第二示例性结构的第一另选构型得到第二示例性结构的第三构型。在一个实施方案中，蚀刻停止介电层767可在形成第一层支撑开口119期间用作蚀刻停止结构，并且第一支撑柱结构20a可通过蚀刻停止介电层767与包括着落垫层级金属互连结构788的顶部表面的水平平面竖直间隔开。
274.参考图27d，可通过将第一支撑柱结构20a竖直延伸穿过蚀刻停止介电层767，来从图27a的第二示例性结构的第一另选构型得到第二示例性结构的第四构型。在一个实施方案中，第一支撑柱结构20a可接触着落垫层级金属互连结构788的顶部表面。
275.第二示例性结构的各种构型邻近阵列区贯穿存储器层级通孔结构798提供第一支撑柱结构20a。通过邻近随后穿过其形成阵列区贯穿存储器层级通孔结构798的体积形成第一支撑柱结构20a，可减小第一支撑柱结构20a之间的横向分隔距离，并且第二示例性结构
的机械强度在形成翅片状腔体(153,253)并且在其中形成介电氧化物板(152,252)期间增大。因此，可减少或阻止在形成介电氧化物板(152,252)期间第二示例性结构的屈曲或变形，并且可增加用于制造第二示例性结构的工艺产率。
276.参考图28a至图28c，可通过修改第一层支撑开口119的图案，从图4a至图4c的第一示例性结构得到根据本公开的第三实施方案的第三示例性结构。具体地，可修改第一层支撑开口119的图案，使得在穿过过程中源极层级材料层10'的开口的区域内形成第一层支撑开口的第一子集。此外，横向包围穿过过程中源极层级材料层10'的开口的区域的环形区域可不含第一层支撑开口119。因此，第一层支撑开口119的第一子集可竖直延伸到填充过程中源极层级材料层10'中的开口的较低层级介电材料层760的一部分中，并且不含第一层支撑开口119的环形区域可横向包围穿过过程中源极层级材料层10'的开口的该区域。
277.随后，可执行图5至图13c的处理步骤来形成支撑柱结构20和存储器开口填充结构58。支撑柱结构20包括接触较低层级介电材料层760的第一支撑柱结构20a和接触过程中源极层级材料层10'的第二支撑柱结构20b。
278.参考图29a至图29c，可在第二层结构(232,242,270,265)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
279.可在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以在存储器阵列区100和楼梯区200中形成各种开口。光致抗蚀剂层中的开口包括第一开口，这些第一开口沿着第一水平方向hd1横向延伸穿过至少一个楼梯区200，以及存储器阵列区100的至少一部分。第一开口在存储器开口填充结构58的组和沿着第二水平方向hd2横向间隔开的支撑柱结构20之间横向延伸。
280.此外，光致抗蚀剂层中的开口可包括第二开口，这些第二开口具有大致环形的形状，横向包围第一支撑柱结构20a的相应阵列并且被相应的一组第二支撑柱结构20b横向包围。每个第二开口的整个区域可位于过程中源极层级材料层10'的区域内。
281.可执行各向异性蚀刻以通过下面的材料部分转移光致抗蚀剂层中的图案，该下面的材料部分包括交替堆叠{(132,142),(232,242)}以及工艺中源极层级材料层10'的上部部分。背侧沟槽79可形成在光致抗蚀剂层中的第一开口下方，穿过第一接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并进入过程中源极层级材料层10'中。可移除第一接触层级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)和过程中源极层级材料层10'的在光致抗蚀剂层中的第一开口下面的部分以形成背侧沟槽79。在一个实施方案中，背侧沟槽79可以形成在沿着第二水平方向横向间隔开的存储器堆叠结构55的组之间。源极层级牺牲层104的顶表面可物理地暴露在每个背侧沟槽79的底部处。交替堆叠{(132,232)，(142,242)}可被背侧沟槽79分成相应绝缘层(132,232)和相应牺牲材料层(142,242)的多个交替堆叠{(132,232)，(142,242)}。
282.壕沟沟槽279可形成在光致抗蚀剂层中的第二开口下方，穿过第一接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并进入过程中源极层级材料层10'中。可移除第一接触层级介电层280、第二层结构(232,242,270,265)、第
一层结构(132,142,170,165)和过程中源极层级材料层10'的在光致抗蚀剂层中的第二开口下面的部分以形成壕沟沟槽279。每个壕沟沟槽279横向包围第一支撑柱结构20a的相应子集，并且被第二支撑柱结构20b的相应子集横向包围。每个壕沟沟槽279可位于一对相邻的背侧沟槽79之间。通过相同的各向异性蚀刻工艺同时形成背侧沟槽79和壕沟沟槽279。
283.牺牲材料层(142,242)可包括介电材料，诸如氮化硅。绝缘层(132,232)的被壕沟沟槽279横向包围的部分构成绝缘板(132',232')。绝缘板(132',232')包括作为第一绝缘层132的经图案化部分的第一绝缘板132'和作为第二绝缘层232的经图案化部分的第二绝缘板232'。牺牲材料层(142,242)的被壕沟沟槽279横向包围的经图案化部分包括介电板(142',242')。介电板(142',242')包括作为第一牺牲材料层142的经图案化部分的第一介电材料板142'(例如，第一氮化硅板)和作为第二牺牲材料层242的经图案化部分的第二介电板242'(例如，第二氮化硅板)。第一绝缘帽盖层170的被壕沟沟槽279横向包围的经图案化部分包括第一绝缘帽盖板170'。层间介电层180的被壕沟沟槽279横向包围的经图案化部分包括层间介电板180'。绝缘层(132,232)和牺牲材料层(142,242)的在每个壕沟沟槽279内的经图案化部分包括绝缘板(132',232')和介电板(142',242')的竖直交替序列。
284.在一个实施方案中，每个壕沟沟槽279可具有矩形框架的水平剖面形状。在这种情况下，每个壕沟沟槽279的外侧壁可包括沿着第一水平方向hd1横向延伸的一对纵向侧壁和沿着第二水平方向hd2横向延伸的一对横向侧壁。每个壕沟沟槽279的内侧壁可包括沿着第一水平方向hd1横向延伸的一对纵向侧壁和沿着第二水平方向hd2横向延伸的一对横向侧壁。
285.绝缘板(132',232')中的每个绝缘板可与过程中源极层级材料层10'的顶部表面竖直间隔开与壕沟沟槽279外部的相应绝缘层(132,232)距离过程中源极层级材料层10'的顶部表面的竖直距离相同的竖直距离。介电板(142',242')中的每个介电板可与过程中源极层级材料层10'的顶部表面竖直间隔开与壕沟沟槽279外部的相应牺牲材料层(142,242)距离过程中源极层级材料层10'的顶部表面的竖直距离相同的竖直距离。
286.参考图30a至30c，可通过保形沉积工艺在背侧沟槽79和壕沟沟槽279中并且在第一接触层级介电层280上方保形沉积蚀刻阻挡衬垫71。蚀刻阻挡衬垫71包括与第一牺牲材料层142和第二牺牲材料层242的材料不同的介电材料。例如，蚀刻阻挡衬垫71可包括氧化硅。蚀刻阻挡衬垫71的厚度可在5nm至100nm诸如10nm至50nm的范围内，尽管也可采用更小和更大的厚度。
287.可在第三示例性结构上方施加光致抗蚀剂(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以覆盖壕沟沟槽279，而不覆盖背侧沟槽79。可通过执行各向同性蚀刻工艺来移除蚀刻阻挡衬垫71的未掩蔽部分。例如，如果蚀刻阻挡衬垫71包括氮化硅，则可执行采用氢氟酸的湿法蚀刻工艺来移除蚀刻阻挡衬垫71的未掩蔽部分。随后可以例如通过灰化移除光致抗蚀剂层。背侧沟槽79的侧壁被物理地暴露，并且壕沟沟槽279的侧壁被蚀刻阻挡衬垫71覆盖。因此，可利用蚀刻阻挡衬垫71来掩蔽壕沟沟槽279的侧壁，而不覆盖背侧沟槽79的侧壁。
288.参考图31，可执行图19a至图19d的处理步骤来用源极层级材料层10替换过程中源极层级材料层10'。
289.参考图32a和图32d，可执行图21a至图21d的处理步骤来对于绝缘层(132,232)、蚀
刻阻挡衬垫71、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、第一接触层级介电层280、源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124选择性地移除牺牲材料层(142,242)。可例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的各向同性蚀刻剂引入背侧沟槽79中。
290.参考图33a至图33d，可执行图22a至图22d的处理步骤来在背侧凹陷部(143,243)中形成导电层(146,246)。导电层(146,246)包括形成在第一背侧凹陷部143中的第一导电层146和形成在第二背侧凹陷部243中的第二导电层246。
291.随后，可执行图23a至图23e的处理步骤来在背侧沟槽79和壕沟沟槽279中沉积介电填充材料或绝缘间隔物和局部互连件的组合。填充背侧沟槽79的介电填充材料的每个部分包括背侧沟槽填充结构76。填充壕沟沟槽279的介电填充材料的每个部分包括介电壕沟填充结构276。背侧沟槽填充结构76和介电壕沟填充结构276包括一种或多种相同的材料并且/或者基本上由一种或多种相同的材料组成。每个介电壕沟填充结构276横向包围介电板(142',242')的竖直堆叠和绝缘板(132',232')的竖直堆叠，并且接触绝缘层(132,232)和导电层(146,246)的该至少一个交替堆叠。
292.参考图34a至图34e，通过沉积介电材料诸如氧化硅，可在第一接触层级介电层280上方形成第二接触层级介电层282。另选地，可通过在形成背侧沟槽填充结构76和介电壕沟填充结构276之后不从第一接触层级介电层280的顶部表面上方移除介电填充材料来形成第二接触层级介电层282。第二接触层级介电层282的厚度可在200nm至600nm的范围内，但是也可采用更小和更大的厚度。
293.可穿过第二接触层级介电层282和下面的介电材料层形成各种通孔腔体，并且随后可利用至少一种导电材料填充这些通孔腔体以形成各种接触通孔结构(88,86,486,798)。可采用单个经图案化的光致抗蚀剂层作为蚀刻掩模层并采用单个各向异性蚀刻工艺来形成各种通孔腔体，或者可采用多个经图案化的光致抗蚀剂层作为蚀刻掩模层并采用多个各向异性蚀刻工艺来形成各种通孔腔体。
294.在采用单个经图案化的光致抗蚀剂层和单个各向异性蚀刻工艺来形成各种通孔腔体时，经图案化的光致抗蚀剂层中的开口可包括：覆盖在存储器开口填充结构58的漏极区63上面的开口；覆盖在第一绝缘层132和第一导电层146的第一交替堆叠的第一阶梯式表面和第二绝缘层232和第二导电层246的第二交替堆叠的第二阶梯式表面的水平表面上面的开口；覆盖在介电板(142',242')的相应竖直堆叠、绝缘板(132',232')的相应竖直堆叠和源极层级材料层10中的相应开口上面的开口；以及位于后向阶梯式介电材料部分(165,265)的不覆盖在源极层级材料层10上面的部分上方的任选开口。在这种情况下，各向异性蚀刻工艺可具有蚀刻化学物质，该蚀刻化学物质对于以下材料是选择性的：漏极区63的材料、第一导电层146和第二导电层246的材料以及较低层级金属互连结构780的材料。
295.在采用多个经图案化的光致抗蚀剂层和多个各向异性蚀刻工艺来形成各种通孔腔体时，每个经图案化的光致抗蚀剂层中的开口包括以下开口的相应子集：覆盖在存储器开口填充结构58的漏极区63上面的开口；覆盖在第一绝缘层132和第一导电层146的第一交替堆叠的第一阶梯式表面和第二绝缘层232和第二导电层246的第二交替堆叠的第二阶梯
式表面的水平表面上面的开口；覆盖在介电板(142',242')的相应竖直堆叠、绝缘板(132',232')的相应竖直堆叠和源极层级材料层10中的相应开口上面的开口；以及位于后向阶梯式介电材料部分(165,265)的不覆盖在源极层级材料层10上面的部分上方的任选开口。在这种情况下，每个各向异性蚀刻工艺可具有蚀刻化学物质，该蚀刻化学物质对于以下材料的相应子集是选择性的：漏极区63的材料、第一导电层146和第二导电层246的材料以及较低层级金属互连结构780的材料。各种通孔腔体可包括：漏极接触通孔腔体，这些漏极接触通孔腔体形成在漏极区63上方；层接触通孔腔体，这些层接触通孔腔体形成在导电层(146,246)上；外围贯穿存储器层级通孔腔体，这些外围贯穿存储器层级通孔腔体是穿过后向阶梯式介电材料部分(165,265)在较低层级金属互连结构780(诸如，着落垫层级金属互连结构788)中的相应较低层级金属互连结构上形成的；和阵列区贯穿存储器层级通孔腔体，这些阵列区贯穿存储器层级通孔腔体是穿过介电板(142',242')的相应竖直堆叠、绝缘板(132',232')的相应竖直堆叠以及填充源极层级材料层10中的开口的较低层级介电材料层760(诸如至少一个第二介电层768)的一部分并且直接在较低层级金属互连结构780(诸如，着落垫层级金属互连结构788)的相应较低层级金属互连结构上形成的。
296.在形成各种通孔腔体并移除经图案化的光致抗蚀剂层之后，可例如通过化学气相沉积、物理气相沉积、电镀和/或化学镀在各种通孔腔体中沉积至少一种导电材料。可从包括第二接触层级介电层282的顶部表面的水平平面上方移除该至少一种导电材料的多余部分。可在各种通孔腔体中形成接触通孔结构(88,86,486,798)。
297.接触通孔结构(88,86,486,798)包括：漏极接触通孔结构88，这些漏极接触通孔结构接触漏极区63中的相应漏极区；层接触通孔结构86，这些层接触通孔结构接触导电层(146,246)中的相应导电层；外围贯穿存储器层级通孔结构486，这些外围贯穿存储器层级通孔结构延伸穿过后向阶梯式介电材料部分(165,265)并且接触较低层级金属互连结构780中的相应较低层级金属互连结构；和阵列区贯穿存储器层级通孔结构798，这些阵列区贯穿存储器层级通孔结构延伸穿过介电板(142',242')的竖直堆叠、绝缘板(132',232')的竖直堆叠以及较低层级介电材料层760的一部分，并且接触较低层级金属互连结构780中的相应较低层级金属互连结构。每个外围贯穿存储器层级通孔结构486是在存储器阵列区100和楼梯区200的区域外部形成的并竖直延伸穿过存储器层级(即，位于包括源极层级材料层10的底部表面的水平平面和包括存储器开口填充结构58的顶部表面的水平平面之间的层级)的接触通孔结构。每个阵列区贯穿存储器层级通孔结构798是在存储器阵列区100的区域内形成的并竖直延伸穿过存储器层级的接触通孔结构。
298.在一个实施方案中，每个阵列区贯穿存储器层级通孔结构798可竖直延伸穿过源极层级材料层10中的相应开口，并且可接触填充源极层级材料层10中的该开口的较低层级介电材料层760(诸如该至少一个第二介电层768)的一部分。在一个实施方案中，每个阵列区贯穿存储器层级通孔结构798可接触填充源极层级材料层10中的该开口的较低层级介电材料层760(诸如该至少一个第二介电层768)的一部分。在一个实施方案中，每个阵列区贯穿存储器层级通孔结构798可竖直延伸穿过并且可接触绝缘板(132',232')和介电板(142',242')的竖直交替序列。此外，每个阵列区贯穿存储器层级通孔结构798可通过填充源极层级材料层10中的开口的较低层级介电材料层760的部分与源极层级材料层10横向间隔开。在一个实施方案中，较低层级介电材料层760可包括蚀刻停止介电层767，该蚀刻停止
介电层接触着落垫层级金属互连结构788的顶部表面。在这种情况下，每个阵列区贯穿存储器层级通孔结构798可延伸穿过并接触蚀刻停止介电层767，该蚀刻停止介电层可包括氮化硅层或介电金属氧化物层。
299.随后，可形成较高层级介电材料层和较高层级金属互连结构。例如，较高层级介电材料层可包括嵌入其中的线层级介电层290和金属线结构(96,98)。金属线结构(96,98)可包括接触漏极接触通孔结构88的相应子集的位线98，以及接触层接触通孔结构86、外围贯穿存储器层级通孔结构486和阵列区贯穿存储器层级通孔结构798中的至少一者的互连金属线96。
300.图35a至图35d是第三示例性结构的另选实施方案的竖直剖面图。
301.参考图35a，可通过延伸第一层支撑开口119的第一子集的深度使得第一层支撑开口119的第一子集的底部表面竖直延伸到包括过程中源极层级材料层10'的底部表面的水平平面下方，来从图34a至图34e的第三示例性结构得到第三示例性结构的第一另选构型。在一个实施方案中，第一支撑柱结构20a的底部表面可位于包括源极层级材料层10内的半导体材料层的底部表面的水平平面下方，该半导体材料层可以是较低源极层级材料层112、源极接触层114和较高源极层级半导体层116中的任一者。
302.参考图35b，可通过增加至少一个第二介电层768内的介电材料层的厚度来从图35a的第三示例性结构的第一另选构型得到第三示例性结构的第二另选构型。例如，接触蚀刻停止介电层767的顶部表面并接触任选导电板层6的底部表面或源极层级材料层10的底部表面(在任选导电板层不存在的情况下)的介电材料层的厚度可在200nm至1,000nm的范围内，但是也可采用更小和更大的厚度。
303.参考图35c，可通过竖直延伸第一支撑柱结构20a的深度使得第一支撑柱结构20a接触蚀刻停止介电层767，来从图35a的第三示例性结构的第一另选构型得到第三示例性结构的第三构型。在一个实施方案中，蚀刻停止介电层767可在形成第一层支撑开口119期间用作蚀刻停止结构，并且第一支撑柱结构20a可通过蚀刻停止介电层767与包括着落垫层级金属互连结构788的顶部表面的水平平面竖直间隔开。
304.参考图35d，可通过将第一支撑柱结构20a竖直延伸穿过蚀刻停止介电层767，来从图35a的第三示例性结构的第一另选构型得到第三示例性结构的第四构型。在一个实施方案中，第一支撑柱结构20a可接触着落垫层级金属互连结构788的顶部表面。
305.第三示例性结构的各种构型邻近阵列区贯穿存储器层级通孔结构798提供第一支撑柱结构20a。通过邻近随后穿过其形成阵列区贯穿存储器层级通孔结构798的体积形成第一支撑柱结构20a，可减小第一支撑柱结构20a之间的横向分隔距离，并且第三示例性结构的机械强度在形成翅片状腔体(153,253)并且在其中形成介电氧化物板(152,252)期间增大。因此，可减少或阻止在形成介电氧化物板(152,252)期间第三示例性结构的屈曲或变形，并且可增加用于制造第三示例性结构的工艺产率。
306.参考图36a至图36d，可通过修改穿过过程中源极层级材料层10'的开口的图案和支撑柱结构20的图案，从图13a至图13c的第一示例性结构得到根据本公开的第四实施方案的第四示例性结构。具体地，在穿过过程中源极层级材料层10'的开口的区域内形成第一支撑柱结构20a，并且在穿过过程中源极层级材料层10'的开口的区域外部形成第二支撑柱结构20b。第一支撑柱结构20a中的每个第一支撑柱结构可接触位于穿过过程中源极层级材料
层10'的开口内的较低层级介电材料层760的一部分。
307.参考图37a至图37c，可在第二层结构(232,242,270,265)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
308.可在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以在存储器阵列区100和楼梯区200中形成各种开口。光致抗蚀剂层中的开口包括第一开口，这些第一开口沿着第一水平方向hd1横向延伸穿过至少一个楼梯区200，以及存储器阵列区100的至少一部分。第一开口在存储器开口填充结构58的组和沿着第二水平方向hd2横向间隔开的支撑柱结构20之间横向延伸。
309.此外，光致抗蚀剂层中的开口可包括第二开口，这些第二开口覆盖在第一支撑柱结构20a的区域上面。每个第二开口可被第一支撑柱结构20a的相应子集横向包围，并且可完全形成在穿过过程中源极层级材料层10'的下面开口的区域内，即完全在填充穿过过程中源极层级材料层10'的开口的较低层级介电材料层760的相应部分的区域内。
310.可执行各向异性蚀刻来将光致抗蚀剂层中的图案转印穿过下面的材料部分，这些下面的材料部分包括交替堆叠{(132,142),(232,242)}、过程中源极层级材料层10'的上部部分以及填充过程中源极层级材料层10'中的开口的较低层级介电材料层760的部分。背侧沟槽79可形成在光致抗蚀剂层中的第一开口下方，穿过第一接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并进入过程中源极层级材料层10'中。可移除第一接触层级介电层280、第二层结构(232,242,270,265)、第一层结构(132,142,170,165)和过程中源极层级材料层10'的在光致抗蚀剂层中的第一开口下面的部分以形成背侧沟槽79。在一个实施方案中，背侧沟槽79可以形成在沿着第二水平方向横向间隔开的存储器堆叠结构55的组之间。源极层级牺牲层104的顶表面可物理地暴露在每个背侧沟槽79的底部处。交替堆叠{(132,232)，(142,242)}可被背侧沟槽79分成相应绝缘层(132,232)和相应牺牲材料层(142,242)的多个交替堆叠{(132,232)，(142,242)}。
311.通孔腔体可形成在光致抗蚀剂层中的第二开口下方，穿过第一接触层级介电层280、第二层结构(232,242,270,265)和第一层结构(132,142,170,165)并进入过程中源极层级材料层10'中。通孔腔体在本文中被称为阵列区贯穿存储器层级通孔腔体779。阵列区贯穿存储器层级通孔腔体779可竖直延伸穿过较低层级介电材料层760的覆盖在着落垫层级金属互连结构788的顶部表面上面的部分。在一个实施方案中，着落垫层级金属互连结构788的顶部表面可在每个阵列区贯穿存储器层级通孔腔体779的底部处物理地暴露。另选地，阵列区贯穿存储器层级通孔腔体779可竖直延伸到蚀刻停止介电层767的顶部表面。通过相同的各向异性蚀刻工艺同时形成背侧沟槽79和阵列区贯穿存储器层级通孔腔体779。
312.参考图38a至图38c，可任选地穿过第二牺牲材料层242的子集形成漏极选择层级隔离结构72。可通过保形沉积工艺在背侧沟槽79和阵列区贯穿存储器层级通孔腔体779中并且在第一接触层级介电层280上方保形沉积蚀刻阻挡衬垫71。蚀刻阻挡衬垫71包括与第一牺牲材料层142和第二牺牲材料层242的材料不同的介电材料。例如，蚀刻阻挡衬垫71可包括氧化硅。蚀刻阻挡衬垫71的厚度可在5nm至100nm诸如10nm至50nm的范围内，尽管也可采用更小和更大的厚度。
313.可在第四示例性结构上方施加光致抗蚀剂(未示出)，并且可对该光致抗蚀剂层进行光刻图案化以覆盖背侧沟槽79，而不覆盖阵列区贯穿存储器层级通孔腔体779。可通过执行各向同性蚀刻工艺来移除蚀刻阻挡衬垫71的未掩蔽部分。例如，如果蚀刻阻挡衬垫71包括氮化硅，则可执行采用氢氟酸的湿法蚀刻工艺来移除蚀刻阻挡衬垫71的未掩蔽部分。随后可以例如通过灰化移除光致抗蚀剂层。阵列区贯穿存储器层级通孔腔体779的侧壁被物理地暴露，并且背侧沟槽79的侧壁被蚀刻阻挡衬垫71覆盖。因此，可利用蚀刻阻挡衬垫71掩蔽背侧沟槽79的侧壁，而不覆盖阵列区贯穿存储器层级通孔腔体779的侧壁。
314.参考图39，可执行各向同性蚀刻工艺来在每个阵列区贯穿存储器层级通孔腔体779周围对于第一绝缘层132和第二绝缘层232选择性地使第一牺牲材料层142和第二牺牲材料层242横向凹陷。例如，如果第一牺牲材料层142和第二牺牲材料层242包括氮化硅并且如果第一绝缘层132和第二绝缘层232包括氧化硅，则可执行采用热磷酸的湿法蚀刻工艺来对于绝缘层(132,232)选择性地移除牺牲材料层(142,242)的邻近凹陷沟槽179的部分。
315.在从中移除牺牲材料层(142,242)的部分的体积中形成翅片状横向凹陷部。翅片状横向凹陷部在本文中被称为翅片状腔体743。根据本公开的第四实施方案，可在每个阵列区贯穿存储器层级通孔腔体779周围形成翅片状腔体743的竖直堆叠。翅片状腔体743可具有均匀的厚度，并且可具有与相应阵列区贯穿存储器层级通孔腔体779的侧壁等距的外边界。可选择每个翅片状腔体743的横向范围，使得翅片状腔体743不将绝缘层(132,232)和牺牲材料层(142,242)的任何交替堆叠划分成多个分离堆叠。
316.在一个实施方案中，至少一个第一支撑柱结构20a可物理地暴露于在每个阵列区贯穿存储器层级通孔腔体779周围的翅片状腔体743。在一个实施方案中，至少一个第一支撑柱结构20a可被在阵列区贯穿存储器层级通孔腔体779周围形成的翅片状腔体743中的每个翅片状腔体横向包围。在一个实施方案中，多个第一支撑柱结构20a可物理地暴露于横向包围阵列区贯穿存储器层级通孔腔体779的翅片状腔体743的竖直堆叠，并且可被该竖直堆叠横向包围。
317.一般来讲，可通过对于绝缘层(132,232)选择性地各向同性地蚀刻牺牲材料层(142,242)的邻近凹陷沟槽179的部分来在每个阵列区贯穿存储器层级通孔腔体779周围形成翅片状腔体743。可选择形成翅片状腔体743的各向同性蚀刻工艺的持续时间，使得第一支撑柱结构20a物理地暴露于翅片状腔体743，而第二支撑柱结构20b在形成翅片状腔体743后不物理地暴露于翅片状腔体743。
318.参考图40，可通过保形沉积工艺(诸如低压化学气相沉积(lpcvd)工艺)在翅片状腔体743中沉积介电填充材料层171。在一个实施方案中，介电填充材料层171可包括未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或介电金属氧化物材料(诸如，氧化铝)。例如，介电填充材料层171可包括未掺杂硅酸盐玻璃。
319.参考图41a和图41b，可执行回蚀刻工艺来移除介电填充材料层171的位于凹陷沟槽179中、背侧沟槽79中或第一接触层级介电层280上方的部分。回蚀刻工艺可包括各向同性蚀刻工艺或各向异性蚀刻工艺。例如，如果介电填充材料包括氧化硅，则可使用采用氢氟酸的各向同性蚀刻工艺来从凹陷沟槽179和背侧沟槽79的内部并且从第一接触层级介电层280上方回蚀刻介电填充材料的部分。
320.填充翅片状腔体743的介电填充材料层171的剩余部分包括介电氧化物板(162,
262)。介电氧化物板(162,262)包括接触第一牺牲材料层142的第一介电氧化物板162和接触第二牺牲材料层142的第二介电氧化物板262。因此，牺牲材料层(142,242)的邻近阵列区贯穿存储器层级通孔腔体779的部分被介电氧化物板(162,262)替换。在每个阵列区贯穿存储器层级通孔腔体779周围提供介电氧化物板(162,262)的竖直堆叠。介电氧化物板(162,262)的竖直堆叠与该至少一个交替堆叠{(132,142),(232,242)}的绝缘层(132,232)的横向延伸部分交错。每个介电氧化物板(162,262)位于该至少一个交替堆叠{(132,142),(232,242)}的一对相应的竖直相邻的绝缘层(132,232)之间。可在蚀刻阻挡衬垫71覆盖背侧沟槽79的侧壁时，执行用介电氧化物板(162,262)替换牺牲材料层(142,242)的邻近阵列区贯穿存储器层级通孔腔体779的部分。介电氧化物板(162,262)的每个外侧壁可接触牺牲材料层(142,242)的侧壁。在一个实施方案中，每个介电氧化物板(162,262)可包括与阵列区贯穿存储器层级通孔腔体779的侧壁等距的凸形侧壁。随后，可通过延伸各向同性蚀刻工艺来移除蚀刻阻挡衬垫71。
321.在填充过程中源极层级材料层10'中的开口的较低层级介电材料层760的一部分上方形成多个阵列区贯穿存储器层级通孔腔体779的情况下，一组翅片状腔体743可在牺牲材料层(142,242)的每个层级处彼此邻接。在这种情况下，介电氧化物板(162,262)可横向包围在填充过程中源极层级材料层10'中的开口的较低层级介电材料层760的一部分上方形成的多个阵列区贯穿存储器层级通孔腔体779。
322.参考图42，可任选地在背侧沟槽79和阵列区贯穿存储器层级通孔腔体779中并且在第一接触层级介电层280上方形成牺牲蚀刻阻挡层175。例如，牺牲蚀刻阻挡层75可包括层堆叠，该层堆叠包括第一氧化硅阻挡层175a、氮化硅阻挡层175b和第二氧化硅阻挡层175c。氧化硅阻挡层175a、氮化硅阻挡层175b和第二氧化硅阻挡层175c中的每一者可具有在3nm到30nm的范围内的相应厚度，但是也可采用更小和更大的厚度。另选地，牺牲蚀刻阻挡层75可包括层堆叠，该层堆叠包括氮化硅阻挡层175a、氧化硅阻挡层175b和非晶硅阻挡层175c。
323.参考图43，可例如通过在牺牲蚀刻阻挡层75上方施加和图案化光致抗蚀剂层87使得经图案化的光致抗蚀剂层87覆盖每个阵列区贯穿存储器层级通孔腔体779来图案化牺牲蚀刻阻挡层175。可通过执行各向异性蚀刻工艺来移除牺牲蚀刻阻挡层175的未掩蔽的水平部分。包括牺牲蚀刻阻挡层175的剩余部分的牺牲蚀刻阻挡间隔物75a可形成在背侧沟槽79的侧壁上。包括牺牲蚀刻阻挡层175的剩余部分的牺牲蚀刻阻挡衬垫75b可覆盖每个阵列区贯穿存储器层级通孔腔体779。随后可例如通过灰化移除光致抗蚀剂层87。
324.参考图44，可执行图19a至图19d的处理步骤来用源极层级材料层10替换过程中源极层级材料层10'。可在用源极层级材料层10替换过程中源极层级材料层10'期间并行移除牺牲蚀刻阻挡间隔物75a和牺牲蚀刻阻挡衬垫75b。
325.参考图45a和图45b，可执行图21a至图21d的处理步骤来对于绝缘层(132,232)、介电氧化物板(162,262)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、第一接触层级介电层280、源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124选择性地移除牺牲材料层(142,242)。可例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层(142,242)的材料的各向
同性蚀刻剂引入背侧沟槽79中。在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部。
326.随后，可执行图22a至图22d的处理步骤来在背侧凹陷部中形成导电层(146,246)。导电层(146,246)包括形成在第一背侧凹陷部143中的第一导电层146和形成在第二背侧凹陷部243中的第二导电层246。
327.参考图46a和图46b，可在背侧沟槽79和阵列区贯穿存储器层级通孔腔体779中保形沉积绝缘衬垫。绝缘衬垫包括绝缘材料诸如氧化硅或氮化硅，并且可具有在6nm至120nm的范围内的厚度，但是也可使用更小和更大的厚度。可执行各向异性蚀刻工艺来移除绝缘衬垫的水平部分。可通过各向异性蚀刻工艺来移除介电半导体氧化物板122的水平部分，并且源极接触层114的顶部表面可在每个背侧沟槽79的底部处物理地暴露。着落垫层级金属互连结构788的顶部表面可在每个阵列区贯穿存储器层级通孔腔体779的底部处物理地暴露。绝缘衬垫的剩余竖直延伸部分包括保持在背侧沟槽79的外围区处的背侧沟槽绝缘间隔物374，以及保持在阵列区贯穿存储器层级通孔腔体779的外围区处的绝缘通孔间隔物774。
328.可背侧沟槽79和阵列区贯穿存储器层级通孔腔体779的剩余体积中沉积至少一种导电材料。例如，该至少一种导电材料可包括例如导电金属衬垫材料(诸如，tin、tan和/或wn)和金属填充材料(诸如，w、cu、mo、ru、co等)。可通过平面化工艺从包括第一接触层级介电层280的顶部表面的水平平面上方移除至少一种导电材料的多余部分。该平面化工艺可采用凹陷蚀刻工艺和/或化学机械平面化工艺。背侧沟槽79中的该至少一种导电材料的每个剩余部分包括源极接触结构(例如，源极局部互连件)376，该源极接触结构是沿着第一水平方向hd1横向延伸的导电壁结构。阵列区贯穿存储器层级通孔腔体779中的该至少一种导电材料的每个剩余部分包括阵列区贯穿存储器层级通孔结构798，该阵列区贯穿存储器层级通孔结构接触相应着落垫层级金属互连结构788的顶部表面。
329.参考图47a至图47e，通过沉积介电材料诸如氧化硅，可在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触层级介电层282的厚度可在200nm至600nm的范围内，但是也可采用更小和更大的厚度。
330.可穿过第二接触层级介电层282和下面的介电材料层形成各种通孔腔体，并且随后可利用至少一种导电材料填充这些通孔腔体以形成各种接触通孔结构(88,86,486,799)。可采用单个经图案化的光致抗蚀剂层作为蚀刻掩模层并采用单个各向异性蚀刻工艺来形成各种通孔腔体，或者可采用多个经图案化的光致抗蚀剂层作为蚀刻掩模层并采用多个各向异性蚀刻工艺来形成各种通孔腔体。
331.在采用单个经图案化的光致抗蚀剂层和单个各向异性蚀刻工艺来形成各种通孔腔体时，经图案化的光致抗蚀剂层中的开口可包括：覆盖在存储器开口填充结构58的漏极区63上面的开口；覆盖在第一绝缘层132和第一导电层146的第一交替堆叠的第一阶梯式表面和第二绝缘层232和第二导电层246的第二交替堆叠的第二阶梯式表面的水平表面上面的开口；覆盖在相应阵列区贯穿存储器层级通孔结构798上面的开口；以及位于后向阶梯式介电材料部分(165,265)的不覆盖在源极层级材料层10上面的部分上方的任选开口。在这种情况下，各向异性蚀刻工艺可具有蚀刻化学物质，该蚀刻化学物质对于以下材料是选择性的：漏极区63的材料、第一导电层146和第二导电层246的材料、阵列区贯穿存储器层级通孔结构798的材料以及较低层级金属互连结构780的材料。
332.在采用多个经图案化的光致抗蚀剂层和多个各向异性蚀刻工艺来形成各种通孔腔体时，每个经图案化的光致抗蚀剂层中的开口包括以下开口的相应子集：覆盖在存储器开口填充结构58的漏极区63上面的开口；覆盖在第一绝缘层132和第一导电层146的第一交替堆叠的第一阶梯式表面和第二绝缘层232和第二导电层246的第二交替堆叠的第二阶梯式表面的水平表面上面的开口；覆盖在相应阵列区贯穿存储器层级通孔结构798上面的开口；以及位于后向阶梯式介电材料部分(165,265)的不覆盖在源极层级材料层10上面的部分上方的任选开口。在这种情况下，每个各向异性蚀刻工艺可具有蚀刻化学物质，该蚀刻化学物质对于以下材料的相应子集是选择性的：漏极区63的材料、第一导电层146和第二导电层246的材料、阵列区贯穿存储器层级通孔结构798的材料以及较低层级金属互连结构780的材料。各种通孔腔体可包括：漏极接触通孔腔体，这些漏极接触通孔腔体形成在漏极区63上方；层接触通孔腔体，这些层接触通孔腔体形成在导电层(146,246)上；外围贯穿存储器层级通孔腔体，这些外围贯穿存储器层级通孔腔体是穿过后向阶梯式介电材料部分(165,265)在较低层级金属互连结构780(诸如，着落垫层级金属互连结构788)中的相应较低层级金属互连结构上形成的；和阵列区连接腔体，这些阵列区连接腔体形成在阵列区贯穿存储器层级通孔结构798中的相应阵列区贯穿存储器层级通孔结构上。
333.在形成各种通孔腔体并移除经图案化的光致抗蚀剂层之后，可例如通过化学气相沉积、物理气相沉积、电镀和/或化学镀在各种通孔腔体中沉积至少一种导电材料。可从包括第二接触层级介电层282的顶部表面的水平平面上方移除该至少一种导电材料的多余部分。可在各种通孔腔体中形成接触通孔结构(88,86,486,798)。
334.接触通孔结构(88,86,486,799)包括：漏极接触通孔结构88，这些漏极接触通孔结构接触漏极区63中的相应漏极区；层接触通孔结构86，这些层接触通孔结构接触导电层(146,246)中的相应导电层；外围贯穿存储器层级通孔结构486，这些外围贯穿存储器层级通孔结构延伸穿过后向阶梯式介电材料部分(165,265)并且接触较低层级金属互连结构780中的相应较低层级金属互连结构；和阵列区连接通孔结构799，这些阵列区连接通孔结构接触阵列区贯穿存储器层级通孔结构798中的相应阵列区贯穿存储器层级通孔结构。每个外围贯穿存储器层级通孔结构486是在存储器阵列区100和楼梯区200的区域外部形成的并竖直延伸穿过存储器层级(即，位于包括源极层级材料层10的底部表面的水平平面和包括存储器开口填充结构58的顶部表面的水平平面之间的层级)的接触通孔结构。每个阵列区连接通孔结构799是接触贯穿存储器层级通孔结构798中的相应贯穿存储器层级通孔结构的导电通孔结构。
335.在一个实施方案中，每个阵列区贯穿存储器层级通孔结构798可竖直延伸穿过源极层级材料层10中的相应开口，并且可接触填充源极层级材料层10中的该开口的较低层级介电材料层760(诸如该至少一个第二介电层768)的一部分。在一个实施方案中，每个阵列区贯穿存储器层级通孔结构798可接触填充源极层级材料层10中的该开口的较低层级介电材料层760(诸如该至少一个第二介电层768)的一部分。在一个实施方案中，每个阵列区贯穿存储器层级通孔结构798可形成在位于支撑柱结构20之间的区中，并且可通过包围介电氧化物板(162,262)的部分与导电层(146,246)横向间隔开。此外，每个阵列区贯穿存储器层级通孔结构798可通过填充源极层级材料层10中的开口的较低层级介电材料层760的部分与源极层级材料层10横向间隔开。在一个实施方案中，较低层级介电材料层760可包括蚀
刻停止介电层767，该蚀刻停止介电层接触着落垫层级金属互连结构788的顶部表面。在这种情况下，每个阵列区贯穿存储器层级通孔结构798可延伸穿过并接触蚀刻停止介电层767，该蚀刻停止介电层可包括氮化硅层或介电金属氧化物层。
336.随后，可形成较高层级介电材料层和较高层级金属互连结构。例如，较高层级介电材料层可包括嵌入其中的线层级介电层290和金属线结构(96,98)。金属线结构(96,98)可包括接触漏极接触通孔结构88的相应子集的位线98，以及接触层接触通孔结构86、外围贯穿存储器层级通孔结构486和阵列区连接通孔结构799中的至少一者的互连金属线96。
337.图48a至图48d是第四示例性结构的另选实施方案的竖直剖面图。
338.参考图48a，可通过延伸第一层支撑开口119的第一子集的深度使得第一层支撑开口119的第一子集的底部表面竖直延伸到包括过程中源极层级材料层10'的底部表面的水平平面下方，来从图47a至图47e的第四示例性结构得到第四示例性结构的第一另选构型。在一个实施方案中，第一支撑柱结构20a的底部表面可位于包括源极层级材料层10内的半导体材料层的底部表面的水平平面下方，该半导体材料层可以是较低源极层级材料层112、源极接触层114和较高源极层级半导体层116中的任一者。
339.参考图48b，可通过增加至少一个第二介电层768内的介电材料层的厚度来从图48a的第四示例性结构的第一另选构型得到第四示例性结构的第二另选构型。例如，接触蚀刻停止介电层767的顶部表面并接触任选导电板层6的底部表面或源极层级材料层10的底部表面(在任选导电板层不存在的情况下)的介电材料层的厚度可在200nm至1,000nm的范围内，但是也可采用更小和更大的厚度。
340.参考图48c，可通过竖直延伸第一支撑柱结构20a的深度使得第一支撑柱结构20a接触蚀刻停止介电层767，来从图48a的第四示例性结构的第一另选构型得到第四示例性结构的第三构型。在一个实施方案中，蚀刻停止介电层767可在形成第一层支撑开口119期间用作蚀刻停止结构，并且第一支撑柱结构20a可通过蚀刻停止介电层767与包括着落垫层级金属互连结构788的顶部表面的水平平面竖直间隔开。
341.参考图48d，可通过将第一支撑柱结构20a竖直延伸穿过蚀刻停止介电层767，来从图27a的第四示例性结构的第一另选构型得到第四示例性结构的第四构型。在一个实施方案中，第一支撑柱结构20a可接触着落垫层级金属互连结构788的顶部表面。
342.参考图26a至图48d并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：半导体材料层(诸如，较低源极层级材料层112、源极接触层114和/或较高源极层级半导体层116)，该半导体材料层覆盖在衬底8上面并且在其中包括开口；较低层级介电材料层760，这些较低层级介电材料层位于衬底8和半导体材料层之间并且延伸到该半导体材料层中的开口中；绝缘层(132,232)和导电层(146,246)的至少一个交替堆叠，该至少一个交替堆叠覆盖在半导体材料层上面；存储器堆叠结构55(其位于存储器开口填充结构58内)，该存储器堆叠结构竖直延伸穿过该至少一个交替堆叠{(132,146),(232,246)}；介电板{(152,252)、(142',242')或(162,262)}的竖直堆叠，该竖直堆叠位于导电层(146,246)的每个层级处；接触通孔结构(诸如，存储器区贯穿衬底层级接触通孔结构798)，该接触通孔结构竖直延伸穿过介电板{(152,252)、(142',242')或(162,262)}的竖直堆叠并且穿过半导体材料层中的开口；第一支撑柱结构20a，该第一支撑柱结构竖直延伸穿过介电板{(152,252)、(142',242')或(162,262)}的竖直堆叠，并且接触位于半导体材料
层中的开口内的较低层级介电材料层760的一部分；和第二支撑柱结构20b，该第二支撑柱结构竖直延伸穿过该至少一个交替堆叠{(132,146),(232,246)}并且接触该半导体材料层。
343.在一个实施方案中，第一支撑柱结构20a和第二支撑柱结构20b包括相同的介电材料。在一个实施方案中，第一支撑柱结构20a的底部表面位于包括第二支撑柱结构20b的底部表面的第一水平平面下方。在一个实施方案中，第一支撑柱结构20a的顶部表面位于包括第二支撑柱结构20b的顶部表面的第二水平平面内。在一个实施方案中，第一支撑柱结构20a的底部表面位于包括半导体材料层(其可以是较低源极层级材料层112、源极接触层114或较高源极层级半导体层116中的一者)的底部表面的水平平面和包括半导体材料层的顶部表面的另一个水平平面之间。在一个实施方案中，第一支撑柱结构20a的底部表面位于包括半导体材料层的底部表面的水平平面下方。
344.在一个实施方案中，接触通孔结构(诸如，存储器区贯穿衬底层级接触通孔结构798)接触嵌入在较低层级介电材料层760中的金属互连结构(诸如，着落垫层级金属互连结构788)的顶部表面。在一个实施方案中，较低层级介电材料层760包括接触金属互连结构的顶部表面的蚀刻停止介电层767；并且第一支撑柱结构20a的底部表面接触蚀刻停止介电层767。在一个实施方案中，第一支撑柱结构20a中的一个或每个第一支撑柱结构接触金属互连结构。
345.在一个实施方案中，该竖直堆叠中的介电板{(152,252)、(142',242')或(162,262)}与该至少一个交替堆叠{(132,146),(232,246)}的绝缘层(132,232)的横向延伸部分交错。
346.在一个实施方案中，壁结构176竖直延伸穿过该至少一个交替堆叠{(132,146),(232,246)}，接触绝缘层(132,232)，并且接触介电板(152,252)的竖直堆叠。在一个实施方案中，绝缘板(132',232')的竖直堆叠可与介电板(142',242')的竖直堆叠交错。绝缘板(132',232')包括与绝缘层(132,232)相同的材料并且与绝缘层(132,232)横向间隔开。在一个实施方案中，介电壕沟填充结构276横向包围介电板(142',242')的竖直堆叠和绝缘板(132',232')的竖直堆叠，并且接触绝缘层(132,232)和导电层(146,246)的该至少一个交替堆叠。在一个实施方案中，介电板{(152,252)或(162,262)}的竖直堆叠内的每个介电板{(152,252)或(162,262)}包括与接触通孔结构的侧壁等距的相应侧壁区段。
347.可采用本公开的各种实施方案来提供邻近每个阵列区贯穿衬底层级通孔结构798形成第一支撑柱结构20a的构型。第一支撑柱结构20a和在其中形成阵列区贯穿衬底层级通孔结构798的体积之间的邻近程度可减小第一支撑柱结构20a之间的横向间距。与介电板{(152,252)、(142',242')或(162,262)}组合，第一支撑柱结构20a可增加随后在其中形成阵列区贯穿衬底层级通孔结构798的区的机械强度，并且在制造期间增强半导体结构的结构完整性。
348.尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，
本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。