存储设备、存储器控制器及存储设备的操作方法与流程

存储设备、存储器控制器及存储设备的操作方法
1.相关申请的交叉引用
2.本技术基于于2020年12月30日在韩国知识产权局提交的第10-2020-0188210号韩国专利申请并且要求该韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部并入本文。
技术领域
3.发明构思涉及半导体器件，并且更具体地涉及能够通过使用纠错码(ecc)数据执行可靠性检查的存储设备(storage device)、存储器控制器及存储设备的操作方法。


背景技术：

4.使用半导体芯片的系统广泛使用动态随机存取存储器(dram)作为系统的操作存储器或主存储器并且使用存储设备作为存储介质，从而存储由系统内的主机使用的数据或指令和/或执行计算操作。存储设备包括非易失性存储器。随着存储设备的容量增加，存储单元的数量以及堆叠在非易失性存储器的衬底上的字线的数量增加，并且存储单元中存储的数据的位的数量也增加。为了改善存储器的存储容量和集成度，正在研究存储单元以三维(3d)结构堆叠的非易失性存储器件，例如，3d nand闪存。
5.随着3d nand闪存的规模减小以及其结构的变化，先前不知晓的各种问题正在被发现。各种新发现的问题可能损坏存储设备中存储的数据，由此损害存储设备的可靠性。


技术实现要素：

6.发明构思提供能够通过使用纠错码(ecc)数据在短时间段期间执行可靠性检查的存储设备、存储器控制器及存储设备的操作方法。
7.根据发明构思的一方面，一种存储设备可以包括：非易失性存储器件，所述非易失性存储器件包括多个存储块，所述多个存储块中的每一个存储块包括连接到多条字线的存储单元，所述存储单元配置为根据写入数据被编程为多个状态；以及存储器控制器，所述存储器控制器配置为检查所述存储单元之中的与所述多条字线之中的选定字线连接的第一存储单元的可靠性，其中，所述存储器控制器还配置为：针对与所述选定字线连接的所述第一存储单元，执行第一读取操作；通过对由所述第一读取操作读取出的第一读取数据执行纠错解码，获得纠错后的数据；针对与所述选定字线连接的所述第一存储单元，执行第二读取操作；并且基于所述纠错后的数据，对由所述第二读取操作读取出的第二读取数据的错误数量计数。
8.根据发明构思的另一方面，一种用于检查存储器件的可靠性的存储器控制器可以包括：纠错码(ecc)电路，所述纠错码(ecc)电路配置为，通过对在第一读取操作中读取出的第一读取数据执行纠错解码，获得纠错后的数据，所述第一读取操作是针对与所述存储器件的选定字线连接的第一存储单元进行的；以及存储器检查电路，所述存储器检查电路配置为，基于所述纠错后的数据，检测在第二读取操作中读取出的第二读取数据的错误数量，
所述第二读取操作是针对与所述选定字线连接的所述第一存储单元进行的。
9.根据发明构思的另一方面，一种包括至少一个非易失性存储器件和配置为控制所述至少一个非易失性存储器件的存储器控制器的存储设备的操作方法可以包括：由所述存储器控制器针对第一存储单元执行第一读取操作，所述第一存储单元根据写入数据被编程为多个状态并且与所述至少一个非易失性存储器件的存储块之中的选定存储块的选定字线连接；由所述存储器控制器通过对在所述第一读取操作中读取出的第一读取数据执行纠错解码，获得纠错后的数据；由所述存储器控制器通过对所述纠错后的数据的状态计数，计算每一个状态的第一计数数量；由所述存储器控制器针对与所述选定字线连接的所述第一存储单元执行第二读取操作；由所述存储器控制器通过对由所述第二读取操作读取出的第二读取数据的状态计数，计算每一个状态的第二计数数量；由所述存储器控制器基于每一个状态的所述第一计数数量和每一个状态的所述第二计数数量，对所述第二读取数据的错误数量计数；并且由所述存储器控制器基于所述第二读取数据的所述错误数量，确定是否执行所述存储器件的回收操作。
附图说明
10.从结合附图进行的下述详细描述，将更清楚地理解发明构思的一些示例实施例，在附图中：
11.图1为根据发明构思的示例实施例的存储设备的框图；
12.图2为图1中示出的存储器件(memory device)的框图；
13.图3至图5为用于解释可应用到图2的存储器件的3d v-nand结构的图；
14.图6示出当写入数据被写入图3的存储单元时的阈值电压分布；
15.图7至图9b为用于解释根据发明构思的示例实施例的检查读取操作的示图；
16.图10至图11b为用于解释根据发明构思的示例实施例的检查读取操作的示图；
17.图12为根据发明构思的示例实施例的检查读取操作的流程图；
18.图13为根据发明构思的示例实施例的检查读取操作的流程图；并且
19.图14为根据发明构思的示例实施例的执行存储器检查操作的固态驱动器或固态盘(ssd)的框图。
具体实施方式
20.图1为根据发明构思的示例实施例的存储设备100的框图。
21.参考图1，存储设备100可以包括存储器件110和存储器控制器120。根据本示例实施例，示出了存储设备100中包括的概念性硬件配置的数量，但是各示例实施例不限于此并且其它配置是可行的。存储器控制器120可以响应于来自主机的写入请求控制存储器件110使得数据被写入存储器件110，或者可以响应于来自主机的读取请求控制存储器件110使得数据从存储器件110被读取。
22.根据一些示例实施例，存储设备100可以是嵌入在电子装置中的内部存储器。例如，存储设备100可以是嵌入式通用闪速(ufs)存储器件、嵌入式多媒体卡(emmc)或固态驱动器(ssd)。根据一些示例实施例，存储设备100可以是从电子装置可拆卸的外部存储器。例如，存储设备100可以包括ufs存储器卡、紧凑闪存(cf)、安全数字(sd)、微型sd、迷你sd、极
限数字(xd)和存储器棒中的至少一种。
23.存储器件110可以在存储器控制器120的控制下执行写入操作或读取操作。存储器件110可以通过输入/输出线从存储器控制器120接收命令和地址，并且将针对读取操作的数据发送到存储器控制器120或从存储器控制器120接收针对写入操作的数据。存储器件110可以通过控制线接收控制信号。存储器件110可以包括控制逻辑电路114和存储单元阵列116。
24.控制逻辑电路114可以控制存储器件110的各种总体操作。控制逻辑电路114可以从存储器控制器120接收命令/地址。控制逻辑电路114可以根据接收的命令/地址生成用于控制存储器件110的其它组件的控制信号。例如，控制逻辑电路114可以生成用于将数据写入存储单元阵列116或者从存储单元阵列116读取数据的各种控制信号。
25.存储单元阵列116可以在控制逻辑电路114的控制下存储从存储器控制器120接收的数据。存储单元阵列116可以在控制逻辑电路114的控制下将存储的数据输出到存储器控制器120。
26.存储单元阵列116可以包括多个存储单元。例如，多个存储单元可以是闪存单元。然而，发明构思不限于此，并且存储单元可以是电阻式随机存取存储器(rram)单元、铁电ram(fram)单元、相变ram(pram)单元、晶闸管ram(tram)单元和磁ram(mram)单元。通过聚焦在多个存储单元为nand闪存单元的示例，现在将详细描述发明构思的一些示例实施例。
27.存储单元阵列116可以包括多个存储块blk1至blkz(其中，z为等于或大于2的整数)，并且多个存储块blk1至blkz中的每一个存储块可以包括多个页面page 1至page m(其中，m为等于或大于2的整数)。存储单元阵列116可以包括包含多个单元串的三维(3d)存储单元阵列。这将参考图3和图4稍后进行详细描述。
28.存储器控制器120可以针对存储器件110执行第一读取操作和第二读取操作，从而执行存储器件110的可靠性检查。存储器控制器120可以包括纠错码(ecc)电路122和存储器检查电路124。ecc电路122可以生成用于纠正发送到存储器件110/从存储器件110接收的数据的故障位或错误位的ecc。ecc电路122可以通过对提供到存储器件110的写入数据执行纠错编码来配置已经添加了奇偶校验位的写入数据。奇偶校验位可以存储在存储器件110中。ecc电路122可以针对由存储器件110输出的读取数据执行纠错解码。ecc电路122可以通过使用奇偶校验位对由第一读取操作读取的第一读取数据执行纠错解码，来获得纠错后的ecc数据ecc_dec。ecc电路122可以通过使用诸如低密度奇偶校验检查(ldpc)码、bch码、turbo码、里德-所罗门码、卷积码、递归系统码(rsc)、网格编码调制(tcm)或者块编码调制(bcm)的编码调制来进行纠错。
29.存储器检查电路124可以基于纠错后的ecc数据ecc_dec对存储器件110执行可靠性检查操作。存储器检查电路124可以包括计数器125、比较器127和寄存器129。计数器125可以通过对纠错后的数据ecc_dec的状态计数，计算每一个状态的第一计数数量，并且可以通过对由第二读取操作读取的第二读取数据的状态计数，计算每一个状态的第二计数数量。比较器127可以将每一个状态的第一计数数量和每一个状态的第二计数数量比较，并且寄存器129可以基于比较器127的比较结果来存储第二读取数据的错误数量。因为存储器检查电路124基于第一读取数据的ecc数据ecc_dec对第二读取数据的错误数量计数，所以存储器检查电路124可以在较短时间段期间执行可靠性检查。
30.图2为图1中示出的存储器件110的框图。
31.参考图1和图2，存储器件110可以包括控制逻辑电路114、存储单元阵列116、页面缓冲器单元118、电压生成器119和行译码器394。尽管图2中未示出，但是存储器件110还可以包括命令译码器、地址译码器、输入/输出(i/o)电路等。
32.控制逻辑电路114可以控制存储器件110的各种总体操作。控制逻辑电路114可以响应于来自存储器控制器120的命令cmd和/或地址addr，输出各种控制信号。例如，控制逻辑电路114可以输出电压控制信号ctrl_vol、行地址x-addr和列地址y-addr。
33.存储单元阵列116可以包括多个存储块blk1至blkz，并且多个存储块blk1至blkz中的每一个存储块可以包括多个存储单元。存储单元阵列116可以经由位线bl连接到页面缓冲器单元118，并且可以经由字线wl、串选择线ssl和接地选择线gsl连接到行译码器394。
34.根据示例实施例，存储单元阵列116可以包括3d存储单元阵列，并且3d存储单元阵列可以包括多个存储器nand串。每一个存储器nand串可以包括分别连接到竖直地堆叠在衬底上的字线的存储单元。us 7,679,133、us 8,553,466、us 8,654,587、us 8,559,235和us 2011/0233648通过引用并入本文。根据示例实施例，存储单元阵列116可以包括二维(2d)存储单元阵列，并且2d存储单元阵列可以包括沿列方向和行方向布置的多个存储器nand串。
35.页面缓冲器单元118可以包括多个页面缓冲器pb1至pbn(其中，n为等于或大于2的整数)，并且多个页面缓冲器pb1至pbn可以经由多条位线bl分别连接到存储单元。页面缓冲器单元118可以响应于列地址y-addr从多条位线bl选择至少一条位线。页面缓冲器单元118可以根据操作模式用作写入驱动器或感测放大器。例如，在编程操作期间，页面缓冲器单元118可以将与要被编程的数据(data)对应的位线电压施加到选择的位线。在读取操作期间，页面缓冲器单元118可以感测选择的位线的电流或电压以感测存储单元中存储的数据(data)。
36.电压生成器119可以基于电压控制信号ctrl_vol生成用于执行编程操作、读取操作和擦除操作的各种类型的电压。例如，电压生成器119可以生成字线电压vwl(例如，编程电压、读取电压、编程验证电压和擦除电压)。
37.行译码器394可以响应于行地址x-addr从多条字线wl选择一条字线，并且可以从多条串选择线ssl选择一条串选择线。例如，在编程操作期间，行译码器394可以将编程电压和编程验证电压施加到选择的字线，并且在读取操作期间，行译码器394可以将读取电压施加到选择的字线。
38.图3至图5为用于解释可应用到图2的存储器件110的3d v-nand结构的图。图3为存储块blki的等效电路，并且图4为存储块blki的立体图。图5解释具有芯片对芯片(c2c)结构的存储器件110。
39.参考图3，存储块blki可以包括连接在位线bl1、bl2和bl3与公共源极线csl之间的多个存储器nand串ns11至ns33。多个存储器nand串ns11至ns33中的每一个存储器nand串可以包括串选择晶体管sst、多个存储单元mc1、mc2至mc8和接地选择晶体管gst。为了图示的简洁性，在图3中多个存储器nand串ns11至ns33中的每一个存储器nand串包括八个存储单元mc1、mc2至mc8。然而，各示例实施例不限于此。
40.串选择晶体管sst可以连接到串选择线ssl1、ssl2和ssl3中的对应串选择线。多个存储单元mc1、mc2至mc8可以分别连接到栅极线gtl1、gtl2至gtl8。栅极线gtl1、gtl2至gtl8
可以对应于字线，并且栅极线gtl1、gtl2至gtl8中的一些可以对应于虚设字线。接地选择晶体管gst可以连接到接地选择线gsl1、gsl2和gsl3中的对应接地选择线。串选择晶体管sst可以连接到位线bl1、bl2和bl3中的对应位线，并且接地选择晶体管gst可以连接到公共源极线csl。
41.在相同水平高度上的栅极线(例如，gtl1)可以相互共同连接，并且接地选择线gsl1、gsl2和gsl3与串选择线ssl1、ssl2和ssl3可以相互隔开。尽管在图3中存储块blki连接到八条栅极线gtl1、gtl2至gtl8以及三条位线bl1、bl2和bl3，但是各示例实施例不限于此。
42.参考图3和图4，存储块blki相对于衬底sub在竖直方向上形成。构成存储器nand串ns11至ns33的存储单元堆叠在多个半导体层上。
43.在衬底sub上设置各自在第一方向(y方向)上延伸的公共源极线csl。在衬底sub的位于两条相邻公共源极线csl之间的部分上，可以在第三方向(z方向)上顺序地设置各自在第一方向(y方向)上延伸的多个绝缘层il，并且多个绝缘层il可以在第三方向(z方向)上相互间隔开特定距离。在衬底sub的位于两条相邻公共源极线csl之间的部分上，设置在第一方向(y方向)上顺序地布置并且在第三方向(z方向)上穿透多个绝缘层il的多个柱状物p。多个柱状物p可以穿透多个绝缘层il并且可以接触衬底sub。多个柱状物p中的每一个柱状物p的表面层s可以包括利用第一导电类型的杂质掺杂的硅材料，并且可以用作沟道区域。多个柱状物p中的每一个柱状物p的内部层i可以包括诸如氧化硅的绝缘材料或空气间隙。在衬底sub的位于两条相邻公共源极线csl之间的部分上，沿着绝缘层il、柱状物p和衬底sub的暴露表面设置电荷存储层cs。电荷存储层cs可以包括栅极绝缘层(或者隧穿绝缘层)、电荷俘获层和阻挡绝缘层。在衬底sub的位于两条相邻公共源极线csl之间的部分上，在电荷存储层cs的暴露表面上设置栅电极ge，诸如，串选择线ssl和接地选择线gsl以及字线wl1至wl8。可以在多个柱状物p上设置漏极或漏极接触dr。可以在漏极接触dr上设置各自在第二方向(x方向)上延伸并且在第一方向(y方向)上相互隔开特定距离的位线bl1至bl3。
44.如图4中示出，存储器nand串ns11至ns33中的每一个存储器nand串可以实施为第一存储器堆叠st1和第二存储器堆叠st2被堆叠的结构。第一存储器堆叠st1连接到公共源极线csl，第二存储器堆叠st2连接到位线bl1至bl3，并且第一存储器堆叠st1和第二存储器堆叠st2被堆叠为共享不同沟道孔。
45.参考图5，存储器件110可以具有芯片对芯片(c2c)结构。c2c结构可以指通过下述形成的结构：在第一晶片上制造包括单元区域cell的上芯片，在与第一晶片分开的第二晶片上制造包括外围电路区域peri的下芯片，然后将上芯片和下芯片相互接合。这里，接合工艺可以包括电连接形成在上芯片的最上金属层上的接合金属和形成在下芯片的最上金属层上的接合金属的方法。例如，接合金属可以包括使用cu-cu接合的铜(cu)。然而示例实施例可以不限于此。例如，接合金属也可以由铝(al)或钨(w)形成。
46.存储器件110的外围电路区域peri和单元区域cell均可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
47.外围电路区域peri可以包括：第一衬底210，层间绝缘层215，形成在第一衬底210上的多个电路元件220a、220b和220c，分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c，以及形成在第一金属层230a、230b和230c上的第二金属层240a、
240b和240c。在示例实施例中，第一金属层230a、230b和230c可以由具有较高电阻率的钨形成，并且第二金属层240a、240b和240c可以由具有较低电阻率的铜形成。
48.在图5中示出的示例实施例中，尽管仅仅示出和描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是各示例实施例不限于此，并且一个或更多个附加金属层还可以形成在第二金属层240a、240b和240c上。形成在第二金属层240a、240b和240c上的一个或更多个附加金属层的至少部分可以由电阻率低于形成第二金属层240a、240b和240c的铜的电阻率的铝等形成。
49.层间绝缘层215可以设置在第一衬底210上并且覆盖多个电路元件220a、220b和220c，第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括诸如氧化硅、氮化硅等的绝缘材料。
50.下接合金属271b和272b可以在字线接合区域wlba中形成在第二金属层240b上。在字线接合区域wlba中，外围电路区域peri中的下接合金属271b和272b可以电接合到单元区域cell的上接合金属371b和372b。下接合金属271b和272b以及上接合金属371b和372b可以由铝、铜、钨等形成。另外，单元区域cell中的上接合金属371b和372b可以称为第一金属焊盘，并且外围电路区域peri中的下接合金属271b和272b可以称为第二金属焊盘。
51.单元区域cell可以包括至少一个存储块。单元区域cell可以包括第二衬底310和公共源极线320。在第二衬底310上，多条字线331至338(或者统称为330)可以在垂直于第二衬底310的上表面的方向(z方向)上堆叠。至少一条串选择线和至少一条接地选择线可以分别设置在多条字线330的上方和下方，并且多条字线330可以设置在至少一条串选择线和至少一条接地选择线之间。
52.在位线接合区域blba中，沟道结构ch可以在垂直于第二衬底310的上表面的方向(z方向)上延伸，并且穿过多条字线330、至少一条串选择线和至少一条接地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线接触，并且第二金属层360c可以是位线。在示例实施例中，位线360c可以在平行于第二衬底310的上表面的第一方向(y方向)上延伸。
53.在图5中示出的示例实施例中，其中设置有沟道结构ch、位线360c等的区域可以定义为位线接合区域blba。在位线接合区域blba中，位线360c可以电连接到在外围电路区域peri中提供页面缓冲器393的电路元件220c。位线360c可以连接到单元区域cell中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到下接合金属271c和272c，下接合金属271c和272c连接到页面缓冲器393的电路元件220c。
54.在字线接合区域wlba中，多条字线330可以在平行于第二衬底310的上表面并且垂直于第一方向的第二方向(x方向)上延伸，并且可以连接到多个单元接触插塞341至347(或者统称为340)。多条字线330和多个单元接触插塞340可以在由多条字线330的至少部分提供的焊盘中彼此连接，多条字线330在第二方向上以不同长度延伸。第一金属层350b和第二金属层360b可以顺序地连接到与多条字线330连接的多个单元接触插塞340的上部分。多个单元接触插塞340可以在字线接合区域wlba中通过单元区域cell的上接合金属371b和372b以及外围电路区域peri的下接合金属271b和272b连接到外围电路区域peri。
55.多个单元接触插塞340可以电连接到在外围电路区域peri中形成行译码器394的
电路元件220b。在示例实施例中，形成行译码器394的电路元件220b的工作电压可以不同于形成页面缓冲器393的电路元件220c的工作电压。例如，形成页面缓冲器393的电路元件220c的工作电压可以大于形成行译码器394的电路元件220b的工作电压。
56.公共源极线接触插塞380可以设置在外部焊盘接合区域pa中。公共源极线接触插塞380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380的上部分上。例如，其中设置有公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以定义为外部焊盘接合区域pa。
57.输入-输出焊盘205和305可以设置在外部焊盘接合区域pa中。参考图5，覆盖第一衬底210的下表面的下绝缘膜201可以形成在第一衬底210下方，并且第一输入-输出焊盘205可以形成在下绝缘膜201上。第一输入-输出焊盘205可以通过第一输入-输出接触插塞203连接到设置在外围电路区域peri中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘膜201与第一衬底210分开。另外，侧绝缘膜(未示出)可以设置在第一输入-输出接触插塞203和第一衬底210之间以将第一输入-输出接触插塞203和第一衬底210电隔离。
58.参考图5，覆盖第二衬底310的上表面的上绝缘膜301可以形成在第二衬底310上，并且第二输入-输出焊盘305可以设置在上绝缘膜301上。第二输入-输出焊盘305可以通过第二输入-输出接触插塞303连接到设置在外围电路区域peri中的多个电路元件220a、220b和220c中的至少一个。在示例实施例中，第二输入-输出焊盘305电连接到电路元件220a。
59.根据一些示例实施例，第二衬底310和公共源极线320可以不设置在其中设置有第二输入-输出接触插塞303的区域中。此外，第二输入-输出焊盘305可以在第三方向(z方向)上不与字线330交叠。参考图5，第二输入-输出接触插塞303可以在平行于第二衬底310的上表面的方向上与第二衬底310分开，并且可以穿过单元区域cell的层间绝缘层315连接到第二输入-输出焊盘305。
60.根据一些示例实施例，可以选择性地形成第一输入-输出焊盘205和第二输入-输出焊盘305。例如，存储器件110可以仅包括设置在第一衬底210上的第一输入-输出焊盘205或者仅包括设置在第二衬底310上的第二输入-输出焊盘305。在一些示例实施例中，存储器件110可以包括第一输入-输出焊盘205和第二输入-输出焊盘305二者。
61.在单元区域cell和外围电路区域peri中的每一者中包括的外部焊盘接合区域pa和位线接合区域blba中的每一个区域中，设置在最上金属层上的金属图案可以被设置为虚设图案，或者可以不存在最上金属层。
62.在外部焊盘接合区域pa中，存储器件110可以包括位于外围电路区域peri的最上金属层中的下金属图案273a，下金属图案273a对应于形成在单元区域cell的最上金属层中的上金属图案372a，并且下金属图案273a与单元区域cell的上金属图案372a具有相同的截面形状从而彼此连接。在外围电路区域peri中，形成在外围电路区域peri的最上金属层中的下金属图案273a可以不连接到接触。上金属图案372a可以通过接合金属371a连接到第二金属层360a。类似地，在外部焊盘接合区域pa中，上金属图案372a可以形成在单元区域cell的最上金属层中，上金属图案372a对应于形成在外围电路区域peri的最上金属层中的下金属图案273a，并且上金属图案372a与外围电路区域peri的下金属图案273a具有相同的形
状。下接合金属272a和271a可以形成在外部焊盘接合区域pa中。在外部焊盘接合区域pa中，外围电路区域peri的下接合金属272a和271a可以通过cu-cu接合电连接到单元区域cell的上金属图案372a。
63.下接合金属271b和272b可以在字线接合区域wlba中形成在第二金属层240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属271b和272b可以通过cu-cu接合电连接到单元区域cell的上接合金属371b和372b。
64.另外，在位线接合区域blba中，上金属图案392可以形成在单元区域cell的最上金属层中，上金属图案392对应于形成在外围电路区域peri的最上金属层中的下金属图案252和连接到下金属图案252的下接合金属251，并且上金属图案392与外围电路区域peri的下金属图案252具有相同的截面形状。在单元区域cell的最上金属层中形成的上金属图案392中的至少一些上金属图案上可以不形成接触。
65.在示例实施例中，与形成在单元区域cell和外围电路区域peri中的一个区域中的最上金属层中的金属图案相对应，与金属图案具有相同的截面形状的增强金属图案可以形成在单元区域cell和外围电路区域peri中的另一个区域中的最上金属层上。在增强金属图案上可以不形成接触。
66.图6示出当写入数据被写入图3的存储单元时的阈值电压分布。在图6中，水平轴指示存储单元的阈值电压，并且竖直轴指示单元计数，即，存储单元的数量。
67.参考图3和图6，一个或更多个位可以被编程到存储单元。存储单元可以根据存储单元中存储的位的数量分类为单阶单元(slc，single-level cell)、多阶单元(mlc)、三阶单元(tlc)或四阶单元(qlc)。存储单元可以根据存储单元中存储的位的数量而具有多个状态。多个状态中的每一个状态可以定义为阈值电压的范围。在图6中，存储单元为qlc，并且存储单元的阈值电压可以被编程为16个状态s1至s16中的一个状态。状态s1至s16中的每一个状态可以对应于存储单元的阈值电压(vth)分布范围。
68.在数据被编程到存储单元之后，存储单元的状态s1至s16可以相互区分，如图6中实线示出。在数据被编程到存储单元之后，由于各种因素，存储单元的状态可能侵占其它状态的范围，如图6中虚线示出。
69.例如，如同第一虚线601，处于状态s1的存储单元的阈值电压vth可能侵占状态s2的范围。这种侵占可以称为干扰劣化。干扰劣化是指由于在存储单元周围出现的编程、读取、擦除、耦合等引起的存储单元的阈值电压的变化。
70.在一些示例实施例中，如同第二虚线616，处于状态s16的存储单元的阈值电压vth可能侵占状态s15的范围。这种侵占可以称为保持劣化。保持劣化是指：在存储单元的电荷捕获层中捕获电荷并且因而存储单元被编程之后，由于捕获的电荷随时间的外流引起的存储单元的阈值电压的变化。
71.即使在处于状态s2至s15的存储单元中，参考状态s1在上面描述的干扰劣化和参考状态s16在上面描述的保持劣化也可能出现。当存储单元中出现干扰劣化和/或保持劣化时，存储单元的数据会劣化或损坏。数据破坏导致图1的存储设备100以及存储器件110的可靠性降低。
72.为了减轻或防止这个问题，根据发明构思的一些示例实施例的存储设备100可以执行检查读取操作，该检查读取操作包括使用读取电压的第一读取操作以及在第一读取操
作之后的使用低读取电压和/或高读取电压的第二读取操作。在检查读取操作中，可以通过输出由ecc电路122对在第一读取操作中读取出的数据进行纠错获得的纠错后的ecc数据(或者ecc数据)，并且将ecc数据与在第二读取操作中读取出的数据比较，来检查写入存储单元的数据的可靠性是否降低。
73.图7至图9b为用于解释根据发明构思的示例实施例的检查读取操作的示图。图7为检查读取操作的流程图，图8为用于解释检查读取操作中包括的第一读取操作的图表，并且图9a和图9b为用于解释检查读取操作中包括的第二读取操作的图表。
74.参考图1、图6和图7，在操作s710中，存储器控制器120可以指示存储器件110执行第一读取操作。当存储器件110的每一个存储单元为qlc时，每一个存储单元的状态可以对应于16个状态s1至s16中的一个状态。连接到一条字线wl的存储单元可以包括最低有效位(lsb)页面、第一中心有效位(csb1)页面、第二中心有效位(csb2)页面和最高有效位(msb)页面。
75.如图8中所示，存储器件110的第一读取操作可以包括：搜索存储单元的阈值电压的谷位置vr1至vr15的操作，基于谷位置vr1至vr15推断最优读取电压rd1至rd15的操作，以及通过使用最优读取电压rd1至rd15针对lsb页面、csb1页面、csb2页面和msb页面中的每一者的页面读取操作。
76.参考图8，针对连接到选定字线wl的待检查的存储单元执行第一读取操作。在针对lsb页面的读取操作中，存储器件110可以通过将第十一读取电压rd11施加到选定字线wl来识别第十一状态s11和第十二状态s12，然后可以通过将第六读取电压rd6、第四读取电压rd4和第一读取电压rd1依次施加到选定字线wl来识别第六状态s6和第七状态s7、第四状态s4和第五状态s5以及第一状态s1和第二状态s2。在针对csb1页面的读取操作中，存储器件110可以通过将第十三读取电压rd13、第九读取电压rd9、第七读取电压rd7和第三读取电压rd3依次施加到选定字线wl来识别第十三状态s13和第十四状态s14、第九状态s9和第十状态s10、第七状态s7和第八状态s8以及第三状态s3和第四状态s4。在针对csb2页面的读取操作中，存储器件110可以通过将第十四读取电压rd14、第八读取电压rd8和第二读取电压rd2依次施加到选定字线wl来识别第十四状态s14和第十五状态s15、第八状态s8和第九状态s9以及第二状态s2和第三状态s3。在针对msb页面的读取操作中，存储器件110可以通过将第十五读取电压rd15、第十二读取电压rd12、第十读取电压rd10和第五读取电压rd5施加到选定字线wl来识别第十五状态s15和第十六状态s16、第十二状态s12和第十三状态s13、第十状态s10和第十一状态s11以及第五状态s5和第六状态s6。
77.在图7的操作s720中，存储器控制器120可以通过使用ecc电路122对根据第一读取操作从存储器件110读取的第一读取数据执行纠错解码，获得ecc数据ecc_dec。ecc电路122可以将第一读取数据的ecc数据ecc_dec提供到存储器检查电路124。存储器检查电路124可以对ecc数据ecc_dec的状态s1至s16计数，并且因而存储状态s1至s16中的每一个状态的第一计数数量。
78.第一读取数据可以包括根据写入数据被编程的数据位以及写入数据的奇偶校验位。第一读取数据的ecc数据ecc_dec可以指数据位。存储器检查电路124可以对表示为数据位的值的状态s1至s16计数，并且因而存储状态s1至s16中的每一个状态的第一计数数量。根据示例实施例，存储器检查电路124可以对表示为数据位和奇偶校验位的值的状态s1至
s16计数，并且因而存储状态s1至s16中的每一个状态的第一计数数量。
79.在操作s730中，存储器控制器120可以指示存储器件110执行第二读取操作。可以使用低读取电压lrd1至lrd16执行第二读取操作，从而预测存储单元的阈值电压变化的保持劣化。低读取电压lrd1至lrd16的电压电平可以分别设置为低于用于识别状态s1至s16的读取电压rd1至rd15的对应读取电压，从而检测在状态s1至s16中的每一个状态下生成的尾位(tail bit)。根据示例实施例，第二读取操作可以使用读取电压rd1至rd15而不是低读取电压lrd1至lrd16。
80.在存储器件110的第二读取操作中，可以使用低读取电压lrd1至lrd15执行针对lsb页面、csb1页面、csb2页面和msb页面中的每一者的页面读取操作。为了图示的简洁性，图9a示出针对msb页面的第二读取操作。
81.如图9a中所示，存储器件110可以通过在针对msb页面的读取操作中将第十五低读取电压lrd15施加到选定字线wl，来感测由第十五低读取电压lrd15开启或关断的存储单元。由第十五低读取电压lrd15关断的存储单元的数量可以被用于测量第十六状态s16的保持劣化。然后，存储器件110可以测量通过将第十二低读取电压lrd12、第十低读取电压lrd10和第五低读取电压lrd5依次施加到选定字线wl而关断的存储单元的数量，并且可以预测第十三状态s13、第十一状态s11和第六状态s6的保持劣化。
82.在此上下文中，在针对csb2页面的读取操作中，存储器件110可以测量通过将第十四低读取电压lrd14、第八低读取电压lrd8和第二低读取电压lrd2依次施加到选定字线wl而关断的存储单元的数量，并且可以预测第十五状态s15、第九状态s9和第三状态s3的保持劣化。在针对csb1页面的读取操作中，存储器件110可以测量通过将第十三低读取电压lrd13、第九低读取电压lrd9、第七低读取电压lrd7和第三低读取电压lrd3依次施加到选定字线wl而关断的存储单元的数量，并且可以预测第十四状态s14、第十状态s10、第八状态s8和第四状态s4的保持劣化。在针对lsb页面的读取操作中，存储器件110可以测量通过将第十一低读取电压lrd11、第六低读取电压lrd6、第四低读取电压lrd4和第一低读取电压lrd1依次施加到选定字线wl而关断的存储单元的数量，并且可以预测第十二状态s12、第七状态s7、第五状态s5和第二状态s2的保持劣化。
83.在图7的操作s740中，存储器控制器120可以基于在第二读取操作中从存储器件110读取的第二读取数据以及ecc数据ecc_dec，检测第二读取数据的错误数量。例如，存储器控制器120可以通过比较在第二读取操作中从存储器件110读取的第二读取数据和ecc数据ecc_dec，检测第二读取数据的错误数量。存储器检查电路124可以对在第二读取数据的状态s1至s16中的每一个状态下关断的存储单元的数量计数，并且因而可以存储状态s1至s16中的每一个状态的第二计数数量。存储器检查电路124可以通过计算ecc数据ecc_dec的状态s1至s16中的每一个状态的第一计数数量和第二读取数据的状态s1至s16中的每一个状态的第二计数数量之间的差值，检测第二读取数据的错误数量。
84.例如，在第十六状态s16下，图9b示出ecc数据ecc_dec的第一计数数量901和第二读取数据的第二计数数量902之间的差值912(阴影部分)。第十六状态s16的差值912意味着根据保持劣化由于尾位的存在引起第十六状态s16的数据劣化或损坏，并且指示第十六状态s16的错误数量。
85.在操作s740中，存储器控制器120可以通过使用被提供为编程到选定字线wl的存
储单元的写入数据而不是ecc数据ecc_dec，检测第二读取数据的错误数量。存储器控制器120可以对构成写入数据的状态s1至s16计数，并且因而存储状态s1至s16中的每一个状态的第一计数数量。存储器检查电路124可以通过计算写入数据的状态s1至s16中的每一个状态的第一计数数量和第二读取数据的状态s1至s16中的每一个状态的第二计数数量之间的差值，检测第二读取数据的错误数量。
86.在操作s750中，存储器控制器120可以确定在状态s1至s16中的每一个状态下检测的错误数量是否等于或大于第一阈值th1。第一阈值th1可以设置为由于保持劣化导致的尾位引起的被确定为硬件故障的存储单元的数量。
87.当检测的错误数量小于第一阈值th1时，存储器检查电路124可以确定存储单元中存储的数据具有较高可靠性，并且可以结束检查读取操作。另一方面，当检测的错误数量等于或大于第一阈值th1时，存储器检查电路124可以确定存储单元中存储的数据具有较低可靠性，并且操作s760可以被执行。在操作s760中，存储器控制器120可以对存储器件110执行回收操作。在回收操作中，连接到选定字线wl的存储单元中存储的数据可以被编程到连接到另一条字线的存储单元，连接到选定字线wl的存储单元的阈值电压分布可以使用重新编程方法被调整，或者包括选定字线wl的存储块的有效数据可以被新写入另一存储块。回收操作可以称为刷新操作。通过回收操作或刷新操作可以恢复数据可靠性。
88.相应地，因为存储设备100基于在之前第一读取操作中读取出的第一读取数据的ecc数据ecc_dec，对在后续第二读取操作中读取出的第二读取数据的错误数量计数，所以存储设备100可以在较短时间段期间执行可靠性检查。
89.图10至图11b为用于解释根据发明构思的示例实施例的检查读取操作的示图。图10为检查读取操作的流程图，并且图11a和图11b为用于解释检查读取操作中包括的第二读取操作的图表。
90.参考图1、图8和图10，在操作s1010中，存储器控制器120可以指示存储器件110执行第一读取操作。在存储器件110的第一读取操作中，如图8中所示，可以使用读取电压rd1至rd15执行针对lsb页面、csb1页面、csb2页面和msb页面中的每一者的页面读取操作。
91.在操作s1020中，存储器控制器120可以通过使用ecc电路122对根据第一读取操作从存储器件110读取的第一读取数据执行纠错解码，获得ecc数据ecc_dec。ecc电路122可以将第一读取数据的ecc数据ecc_dec提供到存储器检查电路124。存储器检查电路124可以对ecc数据ecc_dec的状态s1至s16计数，并且因而存储状态s1至s16中的每一个状态的第一计数数量。
92.在操作s1030中，存储器控制器120可以指示存储器件110执行第二读取操作。可以使用高读取电压hrd1至hrd15执行第二读取操作，从而预测存储单元的阈值电压变化的干扰劣化。高读取电压hrd1至hrd15的电压电平可以分别设置为高于用于识别状态s1至s16的读取电压rd1至rd15的对应读取电压，从而检测在状态s1至s16中的每一个状态下生成的尾位。根据示例实施例，第二读取操作可以使用读取电压rd1至rd15而不是高读取电压hrd1至hrd15。
93.在存储器件110的第二读取操作中，可以使用高读取电压hrd1至hrd15执行针对lsb页面、csb1页面、csb2页面和msb页面中的每一者的页面读取操作。为了图示的简洁性，图11a示出针对lsb页面的第二读取操作。
94.如图11a中所示，存储器件110可以在针对lsb页面的读取操作中通过将第十一高读取电压hrd11施加到选定字线wl，感测由第十一高读取电压hrd11开启或关断的存储单元。由第十一高读取电压hrd11开启的存储单元的数量可以被用于测量第十一状态s11的干扰劣化。然后，存储器件110可以测量通过将第六高读取电压hrd6、第四高读取电压hrd4和第一高读取电压hrd1依次施加到选定字线wl而开启的存储单元的数量，并且可以预测第六状态s6、第四状态s4和第一状态s1的干扰劣化。
95.在此上下文中，在针对csb1页面的读取操作中，存储器件110可以测量通过将第十三高读取电压hrd13、第九高读取电压hrd9、第七高读取电压hrd7和第三高读取电压hrd3依次施加到选定字线wl而开启的存储单元的数量，并且可以预测第十三状态s13、第九状态s9、第七状态s7和第三状态s3的干扰劣化。在针对csb2页面的读取操作中，存储器件110可以测量通过将第十四高读取电压hrd14、第八高读取电压hrd8和第二高读取电压hrd2依次施加到选定字线wl而开启的存储单元的数量，并且可以预测第十四状态s14、第八状态s8和第二状态s2的干扰劣化。在针对msb页面的读取操作中，存储器件110可以测量通过将第十五高读取电压hrd15、第十二高读取电压hrd12、第十高读取电压hrd10和第五高读取电压hrd5依次施加到选定字线wl而开启的存储单元的数量，并且可以预测第十五状态s15、第十二状态s12、第十状态s10和第五状态s5的干扰劣化。
96.在图10的操作s1040中，存储器控制器120可以基于在第二读取操作中从存储器件110读取的第二读取数据以及ecc数据ecc_dec，检测第二读取数据的错误数量。例如，存储器控制器120可以通过比较在第二读取操作中从存储器件110读取的第二读取数据和ecc数据ecc_dec，检测第二读取数据的错误数量。存储器检查电路124可以对在第二读取数据的状态s1至s16中的每一个状态下开启的存储单元的数量计数，并且因而可以存储状态s1至s16中的每一个状态的第二计数数量。存储器检查电路124可以通过计算ecc数据ecc_dec的状态s1至s16中的每一个状态的第一计数数量和第二读取数据的状态s1至s16中的每一个状态的第二计数数量之间的差值，检测第二读取数据的错误数量。
97.例如，在第一状态s1下，图11b示出ecc数据ecc_dec的第一计数数量1101和第二读取数据的第二计数数量1102之间的差值1112。第一状态s1的差值1112意味着根据干扰劣化由于尾位的存在引起第一状态s1的数据劣化或损坏，并且指示第一状态s1的错误数量。
98.在操作s1050中，存储器控制器120可以确定在状态s1至s16中的每一个状态下检测的错误数量是否等于或大于第二阈值th2。第二阈值th2可以设置为由于干扰劣化导致的尾位引起的被确定为硬件故障的存储单元的数量。
99.当检测的错误数量小于第二阈值th2时，存储器检查电路124可以确定存储单元中存储的数据具有较高可靠性，并且可以结束检查读取操作。另一方面，当检测的错误数量等于或大于第二阈值th2时，存储器检查电路124可以确定存储单元中存储的数据具有较低可靠性，并且操作s1060可以被执行。在操作s1060中，存储器控制器120可以对存储器件110执行回收(或者刷新)操作。通过回收操作或刷新操作可以恢复数据可靠性。
100.图12为根据发明构思的示例实施例的检查读取操作的流程图。在图12的检查读取操作中，可以并行地执行根据保持劣化的存储单元的数据可靠性检查和根据干扰劣化的存储单元的数据可靠性检查。
101.参考图1、图8和图12，可以与图7的操作s710和s720以及图10的操作s1010和s1020
相同地执行操作s1210和s1220。
102.在操作s1210中，存储器控制器120可以指示存储器件110执行第一读取操作。在操作s1220中，存储器控制器120可以通过对根据第一读取操作从存储器件110读取的第一读取数据执行纠错解码，获得ecc数据ecc_dec，并且可以通过对ecc数据ecc_dec的状态s1至s16计数，存储状态s1至s16中的每一个状态的第一计数数量。
103.在操作s1230、s1232和s1234中，存储器控制器120可以通过使用低读取电压lrd1至lrd15执行预测存储单元的保持劣化的第二读取操作。可以与图7的操作s730、s740和s750相同地执行操作s1230、s1232和s1234。在操作s1234中，可以预测存储单元的状态s1至s16中的每一个状态的被确定为硬件故障的错误数量。
104.在操作s1240、s1242和s1244中，存储器控制器120可以通过使用高读取电压hrd1至hrd15执行预测存储单元的干扰劣化的第三读取操作。可以与图10的操作s1030、s1040和s1050相同地执行操作s1240、s1242和s1244。在操作s1244中，可以预测存储单元的状态s1至s16中的每一个状态的被确定为硬件故障的错误数量。
105.在操作s1234和s1244中，当储单元的状态s1至s16中的每一个状态的错误数量分别小于第一阈值th1和第二阈值th2时，存储器控制器120可以确定存储单元中存储的数据具有较高可靠性，并且可以结束检查读取操作。另一方面，当错误数量分别等于或大于第一阈值th1和第二阈值th2时，存储器检查电路124可以确定存储单元中存储的数据具有较低可靠性，并且操作s1250可以被执行。在操作s1250中，存储器控制器120可以执行回收操作或刷新操作。
106.图13为根据发明构思的示例实施例的检查读取操作的流程图。
107.参考图7至图13，在操作s1310中，存储器控制器120可以根据选定字线wl的状态确定是否执行随机间隔邻居检查(rinc)操作。rinc操作可以是与选定字线wl相邻的至少一条邻近字线wl的伪(dummy)读取操作或者至少一条开路(open)字线的伪读取操作。开路字线是指定位在选定字线wl上方的尚未执行编程的未选字线。存储器控制器120可以基于由于存储单元的劣化引起的错误位数量，确定是否执行选定字线wl的rinc操作。
108.在操作s1320中，当由于存储单元的劣化引起的错误位数量超过针对可靠性检查的先前确定的值时，存储器检查电路124可以执行rinc操作。根据示例实施例，存储器控制器120可以基于以下项之一执行rinc操作：存储器件110的编程/擦除(p/e)循环的数量、编程计数、读取计数、擦除计数、错误率、阈值电压变化信息、损耗水平信息、劣化信息、数据输入/输出时间信息、温度信息、位置信息、结构信息和相邻单元的状态信息。
109.在操作s1330中，存储器控制器120可以根据rinc操作的结果确定是否执行回收操作。作为rinc操作的结果，当错误数量超过特定值时，可以确定将要执行回收操作。在操作s1340中，存储器控制器120可以对存储器件110执行回收(或者刷新)操作。通过回收操作或刷新操作可以恢复数据可靠性。
110.图14为根据发明构思的示例实施例的执行存储器检查操作的固态驱动器或固态盘(ssd)1000的框图。
111.参考图14，ssd 1000包括多个非易失性存储器件(nvm)1100和ssd控制器1200。多个非易失性存储器件1100可以使用如上所述的存储器件110实施。非易失性存储器件110可以包括多个存储块，多个存储块中的每一个存储块可以包括连接到多条字线的存储单元，
并且存储单元可以根据写入数据被编程为多个状态。
112.ssd控制器1200通过多个通道ch1至chi(其中，i为等于或大于2的整数)连接到非易失性存储器件1100。ssd控制器1200包括至少一个处理器1210、ecc电路122、存储器检查电路124、缓冲存储器1220、主机接口1250和非易失性存储器接口1260。缓冲存储器1220可以临时存储驱动ssd控制器1200所必要的数据。ecc电路122可以通过对在第一读取操作中读取出的第一读取数据执行纠错解码，来获得纠错后的数据，第一读取操作是针对与从非易失性存储器件1100之中选择的非易失性存储器件的选定字线连接的存储单元进行的。存储器检查电路124可以基于纠错后的数据，检测在第二读取操作中读取出的第二读取数据的错误数量，第二读取操作是针对连接到选定字线的存储单元进行的。
113.附图中的并且在上文描述的各种电路和/或功能块(例如，电压生成器119、行译码器394、页面缓冲器单元118、控制逻辑电路114、存储器检查电路124、处理器1210、ecc电路122、计数器125、比较器127和/或寄存器129)可以在诸如包括逻辑电路的硬件或者诸如处理器执行软件的硬件/软件组合的处理电路系统中实施。例如，处理电路系统更具体地可以包括，但不限于，中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
114.尽管在各示例实施例的描述中使用术语“相同”、“等于”或“一样”，但是应理解的是，可以存在一些不精确。因而，当一个元件或值被称为与另一元件或值相同时，应理解的是，元件或值在期望的制造或操作容差范围(例如，
±
10％)之内与另一元件或值相同。
115.当术语“大约”或“基本上”在本说明书中结合数值使用时，目的在于相关联的数值包括所陈述的数值附近的制造或操作容差(例如，
±
10％)。再者，当词语“大约”和“基本上”结合几何形状使用时，目的在于不要求几何形状的精确度而是该形状的维度是在公开的范围之内。另外，与数值或形状是否修饰为“大约”或“基本上”无关，将理解的是，这些数值和形状应被解释为包括所陈述的数值或形状附近的制造或操作容差(例如，
±
10％)。
116.根据发明构思的一些示例实施例的存储设备基于之前读取数据的ecc数据对后续读取数据的错误数量计数，并且因而可以在较短时间段期间执行可靠性检查。
117.尽管已经参考发明构思的一些示例实施例具体示出和描述了发明构思，但是将理解的是，可以在其中进行形式和细节的各种变化而不背离所附权利要求的精神和范围。