半导体存储设备和操作半导体存储设备的方法与流程

半导体存储设备和操作半导体存储设备的方法
1.相关申请的交叉引用
2.本专利申请要求于2020年12月30日向韩国知识产权局提交的韩国专利申请no.10-2020-0187230的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本发明构思的示例实施例涉及一种存储设备。更具体地，本发明构思的示例实施例涉及半导体存储设备和操作半导体存储设备的方法。


背景技术：

4.半导体存储设备可以被分类为诸如闪存设备的非易失性存储设备和诸如动态随机存取存储器(dram)设备的易失性存储设备。由于dram设备的高速操作和成本效率，dram设备通常用于系统存储器。对减小dram设备的尺寸的需求不断增加。然而，由于这种需求，基于要存储在半导体存储设备中的数据的格式，存储单元中的电容器的电容可能降低，并且存储器噪声可能增加。


技术实现要素：

5.本发明构思的实施例提供了一种具有增强的操作特性的半导体存储设备及其操作方法。
6.根据本发明构思的实施例，半导体存储设备包括存储单元阵列、读出放大器电路和随机码生成器。存储单元阵列包括沿第一方向和与所述第一方向交叉的第二方向布置的多个子阵列块。读出放大器电路沿第一方向布置，并且包括与沿第二方向布置的子阵列块相对应的多个输入/输出(i/o)读出放大器。随机码生成器被配置为基于功率稳定信号和反熔丝标志信号生成随机确定的随机码，功率稳定信号指示基于在半导体存储器的加电序列期间接收到的外部电压而产生的工作电压已达到参考电压电平，反熔丝标志信号指示与半导体存储设备的反熔丝电路相关联的信息已被传送。多个i/o读出放大器中的第一组i/o读出放大器被配置为对主数据执行数据i/o操作。第一组i/o读出放大器对应于多个子阵列块中的第一组子阵列块。经由访问地址访问第一组子阵列块。第二组i/o读出放大器选自第一组i/o读出放大器，并且被配置为通过对主数据的数据比特进行数据加扰来执行数据i/o操作。
7.根据本发明构思的实施例，一种操作半导体存储设备的方法包括：在所述半导体存储设备的加电序列期间，由包括在所述半导体存储设备中的随机码生成器通过对时钟信号的振荡进行计数来生成计数信号；由随机码生成器通过基于响应于加电序列的结束而生成的信号锁存计数信号来生成随机码，该信号属于不同于第一域的第二域，时钟信号属于第一域；以及基于随机码，对输入到从第一组子阵列块中选择的第二组子阵列块和/或从第二组子阵列块输出的数据的数据比特进行加扰。第一组子阵列块包括在半导体存储设备的存储单元阵列中包括的多个子阵列块中，多个子阵列块沿第一方向和与第一方向交叉的第
二方向布置，并且第一组子阵列块沿第二方向布置。
8.根据本发明构思的实施例，半导体存储设备包括存储单元阵列、读出放大器电路和随机码生成器。存储单元阵列包括沿第一方向和与第一方向交叉的第二方向布置的多个子阵列块。读出放大器电路沿第一方向布置，并且包括与沿第二方向布置的子阵列块相对应的多个输入/输出(i/o)读出放大器。随机码生成器被配置为基于功率稳定信号和反熔丝标志信号生成随机确定的随机码，功率稳定信号指示基于在半导体存储器的加电序列期间接收到的外部电压而产生的工作电压已达到参考电压电平，反熔丝标志信号指示与半导体存储设备的反熔丝电路相关联的信息已被传送。多个i/o读出放大器中的第一组i/o读出放大器被配置为对主数据执行数据i/o操作。第一组i/o读出放大器对应于多个子阵列块中的第一组子阵列块。经由访问地址访问第一组子阵列块。第二组i/o读出放大器选自第一组i/o读出放大器，并且被配置为通过对主数据的数据比特进行数据加扰来执行数据i/o操作。随机码生成器包括振荡器、计数器、锁存电路和选择电路。振荡器被配置为响应于功率稳定信号在加电序列的初始间隔期间生成时钟信号。计数器被配置为通过对时钟信号的振荡进行计数来生成计数信号。锁存电路被配置为通过基于反熔丝标志信号锁存计数信号来提供锁存计数信号。选择电路被配置为响应于选择信号来选择锁存计数信号和测试码之一，并输出所选择的锁存计数信号或所选择的测试码作为随机码。
附图说明
9.通过参照附图详细描述本发明构思的实施例，本发明构思的以上和其他特征将变得更显而易见，在附图中：
10.图1是根据本发明构思的实施例的存储系统的框图；
11.图2示出了根据本发明构思的实施例的与图1的存储系统中的多个突发长度相对应的主数据；
12.图3是根据本发明构思的实施例的图1的存储器控制器的框图；
13.图4是根据本发明构思的实施例的图3的ecc解码器的框图；
14.图5是根据本发明构思的实施例的图1的半导体存储设备的框图；
15.图6是根据本发明构思的实施例的图5的半导体存储设备中的第一存储体阵列的图；
16.图7是根据本发明构思的实施例的图5的半导体存储设备中的第一存储体阵列和第一读出放大器的图；
17.图8是根据本发明构思的实施例的图7的第一存储体阵列的放大图；
18.图9是根据本发明构思的实施例的图8的局部读出放大器电路的图；
19.图10是根据本发明构思的实施例的图5的随机码生成器的框图；
20.图11是根据本发明构思的实施例的随机码生成器的电路图；
21.图12是示出了根据本发明构思的实施例的图11的随机码生成器的操作的时序图；
22.图13是示出了对可以执行数据加扰的第二组i/o读出放大器中包括的i/o读出放大器的选择的表；
23.图14示出了根据本发明构思的实施例的图7的半导体存储设备的一部分；
24.图15示出了根据本发明构思的实施例的图14的第一和第二i/o读出放大器的操
作；
25.图16是根据本发明构思的实施例的图14的块信号发生器的图；
26.图17是根据本发明构思的实施例的图14的第一控制信号发生器的图；
27.图18是根据本发明构思的实施例的图14的第二控制信号发生器的图；
28.图19是图14的第一i/o读出放大器的图；
29.图20是图14的第二i/o读出放大器的图；
30.图21示出了根据本发明构思的实施例的在写入操作期间的图5的半导体存储设备的一部分；
31.图22示出了根据本发明构思的实施例的在读取操作期间的图5的半导体存储设备的一部分；
32.图23是根据本发明构思的实施例的图5的半导体存储设备中的纠错电路的框图；
33.图24是示出了根据本发明构思的实施例的操作半导体存储设备的方法的流程图；
34.图25是根据本发明构思的实施例的半导体存储设备的框图；以及
35.图26是根据本发明构思的实施例的包括堆叠式存储设备的半导体封装的图。
具体实施方式
36.以下将参考附图更全面地描述本发明构思的实施例。贯穿附图的相同附图标记可以表示相同元件。
37.将理解，虽然本文中可以使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分分开。因此，在不脱离实施例的教义的前提下，以下提到的第一元件、组件、区域、层或部分也可以称作第二元件、组件、区域、层或部分。
38.如在本发明构思的领域中常见的，在功能块、单元和/或模块方面描述并在附图中示出实施例。本领域技术人员将理解，这些块、单元和/或模块可以通过电子(或光学)电路物理实现，例如，逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等。
39.图1是根据本发明构思的实施例的存储系统20的框图。
40.参照图1，存储系统20可以包括存储器控制器100(例如，外部存储器控制器)和至少一个半导体存储设备200。存储器控制器100可以是形成在半导体芯片(在本文中也称为“管芯”)中的集成电路。半导体存储设备200可以形成为半导体芯片。
41.存储器控制器100可以控制存储系统20的整体操作。存储器控制器100可以控制外部主机和半导体存储设备200之间的整体数据交换。例如，存储器控制器100可以响应于来自主机的请求，将数据写入半导体存储设备200或从半导体存储设备200读取数据。另外，存储器控制器100可以通过向半导体存储设备200发出操作命令来控制半导体存储设备200。
42.在一些实施例中，半导体存储设备200可以是包括诸如动态随机存取存储器(dram)设备、ddr5(双倍数据速率)同步dram(sdram)设备、ddr6(双倍数据速率)同步dram(sdram)设备之类的多个动态(易失性)存储单元的存储设备或堆叠式存储设备。例如，堆叠式存储设备可以是高带宽存储器(hbm)设备。
43.存储器控制器100可以向半导体存储设备200发送命令cmd和地址addr，并与半导
体存储设备200交换主数据md。
44.存储器控制器100可以包括中央处理单元(cpu)110和纠错电路130。如下所述，半导体存储设备200可以包括纠错电路330，并且因此，纠错电路330可以被称为第一纠错电路，并且存储器控制器100中的纠错电路130可以被称为第二纠错电路。
45.cpu110可以控制存储器控制器100的整体操作。
46.纠错电路130可以基于要向半导体存储设备200发送的主数据md生成奇偶校验数据。纠错电路130可以存储奇偶校验数据，可以在从半导体存储设备200接收到主数据md时，基于主数据md生成校验比特，并且可以基于奇偶校验数据和校验比特的比较，校正从半导体存储设备200接收到的主数据md中的错误比特。
47.半导体存储设备200可以包括存储主数据md的存储单元阵列(mca)300、随机码生成器400和控制逻辑电路210。
48.如将参照图7进一步详细描述的，存储单元阵列300可以包括沿第一方向和与第一方向交叉的第二方向布置的多个子阵列块。
49.随机码生成器400可以生成可基于功率稳定信号和反熔丝标志信号随机确定的随机码。功率稳定信号可以指示基于在半导体存储设备200的加电序列期间从外部源接收到的外部电压而产生的工作电压已经达到参考电压电平，并且反熔丝标志信号可以指示与半导体存储设备200的反熔丝电路相关联的信息已经被传送到反熔丝电路。
50.半导体存储设备200可以执行突发操作。如本文所使用的，突发操作是指通过顺序地增加或减少从存储器控制器100提供的初始地址来写入或读取大量数据的操作。突发操作的基本单位可以指突发长度。在一些实施例中，突发长度可以指通过顺序地增加或减少初始地址来连续地读取或写入数据的操作次数。图1的存储系统20中的主数据md可以对应于多个突发长度。
51.图2示出了根据本发明构思的实施例的与图1的存储系统20中的多个突发长度相对应的主数据md；
52.参照图2，与多个突发长度相对应的主数据md被输入到半导体存储设备200和/或从半导体存储设备200输出。主数据md可以包括数据段md_sg1至md_sgt，其中，t可以是等于或大于8的自然数。每个数据段md_sg1至md_sgt可以对应于多个突发长度中的一个突发长度。在图2中假设突发长度为8。然而，本发明构思的实施例不限于此。与多个突发长度相对应的主数据md可以存储在半导体存储设备200的存储单元阵列300中。
53.图3是根据本发明构思的实施例的图1的存储器控制器100的框图。
54.参照图3，存储器控制器100可以包括cpu110、数据缓冲器120、纠错电路130、命令缓冲器180和地址缓冲器190。纠错电路130可以包括奇偶校验生成器140、缓冲器145、存储第二ecc ecc2 155的纠错码(ecc)存储器150和ecc解码器160。
55.cpu 110可以控制数据缓冲器120、纠错电路130、命令缓冲器180和地址缓冲器190。cpu 110可以从主机接收请求req和数据dta，并且可以向数据缓冲器120和奇偶校验生成器140提供数据dta。
56.数据缓冲器120可以通过缓冲数据dta来向半导体存储设备200提供第一主数据md1。
57.奇偶校验生成器140可以连接到ecc存储器150，可以通过对数据dta进行ecc编码
来生成系统奇偶校验数据prtc，并且可以将系统奇偶校验数据prtc存储在缓冲器145中。
58.在半导体存储设备200的读取操作中，ecc解码器160可以从半导体存储设备200接收第二主数据md2。ecc解码器160可以利用第二ecc ecc2 155和系统奇偶校验数据prtc对第二主数据md2进行ecc解码，并且可以基于解码后的第二主数据md2向cpu110提供校正后的主数据c_md2。cpu 110可以向主机提供校正后的主数据c_md2。
59.命令缓冲器180可以存储对应于请求req的命令cmd，并且在cpu 110的控制下，向半导体存储设备200发送命令cmd。地址缓冲器190可以存储地址addr，并且在cpu 110的控制下，向半导体存储设备200发送地址addr。
60.图4是根据本发明构思的实施例的图3的ecc解码器160的框图。
61.参照图4，ecc解码器160可以包括校验比特生成器161、校验子生成器163和数据校正器165。
62.校验比特生成器161可以从半导体存储设备200读取第二主数据md2，并且利用第二ecc ecc2 55生成对应于第二主数据md2的多个校验比特chbc。
63.校验子生成器163可以通过基于符号比较系统奇偶校验数据prtc和多个校验比特chbc来生成校验子数据sdrc。校验子数据sdrc可以指示第二主数据md2是否包括至少一个错误比特，并且还可以指示至少一个错误比特的位置。数据校正器165可以接收第二主数据md2，基于校验子数据sdrc来校正第二主数据md2中的至少一个错误比特，并基于第二主数据md2中的校正后的至少一个错误比特来输出校正后的主数据c_md2。
64.图5是根据本发明构思的实施例的图1的半导体存储设备200的框图。
65.参照图5，半导体存储设备200可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址多路复用器240、刷新计数器245、列地址锁存器250、行解码器260、列解码器270、读出放大器电路285、输入/输出(i/o)门控电路290、数据i/o缓冲器295、存储单元阵列300、纠错电路330、随机码生成器400和电压发生器490。
66.存储单元阵列300可以包括第一存储体阵列310a至第八存储体阵列310h。行解码器260可以包括分别耦接到第一存储体阵列310a至第八存储体阵列310h的第一行解码器260a至第八行解码器260h。列解码器270可以包括分别耦接到第一存储体阵列310a至第八存储体阵列310h的第一列解码器270a至第八列解码器270h。读出放大器电路285可以包括分别耦接到第一存储体阵列310a至第八存储体阵列310h的第一读出放大器285a至第八读出放大器285h。
67.第一存储体阵列310a至第八存储体阵列310h、第一行解码器260a至第八行解码器260h、第一列解码器270a至第八列解码器270h、以及第一读出放大器285a至第八读出放大器285h可以形成第一存储体至第八存储体。
68.第一存储体阵列310a至第八存储体阵列310h中的每一个可以包括多条字线wl、多条位线btl和多个存储单元mc，它们可以形成在字线wl和位线btl的交叉处。存储单元mc中的每一个可以是具有dram单元配置的易失性存储单元。另外，第一存储体阵列310a至第八存储体阵列310h中的每一个可以被划分为沿第一方向和与第一方向交叉的第二方向布置的多个子阵列块。
69.尽管在图5中半导体存储设备200被示出为包括八个存储体，但是本发明构思的实施例不限于此，并且半导体存储设备200可以包括任何数量的存储体。
70.控制逻辑电路210可以从存储器控制器100接收命令cmd。地址寄存器220可以从存储器控制器100接收包括至少一个存储体地址bank_addr、至少一个第一行地址row_addr和至少一个第一列地址col_addr的地址addr。地址寄存器220可以向存储体控制逻辑230提供所接收到的存储体地址bank_addr，向行地址复用器240提供所接收到的第一行地址row_addr，并向列地址锁存器250提供所接收到的第一列地址col_addr。地址addr可以被称为“访问地址”。
71.存储体控制逻辑230可以响应于存储体地址bank_addr生成存储体控制信号。响应于存储体控制信号而激活第一行解码器260a至第八行解码器260h中与存储体地址bank_addr相对应的一个行解码器，并响应于存储体控制信号而激活第一列解码器270a至第八列解码器270h中与存储体地址bank_addr相对应的一个列解码器。
72.行地址多路复用器240可以从地址寄存器220接收第一行地址row_addr，并从刷新计数器245接收刷新行地址ref_addr。行地址多路复用器240可以选择性地输出第一行地址row_addr和刷新行地址ref_addr中的至少一个作为至少一个第二行地址ra。从行地址多路复用器240输出的第二行地址ra可以被施加到第一行解码器260a至第八行解码器260h。
73.第一行解码器260a至第八行解码器260h中的所激活的行解码器可以对从行地址多路复用器240输出的第二行地址ra进行解码，并且可以激活与第二行地址ra相对应的字线。例如，所激活的存储体行解码器可以将字线驱动电压施加到与第二行地址ra相对应的字线。
74.列地址锁存器250可以从地址寄存器220接收第一列地址col_addr，并且可以将所接收到的第一列地址col_addr暂时存储为至少一个第二列地址col_addr'。在一些实施例中，在突发模式下，列地址锁存器250可以通过递增所接收到的第一列地址col_addr来生成至少一个第二列地址col_addr'。列地址锁存器250可以将暂时存储或生成的第二列地址col_addr'应用于第一列解码器270a至第八列解码器270h。
75.第一列解码器270a至第八列解码器270h中的所激活的列解码器可以对从列地址锁存器250输出的第二列地址col_addr'进行解码，并且可以经由i/o门控电路290输出与从列地址锁存器250接收到的列地址col_addr'相对应的数据。第一列解码器270a至第八列解码器270h中的所激活的一个列解码器可以通过控制i/o门控电路290交替地输出与映射的列地址mca相对应的数据。
76.i/o门控电路290可以包括可对输入/输出数据进行门控的电路。i/o门控电路290还可以包括读取数据锁存器和写入驱动器，读取数据锁存器可以存储从第一存储体阵列310a至第八存储体阵列310h输出的数据，写入驱动器可以将数据写入第一存储体阵列310a至第八存储体阵列310h。
77.码字cw可以经由耦接到存储体阵列300的读出放大器电路285中的第一读出放大器285a至第八读出放大器285h中的一个读出放大器，从第一存储体阵列310a至第八存储体阵列310h中的一个存储体阵列中读出，并且可以被存储在i/o门控电路290的读取数据锁存器中。存储在读取数据锁存器中的码字cw可以由纠错电路330进行ecc解码，并且可以经由数据i/o缓冲器295提供给存储器控制器100。
78.主数据md可以从存储器控制器100提供给数据i/o缓冲器295，并且可以写入第一存储体阵列310a至第八存储体阵列310h中的一个存储体阵列。主数据md可以从数据i/o缓
冲器295提供给纠错电路330。
79.纠错电路330可以通过对主数据md进行ecc编码来生成奇偶校验数据，并向i/o门控电路290提供包括主数据md和奇偶校验数据的码字cw。
80.在一些实施例中，纠错电路330可以利用由生成矩阵表示的第一ecc ecc1进行ecc编码和ecc解码。
81.控制逻辑电路210可以控制半导体存储设备200的操作。例如，半导体存储设备200可以基于由控制逻辑210生成的控制信号来执行写入操作或读取操作。控制逻辑电路210包括对从存储器控制器100接收到的命令cmd进行解码的命令解码器211、以及可以设置半导体存储设备200的操作模式的模式寄存器212。即，控制逻辑电路210可以基于命令cmd和从半导体存储设备200外部接收到的地址来控制半导体存储设备200。
82.例如，命令解码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令cmd相对应的控制信号。控制逻辑电路210可以基于第一控制信号ctl1来控制i/o门控电路290，并且可以基于第二控制信号ctl2来控制纠错电路330。
83.电压发生器490可以基于在半导体存储设备200的加电序列期间从外部设备接收到的外部电压vdd来产生操作电压vdd1和vdd2，可以生成指示工作电压已经达到参考电压电平的功率稳定信号pvcch，并且可以向随机码生成器400提供功率稳定信号pvcch。
84.随机码生成器400可以生成随机码rdcd，该随机码rdcd可以在半导体存储设备200的加电序列期间，基于功率稳定信号pvcch和反熔丝标志信号atfg随机地确定，并且可以向读出放大器电路285提供随机码rdcd。反熔丝标志信号atfg可以指示与半导体存储设备200的反熔丝电路相关联的信息已经被传送到反熔丝电路。随机码生成器400可以基于测试码tcd生成随机码rdcd。
85.读出放大器电路285中的读出放大器285a至285h中的每个读出放大器可以包括多个i/o读出放大器，并且多个i/o读出放大器中的第一组i/o读出放大器可以对主数据md执行i/o操作。随机码rdcd可以从第一组i/o读出放大器中选择第二组i/o读出放大器。第二组i/o读出放大器可以在数据i/o操作期间通过反相主数据md的数据比特的一部分来对主数据md的数据比特进行数据加扰。
86.随机码生成器400可以在半导体存储设备200的正常操作期间保留随机码rdcd的随机比特。随机码生成器400可以在半导体存储设备200的热启动或冷启动期间更新随机码rdcd的随机比特。
87.例如，当模式寄存器212的设置条件和模式寄存器212的重启条件都在预定误差范围内时，半导体存储设备200可以基于模式寄存器212中存储的信息执行重启操作。为了便于描述，基于模式寄存器212中存储的信息执行的重启操作可以被称为热启动。
88.作为另一示例，当模式寄存器212的设置条件和模式寄存器212的重启条件都不在预定误差范围内时，半导体存储设备200可以重新设置存储在模式寄存器212中的信息。例如，由模式寄存器212的重新设置信息执行的重启操作可以被称为冷启动。
89.半导体存储设备200在图5中被示出为包括随机码生成器400。在实施例中，随机码生成器400可以向读出放大器285a至285h提供随机码rdcd，并且可以向第一存储体阵列310a至第八存储体阵列310h提供随机码rdcd。
90.在一些实施例中，分别对应于存储体阵列310a至310h的多个随机码生成器可以设置在半导体存储设备200中，并且多个随机码生成器中的每一个可以分别针对存储体阵列310a至310h中的每一个生成不同的随机码。
91.图6是根据本发明构思的实施例的图5的半导体存储设备200的第一存储体阵列310a的图。第一存储体阵列310a可以代表第一存储体阵列310a至第八存储体阵列310h。
92.参照图6，第一存储体阵列310a可以包括多条字线wl0至wlm-1、多条位线btl0至btln-1和多个存储单元mc，其中，m是等于或大于2的偶数，n是等于或大于2的偶数，多个存储单元mc设置在字线wl0至wlm-1和位线btl0至btln-1之间的交叉处。每个存储单元mc可以包括耦接到字线wl0至wlm-1之一和位线btl0至btln-1之一的存取(单元)晶体管，并且可以包括耦接到单元晶体管的存储(单元)电容器。例如，每个存储单元mc可以包括dram单元。
93.另外，多个存储单元mc的布置可以基于存储单元mc是耦接到偶数字线(例如，wl0)还是耦接到奇数字线(例如，wl1)而不同。例如，可以基于由访问地址选择的字线是偶数字线还是奇数字线来选择耦接到相邻存储单元mc的位线。
94.图7是根据本发明构思的实施例的图5的半导体存储设备200的第一存储体阵列310a和第一读出放大器285a的图。
95.参照图7，在第一存储体阵列310a中，i个子阵列块scb可以沿第二方向d2布置，并且j个子阵列块scb可以沿与第二方向d2垂直的第一方向d1布置。i和j可以分别表示沿第二方向和第一方向布置的子阵列块scb的数量，并且可以是大于2的自然数。
96.沿第二方向d2布置在一行中的i个子阵列块scb可以被称为行块。多条位线、多条字线以及连接到位线和字线的多个存储单元设置在子阵列块scb中的每一个中。
97.i 1个子字线驱动器区域swb可以设置在第二方向d2上的子阵列块scb中的每一个的每一侧的子阵列块scb之间。子字线驱动器可以设置在子字线驱动器区域swb中。j 1个位线读出放大器区域blsab可以设置在例如第一方向d1上的子阵列块scb中的每一个的上方和下方之间。位线读出放大器可以读出存储在存储单元中的数据，并且可以设置在位线读出放大器区域blsab中。
98.多个子数据单元中的每一个可以存储在设置在第二方向d2上的子阵列块scb中的每一个中。
99.在子字线驱动器区域swb中的每一个中，可以提供多个子字线驱动器。一个子字线驱动器区域swb可以与在第二方向d2上与子字线驱动器区域swb相邻的两个子阵列块scb相关联。
100.多个连接区域conj可以与子字线驱动器区域swb和位线读出放大器区域blsab相邻设置。电压发生器可以设置在连接区域conj中的每一个中。
101.第一读出放大器285a可以相对于第一存储体阵列310a沿第一方向d1布置，并且第一读出放大器285a可以包括i个i/o读出放大器iosa和随机码解码器287。i个i/o读出放大器iosa可以对应于沿第二方向d2布置的i个子阵列块scb。i个i/o读出放大器iosa中的每一个可以通过全局线对gio和giob在第一方向d1上连接到子阵列块。
102.随机码解码器287可以指定i/o读出放大器iosa通过响应于对随机码rdcd进行解码而生成加扰信号scrm，并向i个i/o读出放大器iosa提供该加扰信号scrm来执行数据加扰操作。加扰信号scrm可以包括与i个i/o读出放大器iosa相对应的比特，并且i个i/o读出放
大器iosa中的每一个可以基于加扰信号scrm的对应比特的逻辑电平选择性地执行数据加扰操作。
103.下面将参照图8描述第一存储体阵列310a中的一部分390。
104.图8是根据本发明构思的实施例的图7的第一存储体阵列310a的一部分390的放大图。
105.参照图7和图8，子阵列块scba和scbb、位线读出放大器区域blsab、四个子字线驱动器区域swba1、swba2、swbb1和swbb2、以及连接区域conj中的两个可以设置在第一存储体阵列310a的一部分390中。
106.子阵列块scba可以包括在行方向(第二方向d2)上延伸的多条字线wl0至wl3和在第一方向d1上延伸的多条位线btl0至btl3。子阵列块scba可以包括多个存储单元mc，该多个存储单元mc可以设置在字线wl0至wl3和位线btl0至btl3的交叉处。子阵列块scbb可以包括在第二方向d2上延伸的多条字线wl4至wl7和多条位线btl0至btl3。子阵列块scbb可以包括多个存储单元mc，该多个存储单元mc可以设置在字线wl4至wl7和位线btl0至btl3的交叉处。
107.参照图8，子字线驱动器区域swba1和swba2可以包括第一多个子字线驱动器531、532、533和534，它们可以分别驱动字线wl0至wl3。子字线驱动器区域swbb1和swbb2可以包括第二多个子字线驱动器551、552、553和554，它们可以分别驱动字线wl4至wl7。
108.位线读出放大器区域blsab可以包括位线读出放大器560和局部读出放大器电路570，位线读出放大器560耦接到子阵列块scbb中的位线btl0和子阵列块scba中的位线btl1。位线读出放大器560可以读出和放大位线btl0和btl1之间的电压差，以向局部i/o线对lio1和liob1提供放大的电压差。
109.局部读出放大器电路570可以提供局部i/o线对lio1和liob1与全局i/o线对gio1和giob1之间的电连接。
110.如图8所示，连接区域conj与位线读出放大器区域blsab和子字线驱动器区域swba1、swbb1、swba2和swbb2相邻设置。连接区域conj也设置在图8中的子阵列块scb的每个角处。第一电压发生器510和第二电压发生器520可以设置在连接区域conj中。
111.图9是根据本发明构思的实施例的图8的局部读出放大器电路570的图。
112.参照图9，局部读出放大器电路570可以包括局部读出放大器575和局部i/o线控制器580。
113.局部读出放大器575可以响应于局部读出使能信号plsaen来放大局部i/o线对lio1和liob1之间的电压差，并且可以向全局i/o线对gio1和giob1提供放大的电压差。局部i/o线控制器580可以包括第一至第四nmos晶体管581、582、583和584，并且可以响应于第一连接控制信号pmuxon1和第二连接控制信号pmuxon2提供局部i/o线对lio1和liob1与全局i/o线对gio1和giob1之间的连接。
114.例如，当局部读出使能信号plsaen、第一连接控制信号pmuxon1和第二连接控制信号pmuxon2中的每一个是低电平时，局部读出放大器575可以被去激活，并且局部i/o线控制器580可以切断局部i/o线对lio1和liob1与全局i/o线对gio1和giob1之间的连接。
115.例如，当第一局部读出使能信号plsaen、第一连接控制信号pmuxon1和第二连接控制信号pmuxon2中的每一个是高电平时，局部读出放大器575可以被激活，并且局部i/o线控
制器580可以提供局部i/o线对lio1和liob1与全局i/o线对gio1和giob1之间的连接。
116.图10是根据本发明构思的实施例的图5的随机码生成器400的框图。
117.参照图10，随机码生成器400可以包括振荡器410、计数器420、锁存电路430和选择电路440。
118.在加电序列的初始间隔期间，振荡器410可以响应于功率稳定信号pvcch而生成时钟信号clk。计数器420可以通过对时钟信号clk的振荡进行计数来生成包括多个计数比特的计数信号cnt。
119.锁存电路430可以基于反熔丝标志信号atfg锁存计数信号cnt，并且可以提供锁存计数信号lcnt。
120.选择电路440可以响应于选择信号ss1来选择锁存计数信号lcnt和测试码tcd之一，并且可以输出所选择的锁存计数信号lcnt或测试码tcd作为随机码rdcd。
121.时钟信号clk的频率可能非常短，并且反熔丝标志信号atfg可以在与频率相关联的时域中从高电平转变为低电平，该时域可能比与时钟信号clk的频率相关联的时域大得多。
122.因此，响应于反熔丝标志信号atfg转变为低电平而锁存的计数信号cnt的计数比特的逻辑电平可以取决于半导体存储设备200的制造工艺、所施加的电压和操作温度而变化。例如，随机码rdcd可以具有基于与振荡器和反熔丝电路相关联的制造工艺之间的差异、施加到振荡器和反熔丝电路的电压之间的差异、以及振荡器和反熔丝电路的温度之间的差异中的至少一个的随机性，并且该随机性可能在半导体存储设备200的外部无法识别。因此，可以增加随机码的随机性。
123.图11是根据本发明构思的实施例的随机码生成器400a的电路图。
124.参照图11，随机码生成器400a可以包括振荡器410a、计数器420a、锁存电路430a和选择电路440a。
125.在加电序列期间，振荡器410a可以响应于功率稳定信号pvcch而生成时钟信号clk。振荡器410a可以被实现为包括多个反相器411至41k的环形振荡器，其中，k可以是等于或大于3的整数。
126.计数器420a可以通过对时钟信号clk的振荡进行计数来生成包括第一计数比特cntb0和第二计数比特cntb1的计数信号cnt。计数器420a可以包括第一触发器421和第二触发器423。第一触发器421和第二触发器423中的每一个可以包括具有第一时钟端子ck、第一输入端子d、第一输出端子q和第一反相输出端子qb的第一d触发器。
127.随着第一时钟端子ck接收到时钟信号clk，并且第一输入端子d耦接到第一反相输出端子qb，第一触发器421可以通过基于时钟信号clk的下降沿锁存第一计数比特cntb0来输出第一计数比特cntb0。随着第一时钟端子ck接收到第一计数比特cntb0，并且第一输入端子d耦接到第一反相输出端子qb，第二触发器423可以通过基于第一计数比特cntb0的下降沿锁存第二计数比特cntb0来输出第二计数比特cntb1。
128.锁存电路430a可以包括第三触发器431和第四触发器433。第三触发器431和第四触发器433中的每一个可以包括具有第二时钟端子ck、第二输入端子d、第二输出端子q和第二反相输出端子qb的第二d触发器。
129.随着第二时钟端子ck接收到反熔丝标志信号atfg，并且第二输入端子d接收到第
一计数比特cntb0，第三触发器431可以通过基于反熔丝标志信号atfg的第一下降沿锁存第一计数比特cntb0来输出第一锁存计数比特lcntb0。随着第二时钟端子ck接收到反熔丝标志信号atfg，并且第二输入端子d接收到第二计数比特cntb0，第四触发器433可以通过基于反熔丝标志信号atfg的第二下降沿锁存第二计数比特cntb0来输出第二锁存计数比特lcntb1。
130.选择电路440a可以包括第一多路复用器441和第二多路复用器443。
131.第一多路复用器441可以响应于选择信号ss1输出第一锁存计数比特lcntb0和第一测试码比特tcd0之一作为第一随机比特rdcd0，并且第二多路复用器443可以响应于选择信号ss1输出第二锁存计数比特lcntb1和第一测试码比特tcd1之一作为第二随机比特rdcd1。
132.设计者、用户和/或外部设备可以通过将第一测试码比特tcd0和第二测试码比特tcd1应用于随机码生成器400a来检查随机码生成器400a在测试模式下是否正常操作。
133.图12是示出了根据本发明构思的实施例的图11的随机码生成器400a的操作的时序图。
134.参照图5、图11和图12，在半导体存储设备200的加电序列期间可以将外部电压vdd施加到电压发生器490，并且电压发生器490可以基于外部电压vdd产生工作电压vdd1和vdd2。电压发生器490可以响应于工作电压vdd2在时间点t1达到参考电压电平rvl而将功率稳定信号pvcch转变为高电平。
135.振荡器410a可以响应于功率稳定信号pvcch转变为高电平而开始振荡，并且可以输出时钟信号clk。
136.计数器420a可以通过对时钟信号clk的振荡进行计数来生成和输出包括第一计数比特cntb0和第二计数比特cntb1的计数信号cnt。在时间点t2，与半导体存储设备200的反熔丝电路相关联的信息可以开始向反熔丝电路传输，并且反熔丝标志信号atfg可以转变为高电平。在时间点t3，可以完成与反熔丝电路相关联的信息向反熔丝电路的传输，并且反熔丝标志信号atfg可以转变为低电平。
137.锁存电路430可以响应于反熔丝标志信号atfg转变为低电平而锁存第一计数比特cntb0和第二计数比特cntb1，并且可以提供锁存计数信号lcnt作为响应。因此，第一计数比特cntb0和第二计数比特cntb1可以在时间点t3分别被设置为第一随机比特rdcd0和第二随机比特rdcd1。
138.图13是示出了可以执行数据加扰的第二组i/o读出放大器halfdq中包括的i/o读出放大器iosa的数量的表。图13的第二组i/o读出放大器可以响应于接收到加扰信号scrm而执行数据加扰，并且可以基于第一随机比特rdcd0和第二随机比特rdcd1从第一组i/o读出放大器中选择第二组中包括的每个i/o读出放大器。
139.参照图13，当读出放大器285a的i/o读出放大器没有接收到加扰信号scrm时，第一随机比特rdcd0和第二随机比特rdcd1的逻辑电平未被确定，并且没有i/o读出放大器可以被选择为第二组。
140.当读出放大器285a的i/o读出放大器接收到加扰信号scrm，并且第一随机比特rdcd0和第二随机比特rdcd1的逻辑电平为低时，可以从八个第一i/o读出放大器iosa中选择两个i/o读出放大器iosa作为第二组，并且可以执行数据加扰。
141.当读出放大器285a的i/o读出放大器接收到加扰信号scrm，并且第一随机比特rdcd0和第二随机比特rdcd1的逻辑电平分别为低和高时，可以从八个第一i/o读出放大器iosa中选择四个i/o读出放大器iosa作为第二组，并且可以执行数据加扰。
142.当读出放大器285a的i/o读出放大器接收到加扰信号scrm，并且第一随机比特rdcd0和第二随机比特rdcd1的逻辑电平分别为高和低时，可以从八个第一i/o读出放大器iosa中选择六个i/o读出放大器iosa作为第二组，并且可以执行数据加扰。
143.当读出放大器285a的i/o读出放大器接收到加扰信号scrm，并且第一随机比特rdcd0和第二随机比特rdcd1的逻辑电平为高时，可以从八个第一i/o读出放大器iosa中选择八个i/o读出放大器iosa作为第二组，并且可以执行数据加扰。
144.第二组i/o读出放大器iosa可以基于第一随机比特rdcd0和第二随机比特rdcd1的逻辑电平来执行数据加扰。第二读出i/o读出放大器iosa可以对要存储在存储单元阵列中的数据比特进行加扰，并且可以将加扰数据比特存储在存储单元阵列中。结果，这可以减少当比具有第二逻辑电平的数据比特更多的具有第一逻辑电平的数据比特被存储在存储单元阵列中(和稍后描述的目标页中)时可能出现的噪声。
145.图14示出了根据本发明构思的实施例的图7的半导体存储设备200的一部分。
146.图14示出了第一存储体阵列310a的一部分和第一读出放大器285a的一部分。
147.参照图14，第一存储体阵列310a可以包括子阵列块odd_blk1、ev_blk和odd_blk2，以及设置在子阵列块odd_blk1、ev_blk和odd_blk2之间的第一位线读出放大器区域603和第二位线读出放大器区域605。第一读出放大器285a可以包括块信号发生器610、第一控制信号发生器620和第二控制信号发生器630、对应于第二位线读出放大器区域605的第一i/o读出放大器640、以及对应于第一位线读出放大器区域603的第二i/o读出放大器650。
148.第一子阵列块odd_blk1和第二子阵列块odd_blk2可以是通过列地址比特的第一部分可以识别的奇数子阵列块，并且子阵列块ev_blk可以是通过列地址比特的第二部分可以识别的偶数子阵列块。
149.偶数子阵列块ev_blk可以包括耦接到字线wlj和位线btl0至btl7的存储单元mc。第一位线读出放大器区域603可以包括多个位线读出放大器blsa，该位线读出放大器blsa耦接到偶数子阵列块ev_blk中的偶数位线btl0、btl2、btl4和btl6以及第一奇数子阵列块odd_blk1中具有开放位线配置的奇数位线。第二位线读出放大器区域605可以包括多个位线读出放大器blsa，该位线读出放大器blsa耦接到偶数子阵列块ev_blk中的奇数位线btl1、btl3、btl5和btl7以及第二奇数子阵列块odd_blk2中具有开放位线配置的偶数位线。
150.第一位线读出放大器区域603中的位线读出放大器blsa可以通过局部i/o线对lio1和liob1耦接到第一全局i/o线gio22和第二全局i/o线gio22b，并且第一全局i/o线gio22和第二全局i/o线gio22b可以连接到第二i/o读出放大器650。第二位线读出放大器区域605中的位线读出放大器blsa可以通过局部i/o线对lio1和liob1耦接到第三全局i/o线gio11和第四全局i/o线gio11b，并且第三全局i/o线gio11和第四全局i/o线gio11b可以连接到第一i/o读出放大器640。
151.第一i/o读出放大器640和第二i/o读出放大器650可以响应于第一全局通过信号giopsb1和第二全局通过信号giopsb2选择性地对输入和/或输出数据的数据比特进行加扰，并且将选择性加扰的数据比特存储在子阵列块odd_blk1、ev_blk和odd_blk2中。
152.块信号发生器610可以基于奇数块信号odblk生成第一奇数块指定信号odblkb和第二奇数块指定信号odblkd。第一控制信号发生器620可以基于读出放大器使能信号iosaen、第一奇数块指定信号odblkb和信号pwrbd生成第一全局通过信号giopsb1。第二控制信号发生器630可以基于读出放大器使能信号iosaen、第二奇数块指定信号odblkd和信号pwrbd生成第二全局通过信号giopsb2。
153.当目标子阵列块对应于偶数子阵列块时，奇数块信号odblk和第二奇数块指定信号odblkd可以具有低电平，第一奇数块指定信号odblkb可以具有高电平，第一全局通过信号giopsb1可以具有高电平，并且第二全局通过信号giopsb2可以具有低电平。
154.在图14中，具有高电平(“1”)的数据存储在耦接到偶数位线btl0、btl2、btl4和btl6的存储单元mc中，并且具有低电平(“0”)的数据存储在耦接到奇数位线btl1、btl3、btl5和btl7的存储单元mc中。
155.图15示出了根据本发明构思的实施例的图14的第一i/o读出放大器640和第二i/o读出放大器650的操作。
156.参照图15，第一i/o读出放大器640可以基于第一全局通过信号giopsb1和第二全局通过信号giopsb2，将数据的数据比特反相并提供给耦接到偶数子阵列块ev_blk中包括的奇数位线btl1、btl3、btl5和btl7的存储单元mc，并且存储单元mc可以存储反相数据比特。然而，本发明构思的实施例不限于此。例如，第一i/o读出放大器640可以在对数据比特进行反相的情况下提供数据比特。
157.第二i/o读出放大器650可以基于第一全局通过信号giopsb1和第二全局通过信号giopsb2将数据的非反相数据比特提供给耦接到偶数子阵列块ev_blk中包括的偶数位线btl0、btl2、btl4和btl6的存储单元mc，并且存储单元mc可以存储非反相数据比特。然而，本发明构思的实施例不限于此。例如，第二i/o读出放大器650可以在提供数据比特之前对数据比特进行反相。
158.图16是根据本发明构思的实施例的图14的块信号发生器610的图。
159.参照图16，块信号发生器610可以包括第一反相器611、第二反相器612和第三反相器615。第一反相器611可以通过对奇数块信号odblk进行反相来输出第一奇数块指定信号odblkb。第二反相器612可以通过对第一奇数块指定信号odblkb进行反相来产生输出，并且第三反相器615可以通过对第二反相器612的输出进行反相来输出第二奇数块指定信号odblkd。
160.图17是根据本发明构思的实施例的图14的第一控制信号发生器620的图。
161.参照图17，第一控制信号发生器620可以包括第一nor门621、第一nand门622、以及第四反相器623和第五反相器624。
162.第一nor门621可以对读出放大器使能信号iosaen和第二奇数块指定信号odblkd执行nor操作。第一nand门622可以对第一nor门621的输出和信号pwrbd执行nand操作。第四反相器623可以对第一nand门622的输出进行反相，并且第五反相器624可以通过对第四反相器623的输出进行反相来输出第一全局通过信号giopsb1。
163.图18是根据本发明构思的实施例的图14的第二控制信号发生器630的图。
164.参照图18，第二控制信号发生器630可以包括第二nor门631、第二nand门632、以及第六反相器633和第七反相器634。
165.第二nor门631可以对读出放大器使能信号iosaen和第一奇数块指定信号odblkd执行nor操作。第二nand门632可以对第二nor门631的输出和信号pwrbd执行nand操作。第六反相器633可以对第二nand门632的输出进行反相，并且第七反相器634可以通过对第六反相器633的输出进行反相来输出第二全局通过信号giopsb2。
166.图19是图14的第一i/o读出放大器640的图。
167.参照图19，第一i/o读出放大器640可以包括第一选择性反相器641和第二选择性反相器645。
168.第一选择性反相器641可以包括第一pmos晶体管642和第二pmos晶体管643。第一pmos晶体管642可以具有耦接到第三全局i/o线gio11的源极、接收第二全局通过信号giopsb2的栅极、以及耦接到第一节点n11的漏极。第二pmos晶体管643可以具有耦接到第四全局i/o线gio11b的源极、接收第二全局通过信号giopsb2的栅极、以及耦接到第二节点n12的漏极。
169.第二选择性反相器645可以包括第三pmos晶体管646和第四pmos晶体管647。第三pmos晶体管646可以具有耦接到第四全局i/o线gio11b的源极、接收第一全局通过信号giopsb1的栅极、以及耦接到第一节点n11的漏极。第四pmos晶体管647可以具有耦接到第三全局i/o线gio11的源极、接收第一全局通过信号giopsb1的栅极、以及耦接到第二节点n12的漏极。
170.第一pmos晶体管642和第二pmos晶体管643可以基于第二全局通过信号giopsb2的逻辑电平导通或截止，第三pmos晶体管646和第四pmos晶体管647可以基于第一全局通过信号giopsb1的逻辑电平导通或截止，提供给第三全局i/o线gio11和第四全局i/o线gio11b的数据比特可以被第一选择性反相器641和第二选择性反相器645选择性地反相，并且数据比特可以分别被提供给第一节点n11和第二节点n12。
171.在图19中，示出了第一全局通过信号giopsb1具有低电平，并且第二全局通过信号giopsb2、第三pmos晶体管646和第四pmos晶体管647基于第一全局通过信号giopsb1而导通，以及第四全局i/o线gio11b上的数据比特“0000”和第三全局i/o线gio11上的数据比特“1111”分别被提供给第一节点n11和第二节点n12。然而，本发明构思的实施例不限于此。例如，当第一全局通过信号giopsb1具有高电平，并且第二全局通过信号giopsb2具有低电平时，第一pmos晶体管642和第二pmos晶体管643基于第二全局通过信号giopsb2而导通，并且第四全局i/o线gio11b上的数据比特“1111”和第三全局i/o线gio11上的数据比特“0000”分别被提供给第一节点n11和第二节点n12。
172.图20是图14的第二i/o读出放大器650的图。
173.参照图20，第二i/o读出放大器650可以包括第三选择性反相器651和第四选择性反相器655。
174.第三选择性反相器651可以包括第五pmos晶体管652和第六pmos晶体管653。第五pmos晶体管652可以具有耦接到第一全局i/o线gio22的源极、接收第二全局通过信号giopsb2的栅极、以及耦接到第三节点n21的漏极。第六pmos晶体管653可以具有耦接到第二全局i/o线gio22b的源极、接收第二全局通过信号giopsb2的栅极、以及耦接到第四节点n22的漏极。
175.第四选择性反相器655可以包括第七pmos晶体管656和第八pmos晶体管657。第七
pmos晶体管656可以具有耦接到第二全局i/o线gio22b的源极、接收第一全局通过信号giopsb1的栅极、以及耦接到第三节点n21的漏极。第八pmos晶体管657可以具有耦接到第一全局i/o线gio22的源极、接收第一全局通过信号giopsb1的栅极、以及耦接到第四节点n22的漏极。
176.第五pmos晶体管652和第六pmos晶体管653可以基于第二全局通过信号giopsb2的逻辑电平导通或截止，第七pmos晶体管656和第八pmos晶体管657可以基于第一全局通过信号giopsb1的逻辑电平导通或截止，提供给全局i/o线gio22、gio22b的数据比特可以被选择性反相器651、656选择性地反相，并且数据比特可以被提供给第三节点n21和第四节点n22。
177.在图20中，示出了第一全局通过信号giopsb1具有低电平，并且第二全局通过信号giopsb2、第七pmos晶体管656和第八pmos晶体管657基于第一全局通过信号giopsb1而导通，以及第二全局i/o线gio22b上的数据比特“0000”和第一全局i/o线gio22上的数据比特“1111”分别被提供给第三节点n21和第四节点n22。然而，本发明构思的实施例不限于此。例如，当第一全局通过信号giopsb1具有高电平，并且第二全局通过信号giopsb2具有低电平时，第五pmos晶体管652和第六pmos晶体管653基于第二全局通过信号giopsb2而导通，并且第二全局i/o线gio22b上的数据比特“1111”和第一全局i/o线gio22上的数据比特“0000”分别被提供给第三节点n21和第四节点n22。
178.尽管在图19和图20中第一i/o读出放大器640和第二i/o读出放大器650被示出为包括pmos晶体管，但是本发明构思的实施例不限于此。例如，第一i/o读出放大器640可以包括耦接到第三全局i/o线gio11和第四全局i/o线gio11b中的每一个的第一多个反相器，并且第一多个反相器可以基于第一全局通过信号giopsb1和第二全局通过信号giopsb2选择性地对通过第三全局i/o线gio11和第四全局i/o线gio11b提供的数据比特进行反相。
179.另外，第二i/o读出放大器650可以包括耦接到第一全局i/o线gio22和第二全局i/o线gio22b中的每一个的第二多个反相器，并且第二多个反相器可以基于第一全局通过信号giopsb1和第二全局通过信号giopsb2选择性地对通过第一全局i/o线gio22和第二全局i/o线gio22b提供的数据比特进行反相。
180.图21示出了根据本发明构思的实施例的在写入操作期间的图5的半导体存储设备200的一部分。
181.在图21中，示出了半导体存储设备200的控制逻辑电路210、第一存储体阵列310a、i/o门控电路290和纠错电路330。
182.参照图21，第一存储体阵列310a可以包括普通单元阵列nca和冗余单元阵列rca。
183.普通单元阵列nca可以包括多个第一存储块mb0至mb15(即，311至313)，并且冗余单元阵列rca可以包括至少一个第二存储块314。第一存储块311至313可以是可确定半导体存储设备200的存储容量的存储块。第二存储块314可以用于ecc和/或冗余修复过程。由于第二存储块314可以用于ecc、数据线修复或块修复过程以修复可能在第一存储块311至313中生成的一个或多个失效单元，因此第二存储块314也可以称为执行禁用比特(edb)块。第一存储块311至313和第二存储块314可以分别代表图7中的子阵列块scb。
184.i/o门控电路290可以包括分别连接到第一存储块311至313和第二存储块314的多个开关电路291a至291d。
185.纠错电路330可以通过第一数据线dio和第二数据线edbio连接到开关电路291a至
291d。控制逻辑电路210可以接收命令cmd和地址addr，并且可以通过对命令cmd进行解码来生成用于控制开关电路291a至291d的第一控制信号ctl1和用于控制纠错电路330的第二控制信号ctl2。
186.当命令cmd是写入命令时，控制逻辑电路210可以向纠错电路330提供第二控制信号ctl2。纠错电路330可以通过对主数据md进行ecc编码来生成与主数据md相关联的奇偶校验数据，并且可以向i/o门控电路290提供包括主数据md和奇偶校验数据的码字cw。控制逻辑电路210可以向i/o门控电路290提供第一控制信号ctl1，使得码字cw可以存储在第一存储体阵列310a中的目标页的子页中。
187.图22示出了根据本发明构思的实施例的在读取操作期间的图5的半导体存储设备200的一部分。
188.参照图22，当命令cmd是指定读取操作的读取命令时，控制逻辑电路210可以向i/o门控电路290提供第一控制信号ctl1，使得存储在第一存储体阵列310a中的目标页的子页中的读取码字rcw可以被提供给纠错电路330。
189.纠错电路330可以通过对读码字rcw进行ecc解码来校正由校验子生成器和包括奇偶校验数据的子奇偶校验矩阵确定的读取码字rcw中的单个比特错误或两比特错误，并且可以输出与ecc解码后的读取码字rcw相对应的校正后的主数据c_md。
190.图23是根据本发明构思的实施例的图5的半导体存储设备200中的纠错电路330的示例的框图。
191.参照图23，纠错电路330可以包括ecc存储器340、ecc编码器350和ecc解码器360。
192.ecc存储器340可以存储第一ecc ecc1。第一ecc ecc1可以由生成矩阵表示。例如，第一ecc ecc1的数据格式和/或结构可以是生成矩阵。第一ecc ecc1可以包括与主数据(例如，md)和奇偶校验数据中的数据比特相对应的多个列向量。
193.ecc编码器350可以连接到ecc存储器340，并且可以在半导体存储设备200的写入操作中通过基于ecc存储器340中存储的第一eccecc1对主数据md进行ecc编码来生成奇偶校验数据prt。ecc编码器350可以向i/o门控电路290提供包括主数据md和奇偶校验数据prt的码字cw。
194.ecc解码器360可以连接到ecc存储器340，可以接收主数据md和奇偶校验数据prt作为码字cw，可以通过使用第一ecc ecc1基于奇偶校验数据prt对主数据md进行ecc解码来校正和/或检测主数据md中的错误比特，并且可以提供校正后的主数据c_md。
195.尽管参照图23描述了ecc存储器340可以耦接到ecc编码器350和ecc解码器360，但是本发明构思的实施例不限于此。例如，ecc存储器340可以用ecc编码器350和ecc解码器360内的异或门来实现。
196.图24是示出了根据本发明构思的实施例的操作半导体存储设备的方法的流程图。
197.参照图5至图24，半导体存储设备200可以包括存储单元阵列300，该存储单元阵列300包括连接到字线和位线的多个易失性存储单元，并且存储单元阵列300可以被划分为沿第一方向和与第一方向交叉的第二方向布置的多个子阵列块scb。
198.计数信号cnt可以由随机码生成器400通过在半导体存储设备200的加电序列期间对时钟信号clk的振荡进行计数而生成(操作s110)。
199.随机码rdcd可以由随机码生成器400通过基于响应于加电序列的结束而生成的第
二信号锁存计数信号cnt来生成(操作s130)。第二信号可以属于不同于时钟信号clk所属的第一域的第二域，其中，第二域可以与第二信号的频率相关联，并且第一域可以与clk信号的频率相关联。
200.可以基于随机码rdcd对输入到来自第一组子阵列块scb的第二组子阵列块scb和/或从第二组子阵列块scb输出的数据的数据比特进行加扰(操作s150)。第一组子阵列块可以沿第一方向布置在多个子阵列块中。
201.因此，根据本发明构思的实施例的半导体存储设备可以通过对属于第一域的第一信号的振荡进行计数来生成计数信号，并且可以通过基于属于不同于第一域的第二域的第二信号锁存计数信号来生成随机码。
202.另外，半导体存储设备可以基于随机码从与输入/输出第一数据比特相关联的第一组i/o读出放大器中选择可以执行数据加扰的第二组i/o读出放大器。第二组i/o读出放大器可以对要存储在存储单元阵列中的数据比特进行加扰，并且可以将加扰数据比特存储在存储单元阵列中。因此，半导体存储设备可以减少当比具有第二逻辑电平的数据比特更多的具有第一逻辑电平的数据比特被存储在存储单元阵列中时可能出现的噪声。
203.图25是根据本发明构思的实施例的半导体存储设备的框图。
204.参照图25，半导体存储设备700可以包括缓冲管芯(或逻辑管芯)710和可以提供软错误分析和校正功能的多个管芯720。缓冲管芯710和多个管芯720可以布置在堆叠式芯片结构中。
205.多个管芯720可以包括可以堆叠在缓冲管芯710上的多个存储管芯720-1至720-u，其中，u可以是大于2的自然数。多个存储管芯720-1至720-u可以通过多个衬底通孔(tsv)(或硅通孔)线传送数据。当在以硅衬底形成的管芯中形成tsv时，tsv可以被称为硅通孔。多条tsv线中的tsv线可以完全延伸穿过形成它的管芯，或者可以通过管芯的衬底仅部分地穿透管芯，以形成从管芯的背面到衬底上表面的通孔(电)连接，该上表面对应于可以在其上形成集成电路的管芯的有源表面侧。
206.存储管芯720-1至720-u中的每一个可以包括单元核心722、ecc电路724和随机码生成器(rcg)725。单元核心722可以包括存储单元阵列，该存储单元阵列包括沿第一方向和与第一方向交叉的第二方向布置的多个子阵列块以及与沿第二方向布置的子阵列块相对应的i/o读出放大器。
207.ecc电路724可以被称为纠错电路，并且可以采用图23的纠错电路330。
208.因此，在半导体存储设备700中，随机码生成器725可以通过对属于第一域的第一信号的振荡进行计数来生成计数信号，并且可以通过基于属于不同于第一域的第二域的第二信号锁存计数信号来生成随机码，其中，第二域可以与第二信号的频率相关联，并且第一域可以与第一信号的频率相关联。因此，可以确保随机码的随机性。
209.另外，可以基于随机码从与输入/输出第一数据比特相关联的第一组i/o读出放大器中选择可以执行数据加扰的第二组i/o读出放大器。第二组i/o读出放大器可以对要存储在单元核心722中的数据比特进行加扰，并且可以将加扰数据比特存储在单元核心722中。因此，半导体存储设备700可以减少当比具有第二逻辑电平的数据比特更多的具有第一逻辑电平的数据比特被存储在单元核心722中时可能出现的核心噪声。
210.缓冲管芯710可以包括通孔ecc电路712，当从通过多条tsv线接收到的传输数据检
测到传输错误时，该通孔ecc电路712可以用传输奇偶校验比特校正传输错误，并且可以生成纠错数据。通孔ecc电路712可以被称为通孔纠错电路。
211.半导体存储设备700可以是可以通过多条tsv线传送数据和控制信号的堆叠芯片型存储设备或堆叠式存储设备。多条tsv线也可以被称为贯通电极。
212.在比较示例中，由于可能在tsv线路中存在的噪声，可能发生传输数据中的传输错误。由于tsv线路噪声导致的数据传输失败可以与由于存储管芯的错误操作导致的数据传输失败区分开来，因此可以将前者视为软数据传输失败(或软错误)。软数据传输失败可能是由于传输路径上的传输失败。与比较示例相比，软数据传输失败可以通过本发明构思的实施例的ecc操作来检测和补救。
213.可以在一个存储管芯720-u处形成的数据tsv线组732可以包括多条tsv线中的tsv线l1至lu，并且奇偶tsv线组734可以包括多条tsv线中的tsv线l10至lv。
214.数据tsv线组732中的tsv线l1至lu和奇偶校验tsv线组734中的奇偶tsv线l10至lv可以连接到在存储管芯720-1至720-u之间相应地形成的微凸块mcb。
215.存储管芯720-1至720-u中的每一个可以包括dram单元，每个dram单元包括至少一个存取晶体管和至少一个存储电容器。
216.半导体存储设备700可以具有三维(3d)芯片结构或2.5d芯片结构，并且可以通过数据总线b10与存储器控制器通信。缓冲管芯710可以通过数据总线b10连接到存储器控制器。
217.通孔ecc电路712可以基于通过奇偶tsv线组734接收到的传输奇偶校验比特确定通过数据tsv线组732接收到的传输数据中是否发生了传输错误。
218.当检测到传输错误时，通孔ecc电路712可以用传输奇偶校验比特校正传输数据上的传输错误。当传输错误不能被校正时，通孔ecc电路712可以输出指示发生不可校正的数据错误的信息。
219.图26是根据一些示例实施例的包括堆叠式存储设备的半导体封装的图。
220.参照图26，半导体封装900可以包括一个或多个堆叠式存储设备910和图形处理单元(gpu)920。gpu920可以包括存储器控制器925。
221.堆叠式存储设备910和gpu920可以安装在中介层930上，并且中介层可以安装在封装衬底940上。封装衬底940可以安装在焊球950上。存储器控制器925可以被实现为图1的存储器控制器100。
222.堆叠式存储设备910中的每一个可以以各种形式实现，并且可以是堆叠有多个层的高带宽存储器(hbm)形式的存储设备。因此，堆叠式存储设备910中的每一个可以包括缓冲管芯和多个存储管芯，并且多个存储管芯中的每一个可以包括存储单元阵列、多个i/o读出放大器和随机码生成器。
223.多个堆叠式存储设备910可以安装在中介层930上，并且gpu920可以与多个堆叠式存储设备910通信。例如，堆叠式存储设备910和gpu 920中的每一个可以包括物理区域，并且可以通过物理区域在堆叠式存储设备910和gpu 920之间执行通信。
224.随机码生成器可以被实现为随机码生成器400。如上所述，随机码生成器可以通过对属于第一域的第一信号进行计数来生成计数信号，并且可以通过基于属于不同于第一域的第二域的第二信号锁存计数信号来生成随机码，其中，第二域可以与第二信号的频率相
关联，并且第一域可以与第一信号的频率相关联。因此，可以确保随机码的随机性。
225.另外，可以基于随机码从与输入/输出第一数据比特相关联的第一组i/o读出放大器中选择可以执行数据加扰的第二组i/o读出放大器。第二组i/o读出放大器可以对要存储在半导体封装900中包括的单元核心中的数据比特进行加扰，并且可以将加扰数据比特存储在单元核心中。因此，半导体封装900可以减少当比具有第二逻辑电平的数据比特更多的具有第一逻辑电平的数据比特被存储在单元核心中时可能出现的核心噪声。
226.本发明构思的实施例可以应用于采用开放位线配置的半导体存储设备和存储系统。例如，本发明构思的实施例可以应用于使用半导体存储器设备作为工作存储器的系统，例如，智能电话、导航系统、笔记本计算机、台式计算机、游戏控制台等。
227.尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。