调整数据速率的存储设备和包括该存储设备的存储系统的制作方法

调整数据速率的存储设备和包括该存储设备的存储系统
1.相关申请的交叉引用
2.本技术基于并要求于2020年12月28日向韩国知识产权局提交的韩国专利申请no.10-2020-0185209的优先权，其公开内容通过引用其全部内容结合于此。
技术领域
3.本发明构思涉及存储设备，并且更具体地，涉及调整数据速率的存储设备和包括该存储设备的存储系统。


背景技术：

4.存储系统包括主机和存储设备。主机和存储设备通过通用闪存(ufs)、串行ata(sata)、小型计算机小型接口(scsi)、串行连接scsi(sas)、嵌入式mmc(emmc)等各种标准接口相互连接等。当在移动设备中使用存储系统时，主机和存储设备之间的高速操作可能很重要，并且可能期望数据速率的更快速改变。


技术实现要素：

5.本发明构思提供一种能够在维持高速模式的同时调整数据速率的存储设备、操作该存储设备的方法以及包括该存储设备的存储系统。
6.根据本发明构思的一方面，提供了一种操作存储设备的方法，该方法包括：以第一数据速率通过输入信号引脚从主机接收第一位序列，该第一位序列包括改变数据速率的请求；以第一数据速率通过输出信号引脚向主机发送第二位序列，该第二位序列包括对改变数据速率的请求的响应；以及根据最终位是否被输出来将数据速率改变为第二数据速率，所述最终位指示第二位序列的结束。
7.根据本发明构思的另一方面，提供了一种操作包括主机和存储设备在内的存储系统的方法，该方法包括：由主机以第一数据速率向存储设备发送第一位序列，该第一位序列包括改变数据速率的请求；由存储设备以第一数据速率向主机发送第二位序列，该第二位序列包括与改变数据速率的请求对应的响应；以及由主机和存储设备基于最终位来改变数据速率，该最终位指示第二位序列的结束。
8.根据本发明构思的另一方面，提供了一种存储设备包括：非易失性存储器，被配置为存储从主机接收的数据；设备控制器，被配置为控制非易失性存储器；以及互连部，通过多个引脚连接到主机，其中，该互连部被配置为以第一数据速率从主机接收包括数据速率改变请求的第一位序列，被配置为以第一数据速率向主机发送包括对数据速率改变请求的响应的第二位序列，以及被配置为根据最终位是否被输出来将数据速率改变为第二数据速率，该最终位指示第二位序列的结束。
附图说明
9.根据以下结合附图的具体实施方式将更清楚地理解本发明构思的实施例，在附图
中：
10.图1是示出了根据本发明构思的实施例的存储系统的框图；
11.图2是示出了根据本发明构思的示例实施例的主机和存储设备之间的接口的图；
12.图3是示出了根据本发明构思的示例实施例的时钟发生器的框图；
13.图4是用于描述根据本发明构思的示例实施例的主机和存储设备之间的链路启动操作和电源模式改变操作的流程图；
14.图5是用于描述根据本发明构思的示例实施例的数据速率的调整的图；
15.图6是根据本发明构思的示例实施例的操作主机的方法的流程图；
16.图7是根据本发明构思的示例实施例的操作存储设备的方法的流程图；
17.图8是用于描述根据本发明构思的示例实施例的数据速率复位操作的图；
18.图9是用于描述根据本发明构思的示例实施例的数据速率的调整的图；
19.图10是用于描述根据本发明构思的示例实施例的数据速率的调整的图；
20.图11是根据本发明构思的示例实施例的操作主机的方法的流程图；
21.图12是根据本发明构思的示例实施例的操作存储设备的方法的流程图；
22.图13是根据本发明构思的示例实施例的通用闪存(ufs)系统的图；
23.图14a至图14c是ufs卡的外形图；
24.图15是根据本发明构思的示例实施例的存储器系统的框图；
25.图16是根据本发明构思的示例实施例的适用于ufs设备的3dv-nand结构的图；以及
26.图17是示出了根据本发明构思的另一个示例实施例的存储器设备的图。
具体实施方式
27.图1是示出了根据本发明构思的实施例的存储系统的框图。参照图1，存储系统10包括存储设备100和主机200。例如，存储设备100和主机200可以根据通用闪存(ufs)标准中定义的接口协议彼此连接。因此，存储设备100可以是ufs设备，而主机200可以是ufs主机。然而，本发明构思不限于此，存储设备100和主机200可以根据各种标准接口连接。
28.主机200可以包括互连210和/或主机控制器220。主机200可以控制存储设备100的数据处理操作，例如数据读取操作或数据写入操作。主机200可以指代能够处理数据的数据处理设备，例如中央处理单元(cpu)、处理器、微处理器、应用处理器(ap)等。主机200可以执行操作系统(os)和/或各种应用。在示例实施例中，存储系统10可以被包括在移动设备中，并且主机200可以被实现为ap。在示例实施例中，主机200可以被实现为片上系统(soc)，因此主机200可以被嵌入到电子设备中。
29.存储设备100可以包括互连110、设备控制器120和/或非易失性存储器130。设备控制器120可以响应于来自主机200的写入请求来控制非易失性存储器130以将数据写入非易失性存储器130，或者响应于来自主机200的读取请求来控制非易失性存储器130读取非易失性存储器130中存储的数据。非易失性存储器130可以包括多个存储器单元。例如，存储器单元可以是闪存单元。在示例实施例中，存储器单元可以是nand闪存单元。然而，本发明构思不限于此，并且在其他实施例中，存储器单元可以是诸如电阻ram(reram)单元、相变ram(pram)单元和磁ram(mram)单元的电阻存储器单元。
30.此外，尽管图1示出了互连110和设备控制器120作为彼此区别的组件，但是设备控制器120可以包括互连110，并且该概念也适用于除图1之外的下述附图。例如，当设备控制器120实现为封装芯片时，互连110也可以一起实现在封装芯片上。
31.主机200可以包括第一引脚p1a，并且存储设备100可以包括被配置为连接到第一引脚p1a的第一引脚p1a
′
。第一引脚p1a和p1a
′
可以被称为时钟信号引脚。存储设备100可以通过第一引脚p1a
′
从主机200接收参考时钟信号ref_clk。
32.主机200可以包括第二引脚p2a和p2b，并且存储设备100可以包括被配置为分别连接到第二引脚p2a和p2b的第二引脚p2a
′
和p2b
′
。存储设备100可以通过第二引脚p2a
′
和p2b
′
从主机200接收输入信号，例如差分输入信号din_t和din_c。因此，第二引脚p2a
′
和p2b
′
可以被称为“输入信号引脚”，并且发送差分输入信号din_t和din_c所通过的信号线可以构成接收信道。例如，第二引脚p2a
′
可以被称为“正输入信号引脚”，而第二引脚p2b
′
可以被称为“负输入信号引脚”。
33.此外，主机200可以进一步包括第三引脚p3a和p3b，并且存储设备100可以进一步包括被配置为分别连接到第三引脚p3a和p3b的第三引脚p3a
′
和p3b
′
。存储设备100可以通过第三引脚p3a
′
和p3b
′
将输出信号(例如差分输出信号dout_t和dout_c)发送到主机200。因此，第三引脚p3a
′
和p3b’可以被称为“输出信号引脚”，并且发送差分输出信号dout_t和dout_c所通过的信号线可以构成发送信道。例如，第三引脚p3a
′
可以被称为“正输出信号引脚”，而第三引脚p3b
′
可以被称为“负输出信号引脚”。
34.主机200可以包括时钟发生器213。时钟发生器213可以产生参考时钟信号ref_clk，并且可以基于参考时钟信号ref_clk产生用于数据发送的内部时钟信号。时钟发生器213可以通过改变参考时钟信号或内部时钟信号的频率来调整数据速率。稍后将参照图3详细描述时钟发生器213。
35.主机200可以进一步包括突尾(tail-of-burst)(tob)检测器221。尽管图1示出了tob检测器221被包括在主机控制器220中，但是本发明构思不限于此，并且tob检测器221可以被包括在互连210中。tob检测器221可以检测通过第三引脚p3a和p3b接收的位序列的最终位。位序列可以被称为突发，并且最终位可以被称为tob。主机控制器220可以向存储设备100发送改变电源模式的请求。改变电源模式的请求可以被称为电源模式改变请求pwr_req。电源模式可以包括高速模式和低速模式，并且可以为高速模式和低速模式设置多个数据速率。主机控制器220可以通过电源模式改变请求pwr_req请求数据速率的改变以及高速模式和低速模式之间的改变。主机控制器220可以从存储设备100接收对电源模式改变请求pwr_req的响应。对电源模式改变请求pwr_req的响应可以被称为电源模式改变响应pwr_cnf。当接收到包括电源模式改变响应pwr_cnf的突发的tob时，主机控制器220可以控制时钟发生器213，从而调整数据速率。tob检测器221可以检测包括电源模式改变响应pwr_cnf的突发的tob。
36.存储设备100可以包括时钟发生器113。时钟发生器113可以基于通过时钟信号引脚p1a
′
接收的参考时钟信号ref_clk，产生用于数据发送的内部时钟信号。时钟发生器113可以通过改变内部时钟信号的频率来调整数据速率。稍后将参照图3详细描述时钟发生器113。
37.存储设备100可以进一步包括tob检测器121。尽管图1示出了tob检测器121被包括
在设备控制器120中，但是本发明构思不限于此，并且tob检测器121可以被包括在互连110中。tob检测器121可以检测通过第二引脚p2a
′
和p2b
′
接收的突发的tob。当tob检测器121检测到包括电源模式改变请求pwr_req的突发的tob时，互连110可以通过第三引脚p3a
′
和p3b
′
发送包括电源模式改变响应pwr_cnf的突发的tob。当包括电源模式改变响应pwr_cnf的突发的tob被发送时，互连110可以控制时钟发生器113，从而调整数据速率。
38.互连110和210可以提供用于在主机200和存储设备100之间交换数据的接口。在示例实施例中，互连110可以包括物理层(pl)111和/或链路层(ll)112，并且pl111可以连接到第一至第三引脚p1a
′
、p2a
′
、p2b
′
、p3a
′
，和/或p3b
′
。同样地，互连210可以还包括pl211和ll212，并且pl211可以连接到第一至第三引脚p1a、p2a、p2b、p3a和/或p3b。pl111和pl211可以各自包括用于在主机200和存储设备100之间交换数据的物理组件，例如至少一个发送器和至少一个接收器。主机发送器host tx可以被配置为包括第二引脚p2a和p2b，并且主机接收器host rx可以被配置为包括第三引脚p3a和p3b。设备发送器设备tx可以被配置为包括第三引脚p3a
′
和p3b
′
，并且设备接收器设备rx可以被配置为包括第二引脚p2a
′
和p2b
′
。ll112和212可以各自管理数据的发送和组成，并且还可以管理数据的完整性和错误。
39.发送器tx和接收器rx可以从时钟发生器213和113接收参考时钟信号并且根据参考时钟信号发送和接收数据。根据本发明构思的示例实施例的主机200可以通过在从存储设备100接收到突发的tob之后调整数据速率来减少或防止在正在发送的数据中发生错误的情况。此外，因为根据本发明构思的示例实施例的主机200可以通过使用一个时钟发生器213来驱动主机发送器host tx和主机接收器host rx，所以与其中时钟发生器分别提供给主机发送器host tx和主机接收器host rx的示例实施例相比，可以减小存储系统10的尺寸。
40.根据本发明构思的示例实施例的存储设备100可以通过在突发的tob被输出到主机200之后调整数据速率来减少或防止在正在发送的数据中发生错误的情况。此外，因为根据本发明构思的示例实施例的存储设备100可以通过使用一个时钟发生器113来驱动设备发送器device tx和设备接收器device rx，所以与其中时钟发生器分别提供给设备发送器hdevice tx和设备接收器device rx的示例实施例相比，可以减小存储系统10的尺寸。
41.在示例实施例中，当存储系统10是移动设备时，ll112和ll212可以由“unipro”规范定义，而pl111和pl211可以由“m-phy”规范定义。unipro和m-phy是移动行业处理器接口(mipi)联盟提出的接口协议。在示例实施例中，ll112和ll212可以各自包括物理适配层。物理适配层可以控制pl111和pl211来管理数据符号或管理电源。
42.在示例实施例中，存储设备100可以被实现为无dram设备，并且无dram设备可以指不包括dram缓存的设备。在示例实施例中，设备控制器120可以不包括dram控制器。例如，存储设备100可以使用非易失性存储器130的部分区域作为缓冲存储器。
43.在一些实施例中，存储设备100可以是嵌入在电子设备中的内部存储器。例如，存储设备100可以是嵌入式ufs存储器设备、嵌入式多媒体卡(emmc)或固态驱动器(ssd)。然而，本发明构思不限于此，并且存储设备100可以包括非易失性存储器，例如一次性可编程rom(otprom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除以及可编程rom(eeprom)、掩膜rom、闪存rom等。在示例实施例中，存储设备10可以是可从电子设备拆卸的外部存储器。例如，存储设备100可以包括ufs存储卡、紧凑型闪存(cf)卡、安全数字(sd)卡、
微型安全数字(sd)卡、迷你安全数字(sd)卡、极速数字(xd)卡和记忆棒中的至少一种。
44.存储系统10可以被实现为电子设备，例如个人计算机(pc)、膝上型计算机、移动电话、智能手机、平板pc、个人数字助理(pda)、企业数字助理(eda))、数码相机、数码摄像机、音频设备、便携式多媒体播放器(pmp)、个人导航设备或便携式导航设备(pnd)、mp3播放器、掌上游戏机、电子书终端等。此外，存储系统10可以被实现为各种类型的电子设备，该电子设备包括可穿戴设备，例如手表或头戴式显示器(hmd)。
45.在下文中，将参照图2详细描述主机200和存储设备100之间的接口。
46.图2是示出了根据本发明构思的示例实施例的主机和存储设备之间的接口的图。
47.参照图2，接口20可以包括主机控制器220和设备控制器120之间的链路300，其中链路300可以包括多个信道310、320和/或330。链路300可以包括与每个方向对应的至少一个信道，并且每个方向上的信道数量可以不必是对称的。例如，链路300可以包括与从主机控制器220到设备控制器120的第一方向对应的两个信道310和320以及与从设备控制器120到主机控制器220的第二方向对应的一个信道330，但是发明构思不限于此。例如，与第一方向对应的两条信道310和320可以构成第一子链路，而与第二方向对应的一条信道330可以构成第二子链路。
48.接口20可以支持多个信道。信道310、320和/或330是用于发送信息的单向、单信号和发送沟道。例如，信道320可以包括发送器tx1、接收器rx1和用于发送器txl和接收器rx1之间的点对点互连的线路line。例如，发送器tx1可以连接到与差分信号的正节点对应的引脚txdp和与差分信号的负节点对应的引脚txdn，而接收器rx1可以连接到与差分信号的正节点对应的引脚rxdp和与差分信号的负节点对应的引脚rxdn。线路line包括两条差分线路，分别连接发送器tx1和接收器rx1的引脚txdp和rxdp以及引脚txdn和rxdn，其中，这些线可以与发送线对应。
49.链路300可以进一步包括提供双向数据发送功能的信道管理340和350。尽管图2示出信道管理350和主机控制器220彼此分开，但是本发明构思不限于此，并且信道管理350可以被包括在主机控制器220中。同样地，尽管图2示出了信道管理340和设备控制器120彼此分开，但是本发明构思不限于此，并且信道管理340可以被包括在设备控制器120中。
50.一起参照图1和图2，主机200的互连210中包括的发送器和存储设备100的互连110中包括的接收器构成一个信道。然而，主机200的互连210中包括的发送器和接收器的数量可以不同于存储设备100的互连110中包括的发送器和接收器的数量。此外，主机200的能力可能与存储设备100的能力不同。因此，主机200和存储设备100执行用于识别在它们之间物理连接的信道并从彼此接收信息的处理。因此，主机200和存储设备100在交换数据之前执行链接启动过程。通过执行链路启动过程，主机200和存储设备100可以交换和识别关于发送器和接收器的数量的信息、关于物理连接的信道的信息以及关于彼此的能力的信息。在链接启动过程完成之后，主机200和存储设备100被设置为能够更稳定地彼此交换数据的链接状态。链接启动过程可以在第一次使用存储系统10时执行的初始化操作期间或在存储系统10的启动操作期间执行。此外，可以在恢复链接状态中的错误的操作期间执行链接启动过程。稍后可以参照图4详细描述链路启动过程。
51.图3是示出了根据本发明构思的示例实施例的时钟发生器的框图。时钟发生器40可以是图1的时钟发生器213或113的实施方式的示例。时钟发生器40可以是锁相环电路。当
时钟发生器40是存储设备100中包括的时钟发生器113的示例实施方式时，可以省略产生参考时钟信号ref_clk的振荡器410，并且可以理解，参考时钟信号ref_clk是从主机200接收的。
52.时钟发生器40可以基于参考时钟信号ref_clk产生内部时钟信号int_clk。发送器(tx)50和接收器(rx)60可以与内部时钟信号int_clk同步地发送/接收数据。tx50和rx60可以是图2中所示的发送器tx和接收器rx的示例。时钟发生器40可以包括振荡器410、相位/频率检测器420、电荷泵430、环路滤波器440、压控振荡器(vco)450和/或分频器460。
53.振荡器410可以产生不管工艺、电压和温度的变化具有恒定频率的参考时钟信号ref_clk。例如，参考时钟信号ref_clk的频率可以是19.2mhz、26mhz、38.4mhz和52mhz的四个值中的一个，但不限于此。
54.相位/频率检测器420可以将参考时钟信号ref_clk与从分频器460接收的反馈信号进行比较，并且基于比较的结果来输出指示参考时钟信号ref_clk和反馈信号之间的相位差的信号。
55.电荷泵430可以基于从相位/频率检测器420接收的信号来存储或释放电荷。环路滤波器440可以用作低通滤波器以去除噪声频率。
56.vco 450可以基于从环路滤波器440接收的电压来控制内部时钟信号int_clk的频率。例如，vco 450可以通过接收正电压来增加内部时钟信号int_clk的频率。vco 450可以通过接收负电压来降低内部时钟信号int_clk的频率。
57.分频器460可以根据分频比对内部时钟信号int_clk进行计数，并将计数后的信号作为反馈信号提供给相位/频率检测器420。尽管图3示出了一个分频器460，但是时钟发生器400可以包括具有不同分频比的多个分频器。
58.如稍后将参照附图所述，根据本发明构思的实施例的存储系统可以通过改变内部时钟信号的频率来调整数据速率。为了改变内部时钟信号的频率，可以改变分频器460的分频比或者可以改变参考时钟信号ref_clk的频率。
59.根据本发明构思的示例实施例的存储系统可以通过使用一个时钟发生器40来驱动发送器tx和接收器rx。因此，与为发送器tx和接收器rx中的每一个提供时钟发生器的示例实施例相比，可以减小主机和存储设备的尺寸。
60.图4是用于描述根据本发明构思的示例实施例的主机和存储设备之间的链路启动操作和电源模式改变操作的流程图。例如，图4是用于描述主机200a和存储设备100a之间的链接启动操作(操作s360)和电源模式改变操作(操作s380)的流程图。当执行链接启动操作(操作s360)时，在操作s370中，主机200a和存储设备100a可以在链接状态下操作。
61.可以通过使用多操作握手方法来执行链路启动操作(操作s360)，在多操作握手方法中，unipro触发事件在主机200a和存储设备100a之间被交换以在两个方向上建立初始链路通信。链接启动操作(操作s360)可以被定义为预定的、或者备选地期望的操作(操作s361至s365)，可以为每个操作使用触发事件，并且可以多次发送每个触发事件。
62.操作s361是数据信道发现操作。在操作s361中，可以发现连接在主机200a和存储设备100a之间的信道。在操作s361中，主机200a和存储设备100a可以在所有可用的tx信道上重复发送第一触发事件trg_upr0。主机200可以持续发送第一触发事件trg_upr0，直到从存储设备100接收到第一触发事件消息。从主机200a发送的第一触发事件trg_upr0可以包
括发送第一触发事件trg_upr0的主机200a的tx信道的物理信道号。此外，存储设备100a可以持续发送第一触发事件trg_upr0，直到从主机200a接收到第一触发事件消息。从存储设备100a发送的第一触发事件trg_upr0可以包括发送第一触发事件trg_upr0的存储设备100a的tx信道的物理信道号。
63.操作s362是数据信道重新对齐操作。在操作s362中，主机200a和存储设备100a可以在所有可用的tx信道上发送第二触发事件trg_upr1。主机200a可以持续发送第二触发事件trg_upr1，直到从存储设备100a接收到第二触发事件消息。从主机200a发送的第二触发事件trg_upr1可以包括关于连接到主机200a的tx信道的信息。此外，存储设备100a可持续地发送第二触发事件trg_upr1，直到从主机200a接收到第二触发事件消息。从存储设备100a发送的第二触发事件trg_upr1可以包括关于连接到存储设备100a的tx信道的信息。
64.操作s363是链路启动终止操作。在操作s363中，主机200a和存储设备100a可以在pl111和pl211的属性中反映连接信道的数量。在操作s363中，主机200a和存储设备100a可以在所有可用的tx信道上发送第三触发事件trg_upr2。主机200a可以持续发送第三触发事件trg_upr2，直到从存储设备100a接收到与第三触发事件trg_upr2对应的消息。从主机200a发送的第三触发事件trg_upr2可以包括关于连接到主机200a的tx信道的逻辑信道号的信息。此外，存储设备100a可持续地发送第三触发事件trg_upr2，直到从主机200a接收到对与第三触发事件trg_upr2对应的第三触发事件消息。从存储设备100a发送的第三触发事件trg_upr2可以包括关于连接到存储设备100a的tx信道的逻辑信道号的信息。当执行操作s363时，主机200和存储设备100a可以具有匹配的可用信道的逻辑信道号。
65.操作s364是能力交换操作。在操作s364中，主机200a和存储设备100a可以交换能力信息cap。例如，主机200a和存储设备100a可以交换和识别彼此的能力信息cap以传达互连210和110的架构要求。互连210和110的架构要求可以包括例如带宽、定时器、速度档位、终止/取消终止、加扰等。当执行操作s364时，互连210和110收集彼此的能力信息cap，并且可以根据收集的能力信息cap设置互连210和110的pl的属性。当执行操作s364时，在操作s370中，主机200a和存储设备100a可以在链接状态下运行。在链接状态下，主机200a与储存设备100a可以在默认电源模式下运行。默认电源模式可以是高速模式(hs模式)或低速模式(ls模式)。此外，在链接状态下，主机200a和存储设备100a可以以默认数据速率发送/接收数据。在示例实施例中，默认数据速率可以是第一数据速率dr1。
66.操作s380是电源模式改变操作。在操作s380中，主机200a和存储设备100a可以执行电源模式改变操作，并且可以执行用于新电源模式的链接配置。操作s380可以包括多个操作s381至s384。
67.在操作s381中，主机200a可以向存储设备100a发送电源模式改变请求pwr_req。电源模式改变请求pwr_req可以包括要改变到的电源模式的类型、速度档位或速度系列。电源模式可以是hs模式或ls模式。速度档位可以指数据速率，而速度系列可以指一组多个速度档位。例如，速度系列可以分为系列a和系列b。a系列可以包括分别对应1.25gbps、2.5gbps、5gbps和10.0gbps的四个档位。b系列可以包括具有比a系列中包括的速度档位高的频率的速度档位。例如，b系列中包括的速度档位可以对应于比a系列中包括的速度档位高的频率，例如1.46gbps、2.92gbps、5.83gbps和11.66gbps。
68.在操作s382中，存储设备100a可以向主机200a发送电源模式改变响应pwr_cnf。电
源模式改变响应pwr_cnf可以包括状态信息、电源模式的类型、速度档位或速度系列。状态信息可以指指示是否可以改变电源模式的信息。
69.为了便于解释，已经描述了主机200a发送电源模式改变请求pwr_req并且存储设备100a发送电源模式改变响应pwr_cnf。然而，在一些示例实施例中，存储设备100a可以向主机200a发送电源模式改变请求pwr_req，并且主机200a可以向存储设备100a发送电源模式改变响应pwr_cnf。在下文中，在本说明书中，假设主机200a发送电源模式改变请求pwr_req并且存储设备100a发送电源模式改变响应pwr_cnf。
70.在操作s383中，存储设备100a可以在发送电源模式改变响应pwr_cnf之后调整数据速率。可以通过改变内部时钟信号的频率来调整数据速率。当通过线路发送数据时，同时内部时钟信号的频率正在改变时，可能会发生错误。因此，在预定的、或备选地期望的配置的时间config_time期间，可以不通过线路line发送数据，并且可以在配置的时间config_time内改变内部时钟信号的频率。
71.在操作s384中，主机200a可以在接收到电源模式改变响应pwr_cnf之后调整数据速率。换言之，可以从存储设备100a接收包括指示可以改变电源模式的状态信息的电源模式改变响应pwr_cnf，并且可以在配置的时间config_time期间改变内部时钟信号的频率。
72.根据本发明构思的示例实施例的存储系统可以通过在配置的时间config_time期间改变内部时钟信号的频率来调整数据速率，在该配置的时间config_time中数据不在线路上发送。此外，主机200a和存储设备100a可以通过在配置的时间config_time已经过去之后发送数据来稳定地交换数据。
73.图10是用于描述根据本发明构思的示例实施例的数据速率的调整的图。例如，图5示出了数据通过主机发送器host tx和设备发送器device tx发送到线路line以调整数据速率的数据。尽管图5中未示出，但如以上参照图2所述，主机发送器host tx可以通过线路line连接到设备接收器device rx，并且设备发送器device tx可以通过线路line连接到主机接收器host rx。因此，通过设备接收器device rx接收的数据可以与通过主机发送器host tx发送的数据相同，但可能出现与线路延迟一样多的相位差。通过主机接收器host rx接收的数据可能与通过设备发送器device tx发送的数据相同，但可能出现与线路延迟一样多的相位差。下面可以参照图1至图4中的至少一个来描述图5。
74.参照图5，主机200和存储设备100可以在维持hs模式的同时调整数据速率。hs模式可以是其中通过信道发送的位通过逻辑电平来表示的电源模式，其中，不归零(nrz)方案可以应用于hs模式，在该不归零(nrz)方案中，即使在逻辑高周期持续时，周期之间也不需要逻辑低周期。在hs模式下，可以根据通过对参考时钟信号进行分频而产生的内部时钟信号的频率来确定数据速率。
75.根据参考时钟信号的频率，数据速率可以分为速度系列a和b。例如，基于具有第一频率的第一参考时钟信号确定的数据速率可以被称为系列a，而基于具有第二频率的第二参考时钟信号确定的数据速率可以被称为系列b。系列a和b可以各自包括多个速度档位。通过对参考时钟信号进行分频，可以产生具有各种频率的内部时钟信号，并且与每个内部时钟信号对应的数据速率可以被称为速度档位。
76.主机发送器host tx或设备发送器device tx可以处于省电状态和突发状态中的至少一种。省电状态是用于降低或最小化功耗的状态，并且可以是其中线路line由负差分
线路电压dif-n或零差分线路电压dif-z驱动的状态。省电状态可以是停顿状态、睡眠状态、休眠状态、禁用状态和未通电状态中的一种。在本发明构思的实施例中，假设省电状态是停顿状态。突发状态是通过线路line发送数据的状态，并且可以是其中用正差分线路电压dif-p驱动线路line的状态。突发状态可以包括其中以hs模式发送数据的hs突发状态和其中以ls模式发送数据的ls突发状态。除了dif-n状态或dif-p状态之外，线路line可以具有指示高阻抗状态或dif-x状态的dif-q状态。这里，差分线路电压可以被定义为通过从连接到正节点的线路的电压减去连接到负节点的线路的电压而获得的值。
77.线路line可以与图2所示的接口20中包括的任何线路对应。例如，线路line可以与发送图1的差分输入信号din_t和din_c的差分输入信号线对应。例如，当施加正输入信号din_t的第二引脚p2a
′
的电压电平高于施加负输入信号din_c的第二引脚p2b
′
的电压电平时，线路line可以在dif-p状态或可以是逻辑高。例如，当施加正输入信号din_t的第二引脚p2a
′
的电压电平低于施加负输入信号din_c的第二引脚p2b
′
的电压电平时，线路line可以在dif-n状态或可以是逻辑低。例如，当施加正输入信号din_t的第二引脚p2a
′
的电压电平与施加负输入信号din_c的第二引脚p2b
′
的电压电平几乎相同时，线路line可以在dif-z状态或可以是接地状态。
78.参照图5，在突发状态下通过线路发送的位序列可以被称为突发。突发可以包括准备周期、虚设周期、电源模式改变请求pwr_req或电源模式改变响应pwr_cnf以及tob。准备周期可以是指示突发开始的周期并且可以是其中线路由正差分线路电压dif-p驱动的周期。虚设周期可以是包括表示无意义数据的至少一个位的周期。主机接收器host rx和设备接收器device rx可以忽略所接收的突发中的虚设周期中包括的数据。电源模式改变请求pwr_req可以包括用于请求改变数据速率的信息。电源模式改变响应pwr_cnf可以包括响应于电源模式改变请求pwr_req的信息。tob可以是指示突发的结束的至少一个位。tob可以是在其中线路由负差分线路电压dif-n驱动的期间发送的位。tob可以包括unipro规范中描述的mk符号或填充符号。
79.参照图5，主机200可以在hs模式下通过主机发送器host tx以第一数据速率dr1发送第一突发burst 1。第一突发burst 1可以包括用于请求将数据速率改变为第二数据速率dr2的电源模式改变请求pwr_req。
80.存储设备100可以在hs模式下通过设备发送器设备tx以第一数据速率dr1发送第二突发burst 2。第二突发burst 2可以包括与电源模式改变请求pwr_req对应的电源模式改变响应pwr_cnf。
81.当第二突发burst 2的tob通过设备发送器设备tx被输出时，存储设备100可以将数据速率调整为第二数据速率dr2。例如，当tob被输出时，时钟发生器113可以通过改变内部时钟信号的频率来将数据速率调整为第二数据速率dr2。在预定的、或备选地期望的配置的时间config_time期间，可以不通过连接到设备发送器device tx的线路line发送数据，并且可以在配置的时间config_time内调整数据速率。
82.在一些示例实施例中，时钟发生器113可以共同用于设备发送器device tx和设备接收器device rx。因此，当设备接收器device rx从主机发送器host tx接收电源模式改变请求pwr_req之后立即改变内部时钟信号的频率时，通过设备发送器device tx发送的电源模式改变响应pwr_cnf可能未到达主机接收器host rx。根据本发明构思的示例实施例的存
储设备100可以在输出第二突发burst 2之后改变内部时钟信号的频率，从而使用公共内部时钟信号来改变设备发送器设备tx和设备接收器rx的数据速率。换言之，因为可以通过使用一个锁相环(pll)电路来改变设备发送器设备tx和设备接收器设备rx的数据速率，所以可以减小存储系统的尺寸。
83.当通过主机接收器host rx接收第二突发burst 2的tob时，主机200可以将数据速率调整为第二数据速率dr2。尽管未示出，主机接收器host rx可以通过线路连接到设备发送器device tx。例如，当接收到tob时，时钟发生器213可以通过改变内部时钟信号的频率来将数据速率调整为第二数据速率dr2。在预定的、或备选地期望的配置的时间config_time期间，可以不通过连接到主机发送器host tx的线路line发送数据，并且可以在配置的时间config_time内调整数据速率。
84.在一些示例实施例中，时钟发生器213可以共同用于主机发送器host tx和主机接收器host rx。因此，当主机发送器host tx向设备接收器device rx发送电源模式改变请求pwr_req之后立即改变内部时钟信号的频率时，通过设备发送器device tx发送的电源模式改变响应pwr_cnf可能未到达主机接收器host rx。根据本发明构思的示例实施例的主机200可以在接收第二突发burst 2之后改变内部时钟信号的频率，从而使用公共内部时钟信号来改变主机发送器host tx和主机接收器rx的数据速率。换言之，因为可以通过使用一个pll电路来改变主机发送器host tx和主机接收器host rx的数据速率，所以可以减小存储系统的尺寸。
85.当在维持hs模式的同时调整数据速率时，在改变内部时钟信号的频率时正在发送的数据中可能发生错误。因此，内部时钟信号的频率可以在ls模式下改变。ls模式可以是不使用参考时钟信号的发送模式。例如，ls模式可以基于脉宽调制(pwm)方案。在基于pwm方案的ls模式中，可以应用归零(rz)方案，其中在通过信道发送的信号的逻辑高周期之间需要存在逻辑低周期。换言之，因为ls模式是不使用内部时钟信号的发送模式，所以即使在ls模式下调整内部时钟信号的频率，发送的数据中也可以不发生错误。
86.然而，要改变hs模式的数据速率，当电源模式改变为ls模式时，内部时钟信号的频率在ls模式下改变，并且电源模式又变回hs模式，它可能需要大量时间。
87.在根据本发明构思的示例实施例的存储系统中，在数据不通过信道发送的配置的时间期间，在维持hs模式的同时即使通过改变参考时钟信号的频率而改变数据速率时，也可以不发生数据错误。
88.图11是根据本发明构思的示例实施例的操作主机的方法的流程图。例如，图6示出了调整主机发送器host tx和主机接收器host rx的数据速率的方法。操作主机的方法可包括多个操作s610至s640。下面可以参照图1至图5中的至少一个来描述图6。
89.在操作s610中，主机200可以通过主机发送器host tx将包括电源模式改变请求pwr_req的第一突发burst 1发送到存储设备100。第一突发burst 1可以是在主机发送器host tx维持突发状态时通过线路发送到存储设备100的位序列。电源模式改变请求pwr_req可以包括要改变到的电源模式的类型、速度档位或速度系列。电源模式可以是hs模式或ls模式。速度档位可以指数据速率，而速度系列可以指一组多个速度档位。
90.在操作s620中，主机200可以通过主机接收器host rx从存储设备100接收包括电源模式改变响应pwr_cnf的第二突发burst 2。第二突发burst 2可以是在设备发送器
device tx维持突发状态时通过线路发送到主机200的位序列。电源模式改变响应pwr_cnf可以与电源模式改变请求pwr_req对应并且可以包括状态信息、电源模式的类型、速度档位或速度序列。状态信息可以指指示是否可以改变电源模式的信息。
91.在操作s630中，主机200中包括的tob检测器221可以检测第二突发burst 2的tob。tob检测器221可以通过识别预定的、或备选地期望的位序列来检测tob。当未检测到tob时，tob检测器221可以执行检测操作直到检测到tob，并且当检测到tob时，可执行操作s640。
92.在操作s640中，主机200可以调整主机发送器host tx和主机接收器host rx的数据速率。例如，时钟发生器213可以改变参考时钟信号的频率或改变基于参考时钟信号产生的内部时钟信号的频率，从而设置与电源模式改变请求pwr_req中包括的速度档位或速度系列对应的数据速率。在一些示例实施例中，在操作s640中，如上面参照图3所述，振荡器410可以改变参考时钟信号的频率或者分频器460可以改变分频比，从而改变内部时钟信号的频率。
93.根据本发明构思的示例实施例的主机可以通过检测tob来确定何时从存储设备接收所有突发。因此，当数据不是通过连接到主机发送器host tx和主机接收器host rx的线路发送时，可以调整数据速率，从而可以减少或防止正在调整数据速率时可能发生的发送数据错误。
94.此外，因为主机发送器主机tx和主机接收器主机rx两者的数据速率可以通过使用一个时钟发生器213来调整，所以与其中分别为主机发送器host tx和主机接收器host rx提供时钟发生器的示例实施例相比，可以减小存储系统的尺寸。
95.图7是根据本发明构思的示例实施例的操作存储设备的方法的流程图。例如，图7示出了调整设备发送器device tx和设备接收器device rx的数据速率的方法。操作存储设备的方法可以包括多个操作s710至s740。下面可以参照图1至图5来描述图7。
96.在操作s710中，如上面参照图5所述，存储设备100可以通过设备接收器设备rx从主机200接收包括电源模式改变请求pwr_req的第一突发burst 1。
97.在操作s720中，如上面参照图5所述，存储设备100可以通过设备发送器device rx向主机200发送包括电源模式改变响应pwr_cnf的第二突发burst 2。电源模式改变响应pwr_cnf可以与电源模式改变请求pwr_req对应并且可以包括状态信息、电源模式的类型、速度档位或速度序列。状态信息可以指指示是否可以改变电源模式的信息。
98.在操作s730中，存储设备100中包括的tob检测器121可以检测第一突发burst 1的tob。tob检测器121可以通过识别预定的、或备选地期望的位序列来检测tob。当未检测到tob时，tob检测器121可执行检测操作直到检测到tob，并且当检测到tob时，可执行操作s740。
99.在操作s740中，存储设备100可以通过设备发送器device tx发送第二突发burst 2的tob。发送tob之后，直到配置的时间config_time已经过去之后，才可以在线路line上发送数据。
100.在操作s750中，存储设备100可以调整设备发送器device tx和设备接收器device rx的数据速率。例如，时钟发生器113可以从主机200接收具有改变的频率的参考时钟信号或者改变基于参考时钟信号产生的内部时钟信号的频率，从而设置与电源模式改变请求pwr_req中包括的速度档位或速度系列对应的数据速率。在一些示例实施例中，在操作s750
中，如上面参照图3所述，振荡器410可以改变参考时钟信号的频率或者分频器460可以改变分频比，从而改变内部时钟信号的频率。存储设备100可以在配置的时间config_time期间改变内部时钟信号的频率。
101.根据本发明构思的示例实施例的存储设备可以通过检测tob来确定何时从主机接收所有突发。当检测到tob时，存储设备可以调整数据速率。换言之，由于存储设备在配置的时间config_time期间调整数据速率，在该配置的时间config_time中，数据不发送到连接到设备发送器device tx和设备接收器device rx的线路，因此在数据的调整期间，发送数据中可能发生的错误可能会降低或被阻止。
102.此外，因为设备发送器设备tx和设备接收器设备rx两者的数据速率可以通过使用一个时钟发生器113来调整，所以与其中分别为设备发送器device tx和设备接收器device rx提供时钟发生器的示例实施例相比，可以减小存储系统的尺寸。
103.图8是用于描述根据本发明构思的示例实施例的数据速率复位操作的图。例如，在图8中，假设由于在包括主机接收器host rx和设备发送器device tx的线路lane中发生错误，存储设备100b发送的数据未到达主机200b。此外，假设主机200b和存储设备100b以第一数据速率dr1发送/接收数据，直到数据速率被调整或被复位。数据速率复位操作可以包括多个操作s801至s819。
104.在操作s801中，主机200b可以通过主机发送器host tx发送包括第一电源模式改变请求pwr_req1的第一突发burst 1。主机200b可以发送第一电源模式改变请求pwr_req1并监控在第一超时timeout 1内是否接收到第一电源模式改变响应pwr_cnf1。在操作s803中，存储设备100b可以响应于第一电源模式改变请求pwr_req1通过设备发送器device tx发送包括第一电源模式改变响应pwr_cnf1的第二突发burst 2。然而，由于包括设备发送器device的信道lane中的错误，第一电源模式改变响应pwr_cnf1可能未到达主机200b。
105.在操作s805中，当在第一超时timeout 1内未接收到第一电源模式改变响应pwr_cnf1时，主机200b可以通过主机发送器host tx发送第二电源模式改变请求pwr_req2。第二电源模式改变请求pwr_req2可以被包括在第一突发burst 1中。主机200b可以发送第二电源模式改变请求pwr_req2并监控是否在第二超时timeout2内接收到第二电源模式改变响应pwr_cnf2。第二超时timeout 2的长度可以与第一超时timeout 1的长度相同或不同。在操作s807中，存储设备100b可以响应于第二电源模式改变请求pwr_req2通过设备发送器device tx发送第二电源模式改变响应pwr_cnf2。第二电源模式改变响应pwr_cnf2可以被包括在第二突发burst 2中。然而，由于包括设备发送器device的信道lane中的错误，第二电源模式改变响应pwr_cnf2可能未到达主机200b。
106.在一些示例实施例中，在操作s807之后，可以执行用于调整存储设备100b的数据速率的操作s820。操作s820可以包括多个操作s809至s813。在操作s809中，主机200b可以通过主机发送器host tx发送第一突发burst 1的tob。在操作s811中，存储设备100b可以检测第一突发burst 1的tob并且通过设备发送器设备tx发送第二突发burst 2的tob。然而，由于包括设备发送器device的信道lane中的错误，第二突发burst 2的tob可能未到达主机200b。在操作s813中，如上面参照图7所述，存储设备100b可以发送第二突发burst 2的tob并且将数据速率从第一数据速率dr1改变为第二数据速率dr2。在一些示例实施例中，可以省略操作s820。
107.在操作s815中，当在第二超时timeout 2内未接收到第二电源模式改变响应pwr_cnf2时，主机200b可以向存储设备100b发送线路复位信号。线路复位信号可以通过专用的复位信号引脚发送。线路复位信号可以是当发生故障时指示互连110的pl111的复位的信号。在操作s817中，存储设备100b可以复位pl111中包括的设备接收器设备rx和设备发送器设备tx的数据速率。因为主机200b未调整数据速率，当超时发生时，主机200b的数据速率可以被设置为第一数据速率dr1。
108.在一些示例实施例中，存储设备100b可以将数据速率复位为在线路复位信号的接收之前的数据速率，即第一数据速率dr1。因此，即使仅复位存储设备100b的数据速率，主机200b和存储设备100b也可以使用相同的数据速率顺畅地通信。
109.在一些示例实施例中，存储设备100b可以将数据速率复位为默认数据速率。默认数据速率可以在图4的链路启动操作(操作s360)中预先设置。可以从多个速度系列的每一个中包括的多个速度档位中选择默认数据速率。例如，默认数据速率可以是第一数据速率dr1或第二数据速率dr2。在一些示例实施例中，主机200b可以执行操作s819。在操作s819中，主机200b可以将数据速率复位为默认数据速率。换言之，通过执行操作s819，主机200b和存储设备100b被复位为相同的默认数据速率，因此主机200b和存储设备100b可以使用相同的数据速率顺畅地通信。
110.图9是用于描述根据本发明构思的示例实施例的数据速率的调整的图。例如，图9是用于描述从设备发送器device tx发送的数据由于链路错误而未到达主机接收器host rx的示例实施例的图。因此，下面可以参照图8来描述图9，并且可以省略与上面参照图5给出的描述相同的描述。
111.参照图9，主机200b可以在hs模式下通过主机发送器host tx以第一数据速率dr1发送第一突发burst 1。第一突发burst 1可以包括用于请求将数据速率改变为第二数据速率dr2的第一电源模式改变请求pwr_req1。主机200b可以监控与第一电源模式改变请求pwr_req1对应的第一电源模式改变响应pwr_cnf1是否在第一超时timeout 1内到达。存储设备100b可以响应于第一电源模式改变请求pwr_req1发送第一电源模式改变响应pwr_cnf1。然而，由于链路错误，第一电源模式改变响应pwr_cnf1可能未到达主机接收器host rx。
112.当第一超时timeout 1已经过去时，主机200b可以发送第二电源模式改变请求pwr_req2。第二电源模式改变请求pwr_req2可以被包括在第一突发burst 1中。主机200b可监控与第二电源模式改变请求pwr_req2对应的第二电源模式改变响应pwr_cnf2是否在第二超时timeout 2内到达。存储设备100b可以响应于第二电源模式改变请求pwr_req2发送第二电源模式改变响应pwr_cnf2。然而，由于链路错误，第二电源模式改变响应pwr_cnf2可能未到达主机接收器host rx。
113.如上面在图8的操作s809中所述，主机200b可以发送第一突发burst 1的tob。如上文在图8的操作s811中所述，存储设备100b可以接收第一突发burst 1的tob并输出第二突发burst 2的tob。如上面在图8的操作s813中所述，存储设备100b可以将数据速率从第一数据速率dr1调整为第二数据速率dr2。
114.当第二超时timeout 2已经过去时，主机200b可以发送线路复位信号。存储设备100b可以检测线路复位信号并复位数据速率。在一些示例实施例中，数据速率可以被复位
为在线路复位信号的接收之前的数据速率，即第一数据速率dr1。在一些示例实施例中，存储设备100b可以将数据速率复位为默认数据速率。默认数据速率可以在图4的链路启动操作(操作s360)中预先设置。
115.图10是用于描述根据本发明构思的示例实施例的数据速率的调整的图。例如，图10是用于描述当主机200b发送线路复位信号时第二突发burst 2未终止的情况的图。可以省略与上面参照图9给出的描述相同的描述。
116.参照图10，与图9不同，当主机200b发送线路复位信号时，设备发送器device tx发送的第二突发burst 2可以不终止。换言之，第二突发burst 2的tob可能未发送。
117.因此，存储设备100b可以检测线路复位信号并将第二突发burst 2的tob发送到主机200b。换言之，当正在复位数据速率时，存储设备100b可以在复位数据速率之前通过终止第二突发burst 2来减少或防止第二突发burst 2中可能包括的错误。
118.如上文在图8的操作s819中所述，主机200b可以发送线路复位信号并将数据速率复位为默认数据速率。默认数据速率可以与hs模式中包括的速度档位对应，但是示例实施例不限于此。换言之，默认数据速率可以与不使用内部时钟信号的ls模式对应。
119.在发送第二突发burst 2的tob之后，存储设备100b可以将数据速率复位为默认数据速率。通过线路复位操作，主机200b和存储设备100b的数据速率被复位为默认数据速率，因此主机200b和存储设备100b可以使用相同的数据速率顺畅地通信。
120.图11是根据本发明构思的示例实施例的操作主机的方法的流程图。例如，图11是用于描述操作主机以通过基于超时的输出线路复位信号来复位数据速率的方法的流程图。操作主机的方法可以包括多个操作s1110至s1180。下面可以参照图1至图10中的至少一个来描述图11。
121.在操作s1110中，主机200b可以发送包括电源模式改变请求pwr_req的第一突发burst 1。在操作s1120中，主机200b可以识别是否从存储设备100b接收到第二突发burst 2中包括的电源模式改变响应pwr_cnf。当接收到电源模式改变响应pwr_cnf时，可以执行操作s1170。当未接收到电源模式改变响应pwr_cnf时，可以执行操作s1130。
122.在操作s1170中，主机200b可以检测第二突发burst 2的tob。例如，图1的主机200中包括的tob检测器221可以通过识别预定的、或备选地期望的位序列来检测tob。主机200b可以重复执行检测操作直到检测到tob，并且当检测到tob时，可以执行操作s1180。
123.在操作s1180中，主机200b可以调整主机发送器host tx和主机接收器host rx的数据速率。例如，如上面参照附图所述，主机200b可以将数据速率从第一数据速率dr1调整为第二数据速率dr2。可以通过改变参考时钟信号的频率或通过改变内部时钟信号的频率来调整数据速率。
124.在操作s1130中，主机200b可以确定超时是否已经过去。当超时还未过去时，在操作s1120中，可以监控超时直到接收到电源模式改变响应pwr_cnf。当超时已经过去时，可以执行操作s1140。
125.在操作s1140中，主机200b可以确定超时计数timeout_count是否达到参考计数ref_count。如上面参照图10所述，参考计数ref_count可以是两个，但是实施例不限于此。当超时计数timeout_count未达到参考计数ref_count时，主机200b可以在操作s1110中再次向存储设备100b发送电源模式改变请求pwr_req。当超时计数timeout_count达到参考计
数ref_count时，可以执行操作s1150。
126.在操作s1150中，主机200b可以通过复位信号引脚向存储设备100b输出线路复位信号。线路复位信号可以是当发生故障时指示图1所示的互连110的pl111复位的信号。
127.在操作s1160中，主机200b可以将数据速率复位为默认数据速率。默认数据速率可以在图4的链路启动操作(操作s360)中预先设置。
128.根据本发明构思的示例实施例的主机在超时已经过去时输出线路复位信号并复位数据速率，因此，即使当线路中发生错误时，数据也可以平稳地发送到储存设备/被接收到储存设备/从储存设备接收。
129.图12是根据本发明构思的示例实施例的操作存储设备的方法的流程图。例如，图12是用于描述基于线路复位信号来复位数据速率的存储设备的操作方法的流程图。操作存储设备的方法可以包括多个操作s1210至s1260。下面可以参照图1至图10中的至少一个来描述图12。
130.在操作s1210中，存储设备100b可以通过设备接收器设备rx接收第一突发burst 1中包括的电源模式改变请求pwr_req。在操作s1220中，存储设备100b可以通过设备发送器device tx发送第二突发burst 2中包括的电源模式改变响应pwr_cnf。尽管图12示出了电源模式改变请求pwr_req和电源模式改变响应pwr_cnf各自被发送/被接收一次，但是实施例不限于此。例如，如上面参照图11所述，可以通过超时从主机200b多次接收电源模式改变请求pwr_req，并且响应于此，存储设备100b可以多次发送电源模式改变响应pwr_cnf。
131.在操作s1230中，存储设备100b可以检测第一突发burst 1的tob。例如，图1的设备控制器120中包括的tob检测器121可以检测第一突发burst 1的tob。当检测到tob时，可以执行操作s1240。当未检测到tob时，可以执行操作s1260。
132.在操作s1240中，存储设备100b可以通过发送第二突发burst 2的tob来终止第二突发burst 2。通过在调整数据速率之前终止第二突发burst 2，可以提前减少或防止正在调整数据速率时第二突发burst 2中可能包括的错误。
133.在操作s1250中，存储设备100b可以调整数据速率。例如，如图9所示，存储设备100b可以将数据速率从第一数据速率dr1调整为第二数据速率dr2。第一数据速率dr1和第二数据速率dr2可以是基于内部时钟信号的频率确定的hs模式的数据速率。可以通过改变参考时钟信号的频率或通过改变内部时钟信号的频率来调整数据速率。
134.在操作s1260中，存储设备100b可以检测路线路复位信号。当检测到线路复位信号时，可以执行操作s1270。当未检测到线路复位信号时，可以再次执行操作s1230。
135.在操作s1270中，存储设备100b可以复位数据速率。例如，存储设备100b可以将数据速率复位为检测到线路复位信号之前的数据速率或默认数据速率。在一些示例实施例中，当在操作s1250中将数据速率从第一数据速率dr1调整为第二数据速率dr2时，在操作s1270中，存储设备100b可以基于线路复位信号将数据速率复位为第一数据速率dr1。在一些示例实施例中，可以在上面参照图4所述的链路启动操作(操作s360)中设置默认数据速率。默认数据速率可以与hs模式中包括的速度档位对应，但实施例不限于此。换言之，默认数据速率可以与不使用内部时钟信号的ls模式对应。
136.在一些示例实施例中，如上面参照图10所述，当检测到线路复位信号时，可能还未发送第二突发(burst 2)的tob。因此，在操作s1270中，存储设备100b可以在复位数据速率
之前发送第二突发burst 2的tob，从而减少或防止在复位数据速率时发生的发送错误。
137.图13是根据实施例的ufs系统1000的图。ufs系统1000可以是符合联合电子设备工程委员会(jedec)公布的ufs标准的系统，并且包括ufs主机1100、ufs设备1200和/或ufs接口1300。在与图13的以下描述不冲突的范围内，图1的系统10的以上描述也可以应用于图13的ufs系统1000。
138.参照图13，ufs主机1100可以通过ufs接口1300连接到ufs设备1200。当图1的主机200是ap时，ufs主机1100可以被实现为ap的一部分。ufs主机控制器1110可以与图1的主机200的主机控制器220对应。ufs设备1200可以与图1的存储设备100对应，ufs设备控制器1210和nvm1220可以分别与图1的设备控制器120和nvm130对应。
139.ufs主机1100可以包括ufs主机控制器1110、应用1120、ufs驱动器1130、主机存储器1140和/或ufs互连(uic)层1150。ufs设备1200可以包括ufs设备控制器1210、nvm1220、存储接口1230、设备存储器1240、uic层1250和/或调节器1260。nvm1220可以包括多个存储器单元1221。尽管存储器单元1221中的每个可以包括具有2d结构或3d结构的v-nand闪存，但是存储器单元1221中的每个可以包括另一种nvm，例如pram和/或rram。ufs设备控制器1210可以通过存储接口1230连接到nvm1220。存储接口1230可以被配置为遵守标准协议，例如toggle或onfi。
140.应用程序1120可以指想要与ufs设备1200通信以使用ufs设备1200的功能的程序。应用程序1120可以向ufs驱动器1130发送输入-输出请求(ior)以用于ufs设备1200上的输入/输出(i/o)操作。ior可以指数据读取请求、数据存储(或写入)请求和/或数据擦除(或丢弃)请求，但不限于此。
141.ufs驱动器1130可以通过ufs-主机控制器接口(ufs-hci)来管理ufs主机控制器1110。ufs驱动器1130可以将由应用程序1120产生的ior转换为由ufs标准定义的ufs命令并将该ufs命令发送到ufs主机控制器1110。一个ior可以被转换为多个ufs命令。尽管ufs命令基本上可以由scsi标准定义，但是ufs命令可以是专用于ufs标准的命令。
142.ufs主机控制器1110可以通过uic层1150和ufs接口1300将由ufs驱动器1130转换的ufs命令发送到ufs设备1200的uic层1250。在ufs命令的发送期间，ufs主机控制器1110的ufs主机寄存器1111可以用作命令队列(cq)。
143.ufs主机1100一侧的uic层1150可以包括移动工业处理器接口(mipi)m-phy 1151和/或mipi unipro 1152，而ufs设备1200一侧的uic层1250也可以包括mipi m-phy 1251和/或mipi unipro1252。
144.ufs接口1300可以包括被配置为发送参考时钟信号ref_clk的线路、被配置为发送ufs设备1200的硬件复位信号reset_n的线路、被配置为发送一对差分输入信号din_t和din_c的一对线路，和/或被配置为发送一对差分输出信号dout_t和dout_c的一对线路。
145.从ufs主机1100提供给ufs设备1200的参考时钟信号ref_clk的频率可以是19.2mhz、26mhz、38.4mhz和52mhz中的一个，但不限于此。ufs主机1100可以在操作期间(即，在ufs主机1100和ufs设备1200之间的数据发送/接收操作期间)改变参考时钟信号ref_clk的频率。ufs设备1200通过使用操作锁相环(pll)可以根据ufs主机1100提供的参考时钟信号ref_clk产生具有各种频率的时钟信号。此外，ufs主机1100可以通过使用参考时钟信号ref_clk的频率来设置ufs主机1100和ufs设备1200之间的数据速率。即，可以根据参考时钟
信号ref_clk的频率来确定数据速率。
146.ufs接口1300可以支持多个信道，每个信道可以被实现为一对差分线路。例如，ufs接口1300可以包括至少一个接收信道和至少一个发送信道。在图13中，被配置为发送一对差分输入信号din_t和din_c的一对线路可以构成接收信道，而被配置为发送一对差分输出信号dout_t和dout_c的一对线路可以构成发送信道。尽管图13中示出了一个发送信道和一个接收信道，但是发送信道的数量和接收信道的数量可以改变。
147.接收信道和发送信道可以基于串行通信方案发送数据。由于其中接收信道与发送信道分开的结构，可以实现ufs主机1100和ufs设备1200之间的全双工通信。即，当通过接收信道从ufs主机1100接收数据时，ufs设备1200可以通过发送信道将数据发送到ufs主机1100。此外，从ufs主机1100到ufs设备1200的控制数据(例如，命令)和要由ufs主机1100在ufs设备1200的nvm1220中存储或要由ufs主机1100从ufs设备1200的nvm1220中读取的用户数据可以通过相同信道发送。因此，在ufs主机1100和ufs设备1200之间，除了一对接收信道和一对发送信道之外，可能不需要进一步提供单独的用于数据发送的信道。
148.ufs设备1200的ufs设备控制器1210可以控制ufs设备1200的所有操作。ufs设备控制器1210可以通过使用逻辑单元(lu)1211来管理nvm1220，该逻辑单元(lu)1211是逻辑数据存储单元。lu1211的数量可以是8个，但不限于此。ufs设备控制器1210可以包括ftl并且通过使用ftl的地址映射信息将从ufs主机1100接收的逻辑数据地址(例如，逻辑块地址(lba))转换为物理数据地址(例如，物理块地址(pba))。被配置为在ufs系统1000中存储用户数据的逻辑块可以具有预定的、或备选地期望的范围内的尺寸。例如，逻辑块的最小尺寸可以设置为4kb。
149.当来自ufs主机1100的命令通过uic层1250施加到ufs设备1200时，ufs设备控制器1210可以响应于该命令执行操作并且当操作完成时向ufs主机1100发送完成响应。
150.作为示例，当ufs主机1100打算在ufs设备1200中存储用户数据时，ufs主机1100可以向ufs设备1200发送数据存储命令。当从ufs设备1200接收到指示ufs主机1100准备好接收用户数据(准备发送)的响应(“准备发送”响应)时，ufs主机1100可以将用户数据发送到ufs设备1200。ufs设备控制器1210可以基于ftl的地址映射信息将接收到的用户数据临时存储在设备存储器1240中，并且将设备存储器1240中临时存储的用户数据存储在nvm1220的选定位置。
151.作为另一示例，当ufs主机1100打算读取ufs设备1200中存储的用户数据时，ufs主机1100可以向ufs设备1200发送数据读取命令。已经接收到命令的ufs设备控制器1210可以基于数据读取命令从nvm1220读取用户数据，并且将读取的用户数据临时存储在设备存储器1240中。在读取操作期间，ufs设备控制器1210可以通过使用嵌入其中的ecc引擎(未示出)来检测和校正读取的用户数据中的错误。例如，ecc引擎可以为要写入nvm1220的写入数据产生奇偶校验位，并且可以将产生的奇偶校验位与写入数据一起存储在nvm1220中。在从nvm1220读取数据期间，ecc引擎可以通过使用从nvm1220连同读取数据读取的奇偶校验位来校正读取数据中的错误，并输出错误校正读取数据。
152.在从nvm1220读取数据期间，ecc引擎可以通过使用从nvm1220连同读取数据读取的奇偶校验位来校正读取数据中的错误，并输出错误校正的读取数据。此外，ufs设备控制器1210可以进一步包括aes引擎(未示出)。aes引擎可以通过使用对称密钥算法对发送到
ufs设备控制器1210的数据执行加密操作和解密操作中的至少一个。
153.ufs主机1100可以将要发送到ufs设备1200的命令依次存储在可以用作公共队列的ufs主机寄存器1111中，并且依次将命令发送到ufs设备1200。在示例实施例中，即使在先前发送的命令仍在由ufs设备1200处理时，即，甚至在接收到先前发送的命令已由ufs设备1200处理的通知之前，ufs主机1100也可以将cq中处于待机状态的下一个命令发送到ufs设备1200。因此，ufs设备1200还可以在处理先前发送的命令期间从ufs主机1100接收下一命令。可以存储在cq中的命令的最大数量(或队列深度)可以是例如32。此外，cq可以被实现为循环队列，其中队列中存储的命令行的开始和结束由头指针和尾指针指示。
154.多个存储器单元1221中的每一个可以包括存储器单元阵列(未示出)和被配置为控制存储器单元阵列的操作的控制电路(未示出)。存储器单元阵列可以包括2d存储器单元阵列或3d存储器单元阵列。存储器单元阵列可以包括多个存储器单元。尽管存储器单元中的每个是被配置为存储1位信息的单级单元(slc)，但是存储器单元中的每个可以是被配置为存储2位或更多位信息的单元，例如多级单元(mlc)、三级单元(tlc)和四级单元(qlc)。3d存储器单元阵列可以包括竖直nand串，其中至少一个存储器单元是竖直定向并且位于另一存储器单元上。
155.电压vcc、vccq和vccq2可以作为电源电压施加到ufs设备1200。电压vcc可以是ufs设备1200的主电源电压，并且在2.4v至3.6v的范围内。电压vccq可以是用于向ufs设备控制器1210主要提供低电压的电源电压，并且在1.14v至1.26v的范围内。电压vccq2可以是用于向i/o接口(例如，mipi m-phy 1251)主要提供低于电压vcc而高于电压vccq的电压电源电压，并且在1.7v至1.95v的范围内。电源电压可以通过调节器1260提供给ufs设备1200的各个组件。调节器1260可以被实现为分别连接到上述电源电压中的不同的电压的一组单元调节器。
156.图14a至图14c是ufs卡2000的形状因子的图。当参照图13描述的ufs设备1200被实现为ufs卡2000时，ufs卡2000的外观可以如图14a至图14c所示。
157.图14a是根据示例实施例的ufs卡2000的顶视图。参照图14a，可以看出，ufs卡2000完全遵循鲨鱼形设计。在图14a中，作为示例，ufs卡2000可以具有以下表1所示的尺寸。
158.[表1]
[0159]
项目尺寸(毫米)t19.70t215.00t311.00t49.70t55.15t60.25t70.60t80.75t9r0.80
[0160]
图14b是根据示例实施例的ufs卡2000的侧视图。在图14b中，作为示例，ufs卡2000可以具有以下表2所示的尺寸。
[0161]
[表2]
[0162]
项目尺寸(毫米)s10.74
±
0.06s20.30s30.52s41.20s51.05s61.00
[0163]
图14c是根据示例实施例的ufs卡2000的底视图。参照图14c，可以在ufs卡2000的底面上形成用于与ufs插槽电接触的多个引脚。下面将描述每个引脚的功能。基于ufs卡2000的顶面和底面之间的对称性，关于参照图14a和表1所述的尺寸的一些信息(例如，t1到t5和t9)也可以应用于图14c所示的ufs卡2000的底视图。
[0164]
可以在ufs卡2000的底面上形成用于与ufs主机电连接的多个引脚。参照图6，引脚的总数可以是12。引脚中的每个可以具有矩形形状，并且与引脚对应的信号名称可以如图14c所示。参照下面表3和参照图13呈现的以上描述将理解关于引脚中的每个的具体信息。
[0165]
[表3]
[0166][0167]
图15是根据本发明构思的实施例的存储器系统3000的框图。参照图15，存储器系统3000可以包括存储器设备3200和存储器控制器3100。存储器设备3200可以对应于nvm设备nvm11至nvmmn中的一个，其基于图1的多个沟道ch1至chm中的一个与存储器控制器3100通信。存储器控制器3100可以对应于图1的存储器控制器120。
[0168]
存储设备3200可以包括第一引脚p11至第八引脚至p18、存储器接口电路3210、控制逻辑电路3220和/或存储器单元阵列3230。
[0169]
存储器接口电路3210可以通过第一引脚p11从存储器控制器3100接收芯片使能信号nce。存储器接口电路3210可以响应于芯片使能信号nce通过第二引脚p12至第八引脚p18向存储器控制器3100发送信号和从存储器控制器3100接收信号。例如，当芯片使能信号nce处于使能状态(例如，低电平)时，存储器接口电路3210可以通过第二引脚p12至第八引脚p18向存储器控制器3100发送信号和从存储器控制器3100接收信号。
[0170]
存储器接口电路3210可以通过第二引脚p12至第四引脚p14从存储器控制器3100接收命令锁存使能信号cle、地址锁存使能信号ale和写入使能信号nwe。存储器接口电路3210可以通过第七引脚p17从存储器控制器3100接收数据信号dq或将数据信号dq发送到存储器控制器3100。命令cmd、地址addr和数据可以通过数据信号dq发送。例如，数据信号dq可以通过多条数据信号线发送。在示例实施例中，第七引脚p17可以包括分别对应于多个数据信号dq(s)的多个引脚。
[0171]
存储器接口电路3210可以从数据信号dq获得命令cmd，该数据信号dq基于写入使能信号nwe的切换时间点在命令锁存使能信号cle的使能部分(例如，高电平状态)中被接收。存储器接口电路3210可以从数据信号dq获得地址addr，该数据信号dq基于写入使能信号nwe的切换时间点在地址锁存使能信号ale的使能部分(例如，高电平状态)中被接收。
[0172]
在示例实施例中，写入使能信号nwe可以维持在静态(例如，高电平或低电平)并且在高电平和低电平之间切换。例如，写入使能信号nwe可以在其中命令cmd或地址addr被发送的部分中切换。因此，存储器接口电路3210可以基于写入使能信号nwe的切换时间点获得命令cmd或地址addr。
[0173]
存储器接口电路3210可以通过第五引脚p15从存储器控制器3100接收读取使能信号nre。存储器接口3210可以通过第六引脚p16从存储器控制器3100接收数据选通信号dqs或将数据选通信号dqs发送到存储器控制器3100。
[0174]
在存储器设备3200的数据(data)输出操作中，存储器接口电路3210可在输出数据data之前接收通过第五引脚p15切换的读取使能信号nre。存储器接口电路3210可以产生基于读取使能信号nre的切换而切换的数据选通信号dqs。例如，存储器接口电路3210可以产生数据选通信号dqs，该数据选通信号dqs基于读取使能信号nre的切换开始时间，在预定的、或备选地期望的延迟(例如，tdqsre)之后开始切换。存储器接口电路310可以基于数据选通信号dqs的切换时间点来发送包括数据data的数据信号dq。因此，数据data可与数据选通信号dqs的切换时间点对齐并被发送到存储器控制器3100。
[0175]
在存储器设备3200的数据(data)输入操作中，当从存储器控制器3100接收到包括数据data的数据信号dq时，存储器接口电路3210可以接收数据选通信号dqs，该数据选通信号dqs连同来自存储器控制器3100的数据data一起切换。存储器接口电路3210可以基于数据选通信号dqs的切换时间点从数据信号dq获得数据data。例如，存储器接口电路3210可以在数据选通信号dqs的上升沿和下降沿对数据信号dq进行采样，并获得数据data。
[0176]
存储器接口电路3210可通过第八引脚p18将就绪/忙碌输出信号nr/b发送到存储器控制器3100。存储器接口电路3210可以通过就绪/忙碌输出信号nr/b将存储器设备3200的状态信息发送到存储器控制器3100。当存储器设备3200处于忙碌状态时(例如，当正在存储器设备3200中执行操作时)，存储器接口电路3210可以将指示忙碌状态的就绪/忙碌输出信号nr/b发送到存储器控制器3100。当存储器设备3200处于就绪状态时(即，当操作未在存储器设备3200中执行或完成时)，存储器接口电路3210可以将指示就绪状态的就绪/忙碌输出信号nr/b发送到存储器控制器3100。例如，当存储器设备3200响应于页面读取命令从存储器单元阵列3230读取数据data时，存储器接口电路3210可以将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nr/b发送到存储器控制器3100。例如，当存储器设备3200响应于编程命令将数据data编程到存储器单元阵列3230时，存储器接口电路3210可以将指示忙碌
状态的就绪/忙碌输出信号nr/b发送到存储器控制器400。
[0177]
控制逻辑电路3220可以控制存储设备3200的所有操作。控制逻辑电路3220可以接收从存储器接口电路3210获得的命令/地址cmd/addr。控制逻辑电路3220可以响应于接收到的命令cmd/地址addr产生用于控制存储设备3200的其他组件的控制信号。例如，控制逻辑电路3220可以产生用于将数据data编程到存储器单元阵列3230或从存储器单元阵列3230读取数据data的各种控制信号。
[0178]
存储器单元阵列3230可以经由控制逻辑电路3220的控制来存储从存储器接口电路3210获得的数据data。存储器单元阵列3230可以经由控制逻辑电路3220的控制将存储的数据data输出到存储接口电路3210。
[0179]
存储器单元阵列3230可以包括多个存储器单元。例如，多个存储器单元可以是闪存单元。然而，本发明构思不限于此，存储器单元可以是rram单元、fram单元、pram单元、晶闸管ram(tram)单元或mram单元。在下文中，将主要描述其中存储器单元是nand闪存单元的示例实施例。
[0180]
存储器控制器3100可以包括第一引脚p21至第八引脚p28和控制器接口电路3110。第一引脚p21至第八引脚p28可分别对应于存储设备3200的第一引脚p11至第八引脚p18。
[0181]
控制器接口电路3110可以通过第一引脚p21将芯片使能信号nce发送到存储设备3200。控制器接口电路3110可以通过第二引脚p22至第八引脚p28向由芯片使能信号nce选择的存储器设备3200发送信号和从其接收信号。
[0182]
控制器接口电路3110可以通过第二引脚p22至第四引脚p24将命令锁存使能信号cle、地址锁存使能信号ale和写入使能信号nwe发送到存储设备3200。控制器接口电路3110可以通过第七引脚p27向存储设备3200发送数据信号dq和从存储设备3200接收数据信号dq。
[0183]
控制器接口电路3110可以将包括命令cmd或地址addr的数据信号dq连同切换的写入使能信号nwe一起发送到存储设备3200。控制器接口电路3110可以通过发送具有使能状态的命令锁存使能信号cle来将包括命令cmd的数据信号dq发送到存储设备3200。此外，控制器接口电路3110可以通过发送具有使能状态的地址锁存使能信号ale将包括地址addr的数据信号dq发送到存储设备3200。
[0184]
控制器接口电路3110可以通过第五引脚p25将读取使能信号nre发送到存储设备3200。控制器接口电路3110可以通过第六引脚p26从存储设备3200接收数据选通信号dqs或将数据选通信号dqs发送到存储设备3200。
[0185]
在存储器设备3200的数据(data)输出操作中，控制器接口电路3110可以产生读取使能信号nre，其切换并将读取使能信号nre发送到存储器设备3200。例如，在输出数据data之前，控制器接口电路3110可以产生读取使能信号nre，其从静态(例如，高电平或低电平)改变为切换状态。因此，存储器设备3200可以产生基于读取使能信号nre切换的数据选通信号dqs。控制器接口电路3110可以接收包括数据data连同从存储器设备3200切换的数据选通信号dqs的数据信号dq。控制器接口电路3110可以基于数据选通信号dqs的切换时间点从数据信号dq获得数据data。
[0186]
在存储器设备3200的数据(data)输入操作中，控制器接口电路3110可产生切换的数据选通信号dqs。例如，在发送数据data之前，控制器接口电路3110可以产生从静态(例
如，高电平或低电平)改变为切换状态的数据选通信号dqs。控制器接口电路3110可以基于数据选通信号dqs的切换时间点将包括数据data的数据信号dq发送到存储器设备3200。
[0187]
控制器接口电路3110可以通过第八引脚p28从存储器设备3200接收就绪/忙碌输出信号nr/b。控制器接口电路3110可以基于就绪/忙碌输出信号nr/b来确定存储器设备3200的状态信息。
[0188]
图16是根据示例实施例的适用于ufs设备的3d v-nand结构的图。当ufs设备的存储模块被实现为3d v-nand闪存时，存储模块中包括的多个存储块中的每一个可以由图16所示的等效电路表示。
[0189]
图16所示的存储块blki可以指具有形成在衬底上的3d结构的3d存储块。例如，存储块blki中包括的多个存储nand串可以在垂直于衬底的方向上形成。
[0190]
参照图16，存储块blki可以包括连接在位线bl1、bl2和bl3与公共源极线csl之间的多个存储器nand串(例如，ns11至ns33)。存储器nand串ns11至ns33中的每一个可以包括串选择晶体管sst、多个存储器单元(例如，mc1、mc2...和mc8)和地选择晶体管gst。存储器nand串ns11至ns33中的每一个在图16中被示出为包括八个存储器单元mc1、mc2...和mc8，但不限于此。
[0191]
串选择晶体管sst可以连接到与其对应的串选择线ssl1、ssl2和ssl3。存储器单元mc1、mc2...和mc8中的每一个可以连接到栅极线gtli、gtl2...和gtl8中的相应一个。栅极线gtl1、gtl2...和gtl8可以分别对应于字线，并且栅极线gtl1、gtl2...和gtl8中的一些可以对应于虚设字线。地选择晶体管gst可以连接到与其对应的地选择线gsl1、gsl2和gsl3。串选择晶体管sst可以连接到与其对应的位线bl1、bl2和bl3，并且地选择晶体管gst可以连接到公共源极线csl。
[0192]
同一层级的字线(例如wl1)可以共同连接，地选择线gsl1、gsl2和gsl3与串选择线ssl1、ssl2和ssl3可以彼此分开。图16示出了其中存储块blk连接到八条栅极线gtl1、gtl2...和gtl8以及三条位线bl1、bl2和bl3的示例实施例，但不限于此。
[0193]
图17是示出了根据另一示例实施例的存储器设备4000的图。
[0194]
参照图17，存储器设备4000可以具有芯片到芯片(c2c)结构。c2c结构可以指通过在第一晶片上制造包括单元区域cell的上芯片、在与第一晶片分开的第二晶片上制造包括外围电路区域peri的下芯片、然后将上芯片和下芯片相互接合而形成的结构。在示例实施例中，接合工艺可以包括电连接形成在上芯片的最上金属层上的接合金属和电连接形成在下芯片的最上金属层上的接合金属的方法。例如，当接合金属可以包括使用铜对铜接合的铜(cu)时。然而，示例实施例可以不限于此。例如，接合金属也可以由铝(al)或钨(w)形成。
[0195]
存储器设备4000的外围电路区域peri和单元区域cell中的每一个可以包括外部焊盘接合区域pa、字线接合区域wlba和/或位线接合区域blba。
[0196]
外围电路区域peri可以包括第一衬底4110、层间绝缘层4115、形成在第一衬底4110上的多个电路元件4120a、4120b和4120c、分别连接到多个电路元件4120a、4120b和4120c的多个的第一金属层4130a、4130b和4130c，和/或形成在第一金属层4130a、4130b和4130c上的第二金属层4140a、4140b和4140c。在示例实施例中，第一金属层4130a、4130b和4130c可以由具有相对高电阻率的钨形成，而第二金属层4140a、4140b和4140c可以由具有相对低电阻率的铜形成。
[0197]
在图17所示的示例实施例中，尽管仅示出和描述了第一金属层4130a、4130b和4130c以及第二金属层4140a、4140b和4140c，但是示例实施例不限于此，并且可以在第二金属层4140a、4140b和4140c上进一步形成一个或多个附加的金属层。形成在第二金属层4140a、4140b和4140c上的一个或多个附加金属层的至少一部分可以由电阻率低于形成第二金属层4140a、4140b和4140c的铜的电阻率的铝等形成。
[0198]
层间绝缘层4115可以布置在第一衬底4110上并覆盖多个电路元件4120a、4120b和4120c、第一金属层4130a、4130b和4130c以及第二金属层4140a、4140b和4140c。层间绝缘层4115可以包括诸如氧化硅、氮化硅等的绝缘材料。
[0199]
下接合金属4171b和4172b可以形成在字线接合区域wlba中的第二金属层4140b上。在字线接合区域wlba中，外围电路区域peri中的下接合金属4171b和4172b可以电接合到单元区域cell的上接合金属4271b和4272b。下接合金属4171b和4172b以及上接合金属4271b和4272b可以由铝、铜、钨等形成。此外，单元区域cell中的上接合金属4271b和4272b可以被称为第一金属焊盘，而外围电路区域peri中的下接合金属4171b和4172b可以被称为第二金属焊盘。
[0200]
单元区域cell可以包括至少一个存储块。单元区cell可以包括第二衬底4210和公共源极线4220。在第二衬底4210上，多条字线4231至4238(例如，4230)可以在垂直于第二衬底4210的上表面的方向(z轴方向)上堆叠。至少一条串选择线和至少一条地选择线可以分别布置在多条字线4230的上面和下面，并且多条字线4230可以布置在至少一条串选择线和至少一条地选择线之间。
[0201]
在位线接合区域blba中，沟道结构ch可以沿垂直于第二衬底4210的上表面的方向(z轴方向)延伸，并穿过多条字线4230、至少一条串选择线、和至少一条地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层4250c和第二金属层4260c。例如，第一金属层4250c可以是位线接触，而第二金属层4260c可以是位线。在示例实施例中，位线4260c可以沿平行于第二衬底4210的上表面的第一方向(y轴方向)延伸。
[0202]
在图17所示的示例实施例中，其中布置有沟道结构ch、位线4260c等的区域可以被定义为位线接合区域blba。在位线接合区域blba中，位线4260c可以电连接到在外围电路区域peri中提供页面缓冲器4293的电路元件4120c。位线4260c可以连接到单元区域cell中的上接合金属4271c和4272c，并且上接合金属4271c和4272c可以连接到下接合金属4171c和4172c，该下接合金属4171c和4172c连接到页面缓冲器4293的电路元件4120c。在示例实施例中，由于页面单元的写入数据存储在页面缓冲器4293中，可以基于页面单元来执行编程操作，并且由于子页面单元的读取数据存储在页面缓冲器4293中，可以基于子页面单元来执行读取操作。此外，在编程操作和读取操作中，通过位线发送的数据的单位可能彼此不同。
[0203]
在字线接合区域wlba中，多条字线4230可以沿平行于第二衬底4210的上表面并垂直于第一方向的第二方向(x轴方向)延伸，并且可以连接到多个单元接触插塞4241至4247(例如，4240)。多条字线4230和多个单元接触插塞4240可以在由沿第二方向以不同长度延伸的多条字线4230的至少一部分提供的焊盘中彼此连接。第一金属层4250b和第二金属层4260b可以依次连接到多个单元接触插塞4240的上部，该多个单元接触插塞4240连接到多
条字线4230。多个单元接触插塞4240可以通过字线接合区域wlba中的单元区域cell的上接合金属4271b和4272b以及外围电路区域peri的下接合金属4171b和4172b连接到外围电路区域peri。
[0204]
多个单元接触插塞4240可以电连接到在外围电路区域peri中形成行解码器4294的电路元件4120b。在示例实施例中，行解码器4294的电路元件4120b的工作电压可以不同于形成页面缓冲器4293的电路元件4120c的工作电压。例如，形成页面缓冲器4293的电路元件4120c的工作电压可以大于形成行解码器4294的电路元件4120b的工作电压。
[0205]
公共源极线接触插塞4280可以布置在外部焊盘接合区域pa中。公共源极线接触插塞4280可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线4220。第一金属层4250a和第二金属层4260a可以依次堆叠在公共源极线接触插塞4280的上部。例如，其中布置有共源极线接触插塞4280、第一金属层4250a和第二金属层4260a的区域可以被定义为外部焊盘接合区域pa。
[0206]
输入-输出焊盘4105和4205可以布置在外部焊盘接合区域pa中。参照图17，覆盖第一衬底4110的下表面的下绝缘膜4101可以形成在第一衬底4110下方，并且第一输入-输出焊盘4105可以形成在下绝缘膜4101上。第一输入-输出焊盘4105可以通过第一输入-输出接触插塞4103连接到布置在外围电路区域peri中的多个电路元件4120a、4120b和4120c中的至少一个，并且可以通过下绝缘膜4101与第一衬底4110分开。此外，可以在第一输入-输出接触插塞4103和第一衬底4110之间布置侧绝缘膜，以将第一输入-输出接触插塞4103与第一衬底4110电隔离。
[0207]
参照图17，覆盖第二衬底4210的上表面的上绝缘膜4201可以形成在第二衬底4210上，并且第二输入-输出焊盘4205可以布置在上绝缘层4201上。第二输入-输出焊盘4205可以通过第二输入-输出接触插塞4203连接到布置在外围电路区域peri中的多个电路元件4120a、4120b和4120c中的至少一个。在示例实施例中，第二输入-输出焊盘4205电连接到电路元件4120a。
[0208]
根据实施例，第二衬底4210和公共源极线4220可以不布置在其中布置有第二输入-输出接触插塞4203的区域中。此外，第二输入-输出焊盘4205在第三方向(z轴方向)上可以不与字线4230重叠。参照图17，第二输入-输出接触插塞303可以在平行于第二衬底4210的上表面的方向上与第二衬底4210分开，并且可以穿过单元区域cell的层间绝缘层4215以连接到第二输入输出焊盘4205。
[0209]
根据实施例，可以选择性地形成第一输入-输出焊盘4105和第二输入-输出焊盘4205。例如，存储器设备600可以仅包括布置在第一衬底4110上的第一输入-输出焊盘4105或布置在第二衬底4210上的第二输入-输出焊盘4205。备选地，存储器设备600可以包括第一输入-输出焊盘4105和第二输入-输出焊盘4205。
[0210]
在单元区域cell和外围电路区域peri中分别包括的外部焊盘接合区域pa和位线接合区域blba的每一个中，可以将设置在最上金属层上的金属图案设置为虚设图案，或者可以不存在最上金属层。
[0211]
在外部焊盘接合区域pa中，存储器设备600可以包括下金属图案4173a，该下金属图案4173a与形成在单元区域cell的最上金属层中的上金属图案4272a对应，并且具有与单元区域cell的上金属图案4272a相同的横截面形状以便在外围电路区域peri的最上金属层
中彼此连接。在外围电路区域peri中，形成在外围电路区域peri的最上金属层中的下金属图案4173a可以不连接到接触。类似地，在外部焊盘接合区域pa中，与形成在外围电路区域peri的最上金属层中的下金属图案4173a对应并且具有与外围电路区域peri的下金属图案4173a相同的形状的上金属图案4272a，可以形成在单元区域cell的最上金属层中。
[0212]
下接合金属4171b和4172b可以形成在字线接合区域wlba中的第二金属层4140b上。在字线接合区域wlba中，外围电路区域peri的下接合金属4171b和4172b可以通过铜对铜接合来电连接到单元区域cell的上接合金属4271b和4272b。
[0213]
此外，在位线接合区域blba中，与形成在外围电路区域peri的最上金属层中的下金属图案4152对应并且具有与外围电路区域peri的下金属图案4152相同的横截面形状的上金属图案4292，可以形成在单元区域cell的最上金属层中。在单元区域cell的最上金属层中形成的上金属图案4292上可以不形成接触。
[0214]
在示例实施例中，与形成在单元区域cell和外围电路区域peri中的一个的最上金属层中的金属图案对应并具有与该金属图案相同的横截面形状的增强金属图案，可以形成在单元区域cell和外围电路区域peri中的另一个中的最上金属层中。在加强金属图案上可以不形成接触。
[0215]
上面公开的一个或多个元件可以包括在处理电路中或在处理电路中实现，例如包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或二者的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
[0216]
尽管已参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。