具有电磁屏蔽功能的多芯片三维堆叠结构及其制备方法与流程

1.本发明属于半导体封装技术领域，具体涉及具有电磁屏蔽功能的多芯片三维堆叠结构及其制备方法。


背景技术：

2.三维堆叠的芯片封装结构可实现将多个芯片集成在一个狭小的封装体空间内，利用芯片之间在纵向上的垂直互联结构来缩短芯片间电信号连接的通道，因此这种封装结构具有多个优势，比如：更低的信号传输损耗、更低的功耗、更低的信号延迟、更小的封装尺寸，还可实现晶圆级三维封装和三维异构集成，是未来高端芯片封装技术领域的发展方向。
3.但三维堆叠的芯片封装结构还存在2个主要待解决的问题：(1)由于芯片之间采用垂直互联结构，因此芯片间的距离更短，尤其是高速芯片的信号在如此短的传输线上传输时，势必会增大芯片间的电磁干扰及信号串扰；(2)多个芯片集成密度增大后，会导致功耗增大，其中由于传输线阻抗部分引起的热效应也会增大，因此三维堆叠结构要解决散热的问题。
4.对于上述第一个问题，为了解决芯片间的电磁干扰和信号串扰问题，通常是在芯片的周围增加金属屏蔽层，但现有技术中采用的金属屏蔽层依然无法为单个芯片提供全方位的电磁屏蔽保护，使得芯片间的信号传输依然存在电磁干扰问题和信号干扰问题。
5.对于上述第二个问题，为了解决三维堆叠结构引起的热效应问题，通常通过增加导热系数高的金属材料及增大所述金属材料的散热面积来提高散热效果，但需要增加额外的工艺和散热结构来解决散热问题。


技术实现要素：

6.针对现有技术中所存在的不足，本发明提供了一种能够解决单个芯片在现有技术中存在的电磁干扰和信号串扰的问题并提升导热性能的具有电磁屏蔽功能的多芯片三维堆叠结构及其制备方法。
7.一种具有电磁屏蔽功能的多芯片三维堆叠结构，包括交替堆叠的n个布线层和n-1个包封层，每个所述布线层中设有金属平面，每个所述包封层中设有芯片以及围绕所述芯片的金属侧壁，每个所述包封层中的金属侧壁与相邻两个布线层中的金属平面封闭连接以封闭所述包封层中的芯片。
8.作为优选方案，所述芯片包括位于其底部的互联柱，所述互联柱与所述芯片底部一侧的布线层中的金属平面电连接。
9.进一步地，至少有一个所述芯片包括位于其顶部的导电柱，所述芯片还包括连通所述互联柱与所述导电柱的连通结构，所述导电柱与所述芯片顶部一侧的布线层中的金属平面电连接。
10.进一步地，除最高和最底层之外的其他布线层中，具有用于与下层芯片的导电柱电连接的金属层。
11.作为优选方案，所述芯片的底部设有包覆所述互联柱和焊盘的底部填充层。
12.一种具有电磁屏蔽功能的多芯片三维堆叠结构的制备方法，包括如下步骤：
13.准备具有剥离层的载板；
14.循环步骤1：制作具有金属平面的布线层，在所述金属平面上制作焊盘；
15.循环步骤2：将芯片焊接在所述焊盘上；
16.循环步骤3：包封所述芯片并平坦化处理，形成包封层；
17.循环步骤4：在所述包封层上制作贯穿所述包封层的通槽，填充金属材料至所述通槽得到金属侧壁；
18.重复所述循环步骤1～4，直至所述芯片堆叠到预设数量；
19.在最上层的包封层上制作具有金属平面的布线层；
20.对制备所得的多层堆叠的芯片封装体进行分割，去除载板得到一种具有电磁屏蔽功能的多芯片三维堆叠结构；
21.其中任一所述金属侧壁均与相邻的所述金属平面封闭连接。
22.作为优选方案，在所述循环步骤3之前，还可包括如下步骤：
23.对芯片进行底部填充，形成底部填充层。
24.作为优选方案，在所述循环步骤3中，若所述芯片包括位于其顶部的导电柱，则所述平坦化处理后露出所述导电柱。
25.作为优选方案，所述芯片为hbm芯片。
26.作为优选方案，所述的金属平面和金属侧壁采用导热系数高的金属材料。
27.相比于现有技术，本发明具有如下有益效果：
28.1、通过为单个芯片布设在z向上的四个金属侧壁，以及为单个芯片制备金属基面和/或金属顶面和/或金属平面，从而为单个芯片提供完全封闭的金属电磁屏蔽腔体，构建一个等势的法拉第电磁屏蔽笼，解决了单个芯片在现有技术中存在的电磁干扰问题，还解决了z向上相邻芯片之间在信号传输过程中存在的信号串扰问题，较为适用于高速芯片的射频信号传输。
29.2、通过采用在多芯片之间通过金属平面和金属侧壁的相互连接构建出一个相互导热的网络，使得每个芯片产生的功耗热可通过所述的导热网络与外界环境进行热交换，从而增大三维堆叠结构的散热效果。
附图说明
30.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
31.图1为本发明中具有电磁屏蔽功能的多芯片三维堆叠结构的示意图；
32.图2为所述图1中a1部分的放大结构示意图；
33.图3为本发明中具有电磁屏蔽功能的多芯片三维堆叠结构的制备方法流程示意图；
34.图4为本发明中具有电磁屏蔽功能的多芯片三维堆叠结构的制备方法步骤s1～s3
的结构示意图；
35.图5为本发明中具有电磁屏蔽功能的多芯片三维堆叠结构的制备方法步骤s4～s5的结构示意图；
36.图6为本发明中具有电磁屏蔽功能的多芯片三维堆叠结构的制备方法步骤s6的结构示意图。
37.其中，1载板；
38.2剥离层；
39.31第一布线层；31a第一金属层；31b第一介质层；m31第一金属平面；
40.32第二布线层；32a第二金属层；32b第二介质层；m32第二金属平面；
41.33第三布线层；33a第三金属层；33b第三介质层；m33第三金属平面；
42.34第四布线层；34a第四金属层；34b第四介质层；m34第四金属平面；
43.35第五布线层；35a第五金属层；35b第五介质层；m35第五金属平面；
44.41第一焊盘；42第二焊盘；43第三焊盘；44第四焊盘；
45.51第一底部填充层；52第二底部填充层；53第三底部填充层；54第四底部填充层；
46.61第一包封层；62第二包封层；63第三包封层；64第四包封层；
47.10第一芯片封装体；100第一芯片；101-1第一互联柱；102-1第一tsv导电柱；103-1第一导电柱；z1第一金属侧壁；
48.20第二芯片封装体；200第二芯片；101-2第二互联柱；102-2第二tsv导电柱；103-2第二导电柱；z2第二金属侧壁；
49.30第三芯片封装体；300第三芯片；101-3第三互联柱；102-3第三tsv导电柱；103-3第三导电柱；z3第三金属侧壁；
50.40第四芯片封装体；400第四芯片；101-4第四互联柱；102-4第四tsv导电柱；z4第四金属侧壁。
具体实施方式
51.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
52.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
53.第一方面，具有电磁屏蔽功能的多芯片三维堆叠结构，包括交替堆叠的n个布线层和n-1个包封层，每个所述布线层中设有金属平面，每个所述包封层中设有芯片以及围绕所述芯片的金属侧壁，每个所述包封层中的金属侧壁与相邻两个布线层中的金属平面封闭连接以封闭所述包封层中的芯片。
54.其中，所述多芯片三维堆叠结构包括多个交替堆叠的布线层和包封层。所述芯片可以是各种类型的功能芯片，比如hbm芯片。如图1、图2所示，第一芯片封装体10、第二芯片封装体20、第三芯片封装体30和第四芯片封装体40通过纵向垂直互联结构来进行芯片间的
信号互联。如图2所示，所述布线层可分为第一布线层31、第二布线层32、第三布线层33、第四布线层34、第五布线层35；所述包封层可分为第一包封层61、第二包封层62、第三包封层63、第四包封层64；所述金属平面可分为第一金属平面m31、第二金属平面m32、第三金属平面m33、第四金属平面m34、第五金属平面m35；所述芯片可分为第一芯片100、第二芯片200、第三芯片300、第四芯片400；所述金属侧壁可分为第一金属侧壁z1、第二金属侧壁z2、第三金属侧壁z3、第四金属侧壁z4。
55.以所述第一芯片封装体10为例，所述第一布线层31中设有与上表面持平的第一金属平面m31，所述第一包封层61中的第一金属侧壁z1将第一芯片100围在中间；所述第一金属侧壁z1的下端与所述第一金属表面m31封闭连接，上端与所述第二金属表面m32封闭连接，由此形成包围所述第一芯片100的全封闭结构。所述第二芯片封装体20、第三芯片封装体30和第四芯片封装体40同理。
56.本方案中通过为单个芯片布设在z向上的四个金属侧壁，以及为包封有单个芯片的包封层制备金属平面作为顶面和底面并将其与金属侧壁封闭连接，从而为单个芯片提供完全封闭的电磁屏蔽腔体，构建出一个等势的法拉第电磁屏蔽笼，由此可有效解决单个芯片在现有技术中存在的电磁干扰以及在信号传输过程中存在的信号串扰问题。本方案中形成的电磁屏蔽腔体在多芯片之间通过金属平面和金属侧壁的相互连接构建出一个相互导热的网络，使得每个芯片产生的功耗热可通过所述的导热网络与外界环境进行热交换，从而增大三维堆叠结构的散热效果。作为优选，所述电磁屏蔽腔体的材料可采用导热系数较高的金属材料，比如铜材料。
57.一种实施例中，所述芯片包括位于其底部的互联柱，所述互联柱与所述芯片底部一侧的布线层中的金属平面电连接。
58.其中，所述互联柱可通过设置在所述布线层上的焊盘与所述金属平面连接。如图2所示，所述互联柱可分为第一互联柱101-1、第二互联柱101-2、第三互联柱101-3、第四互联柱101-4；所述焊盘可分为第一焊盘41、第二焊盘42、第三焊盘43、第四焊盘44。
59.以所述第一芯片封装体10为例，所述第一芯片100底部的第一互联柱101-1通过设置在所述第一布线层31上的第一焊盘41与所述第一金属平面m31连接。所述第二芯片封装体20、第三芯片封装体30和第四芯片封装体40同理。
60.在前述实施例上进一步优化，至少有一个所述芯片包括位于其顶部的导电柱，所述芯片还包括连通所述互联柱与所述导电柱的连通结构，所述导电柱与所述芯片顶部一侧的布线层中的金属平面电连接。
61.其中，所述连通结构可以是tsv导电柱。如图2所示，所述导电柱可分为第一导电柱103-1、第二导电柱103-2、第三导电柱103-3，所述连通结构可分为第一tsv导电柱102-1、第二tsv导电柱102-2、第三tsv导电柱102-3、第四tsv导电柱102-4。
62.以所述第一芯片封装体10为例，所述第一芯片100的第一互联柱101-1通过所述第一tsv导电柱102-1与所述第一导电柱103-1连通。所述第一导电柱103-1与所述第二布线层32中的第二金属层32a电连接。所述第二芯片封装体20和所述第三芯片封装体30同理。
63.在前述实施例上进一步优化，除最高和最底层之外的其他布线层中，具有用于与下层芯片的导电柱电连接的金属层。
64.其中，所述n个布线层中，除了第1个和第n个之外，其他第2个至第n-1个布线层中
均可设置用于与其下一层的包封层中的芯片的导电柱连接的金属层。所述金属层也与同一布线层中的金属平面连接。所述布线层包括介质层和金属层，如图1、图2所示，所述介质层可分为第一介质层31b、第二介质层32b、第三介质层33b、第四介质层34b、第五介质层35b；所述金属层可分为第二金属层32a、第三金属层33a、第四金属层34a、第五金属层35a。
65.以所述第一芯片封装体10为例，所述第一芯片100顶部的第一导电柱103-1通过所述第二布线层32中的第二金属层32a连接到第二金属平面m32。所述第二芯片封装体20和所述第三芯片封装体30同理。对于第四芯片封装体40，如图1所示，所述第五金属层35a中可以仅用于连接所述第五金属平面m35和第四金属侧壁z4。
66.一种实施例中，所述芯片的底部设有包覆所述互联柱和焊盘的底部填充层。
67.其中，如图2所示，所述底部填充层可分为第一底部填充层51、第二底部填充层52、第三底部填充层53、第四底部填充层54，所述互联柱101可分为第一互联柱101-1、第二互联柱101-2、第三互联柱101-3、第四互联柱101-4，所述焊盘4可分为第一焊盘41、第二焊盘42、第三焊盘43、第四焊盘44。
68.以所述第一芯片封装体10为例，所述第一底部填充层51用以填充第一芯片100底部空间并包覆所述第一互联柱101-1和第一焊盘41，其作用是重新分配第一互联柱101-1、第一焊盘41、第一布线层31与封装基板或pcb板之间因材料cte失配所导致的热应力，可有效缓解芯片封装体的翘曲现象。所述第二芯片封装体20、第三芯片封装体30和第四芯片封装体40同理。
69.第二方面，具有电磁屏蔽功能的多芯片三维堆叠结构的制备方法，如图3所示，包括如下步骤：
70.s1：准备具有剥离层2的载板1。
71.本步骤中，如图4所示，载板1通过剥离层2为芯片封装体提供机械支撑，通过热压键合将剥离层2粘附在载板1上。
72.s2：制作具有第一金属平面m31的第一布线层31，在所述第一金属平面m31上制作第一焊盘41。
73.本步骤中，如图4所示，在所述载板1的剥离层2上通过光刻和电镀工艺制备第一布线层31和第一焊盘4-1。其中，所述第一布线层31包括第一金属层31a和第一介电层31b，在所述第一金属层31a的基面上制备完全覆盖所述基面的第一金属平面m31，所述第一金属平面m31可齐平于所述第一布线层31的上表面。
74.s3：将第一芯片100焊接在所述第一焊盘41上。
75.本步骤中，如图4所示，可通过热压键合或高温回流焊接锡基合金焊球的方式来形成第一芯片100与第一焊盘41之间的互联；所述第一芯片100上的第一互联柱101-1与第一焊盘41导通互联。
76.s4：包封所述第一芯片100并平坦化处理，形成第一包封层61。
77.本步骤中，所述包封可采用塑封工艺。如图5所示，对第一芯片100进行包封，形成第一包封层61，使第一包封层61包覆第一芯片100顶部的外部互联部件——第一导电柱103-1；之后对第一塑封层6-1进行cmp研磨，直至露出所述第一导电柱103-1。
78.s5：在所述第一包封层61上制作贯穿所述第一包封层61的通槽，填充金属材料至所述通槽得到第一金属侧壁z1，从而得到第一芯片封装体10。
79.本步骤中，如图5所示，开设的所述通槽环绕在所述第一芯片100的周围并露出部分所述第一金属平面m31，在其中填充金属材料后就可得到与第一金属平面m31连通的第一金属侧壁z1。开设通槽可采用物理或化学工艺方式。
80.s6：重复上述s2～s5的工艺步骤，制作第二芯片封装体20、第三芯片封装体30以及第四芯片封装体40。
81.本步骤中，如图1所示，分别制备得到：第二金属侧壁z2、第三金属侧壁z3和第四金属侧壁z4，以及第三金属平面m33、第四金属平面m34。
82.其中，第三金属层33a与第二金属侧壁z2和第三金属基面m33形成封闭联接，第四金属层34a与第三金属侧壁z3和第四金属基面m34形成封闭联接。
83.具体来说，在步骤s5后：在所述第一包封层61上制作第二布线层32和第二焊盘42。其中如图6所示，所述第二布线层32包括第二金属层32a和第二介质层32b；在第一包封层61上通过光刻和电镀工艺制备第二布线层32和第二焊盘42；通过电镀金属工艺在第二金属层32a的基面上制备完全覆盖所述基面的第二金属基面m32，所述第二金属平面m32可齐平于所述第二布线层32的上表面；使第二金属层32a与第一金属侧壁z1和第二金属基面m32形成封闭联接，以构建封闭的电磁屏蔽腔体。其余重复的步骤同理可知，不再赘述。
84.s7：在所述第四芯片封装体40上制作具有第五金属平面m35的第五布线层35。
85.本步骤中，如图1、图2所示，所述第五布线层35包括第五金属层35a和第五介电层35b。所述第五金属层35a与第四金属侧壁z4和第五金属平面m35形成封闭联接。
86.s8：对制备所得的如图1所示的多层堆叠的芯片封装体进行分割，去除载板得到对单个芯片有完全电磁屏蔽效果的三维堆叠结构。
87.所述芯片可以是各种类型的功能芯片，比如hbm芯片。采用本制备方法可实现多个内置有芯片的封闭的电磁屏蔽腔体在纵向上的三维堆叠，所述电磁屏蔽腔体构建出等势的法拉第电磁屏蔽笼，解决了单个芯片在现有技术中存在的电磁干扰问题以及在信号传输过程中存在的信号串扰问题。
88.一种实施例中，在步骤s4之前，还可包括如下步骤：
89.对第一芯片100进行底部填充，形成第一底部填充层51。
90.本步骤中，第一底部填充层51用以填充第一互联柱101-1和第一焊盘4-1，其作用是重新分配第一互联柱101-1、第一焊盘4-1、第一布线层31与封装基板或pcb板之间因材料cte失配所导致的热应力，可有效缓解芯片封装体的翘曲现象。
91.一种实施例中，在所述步骤s4中，若所述芯片包括位于其顶部的导电柱，则所述平坦化处理后露出所述导电柱。
92.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明的保护范围应以所附权利要求为准。