高压半导体装置的制作方法

1.本发明关于一种高压半导体装置，特别是在外部高压阱中具有掺杂区的高压半导体装置。


背景技术：

2.半导体集成电路(integrated circuit；ic)技术已快速发展，其中高压半导体装置技术被发展应用于高电压和高功率。高压半导体装置包括垂直式扩散金氧半导体(vertically diffused metal oxide semiconductor；vdmos)晶体管及横向扩散金属氧化物半导体(laterally diffused metal oxide semiconductor；ldmos)晶体管，并且高压半导体装置的优点在于符合成本效益，且易相容于其它工艺，已广泛应用于显示器驱动ic器件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。
3.尽管高压半导体装置的现有技术通常已足以满足其预期目的，但它们并非在各个方面都令人满意。随着高压半导体装置技术的发展，期望高压半导体装置可以有更大的操作电压，并因此需要更大的击穿电压。因此，需要一种具有更大击穿电压的高压半导体装置。


技术实现要素：

4.本发明提供一种高压半导体装置。高压半导体装置包括基板、第一高压阱、第二高压阱、第三高压阱、漏极区、源极区、栅极结构、以及掺杂区。基板具有一第一导电类型。第一高压阱设置在基板上方，并且具有与第一导电类型相反的第二导电类型。第二高压阱设置与第一高压阱相邻且接触，并且具有第一导电类型。第三高压阱设置与第一高压阱相邻且接触，并且具有第二导电类型。漏极区设置在第一高压阱内。栅极结构设置在源极区和漏极区之间。掺杂区设置在第三高压阱内，并且具有第二导电类型。
5.在一些实施例中，高压半导体装置更包括设置在第二高压阱和第三高压阱下方，并且具有第二导电类型的埋入层。
6.在一些实施例中，埋入层的边界与第一高压阱和上述第二高压阱之间的边界相距既定距离。
7.在一些实施例中，高压半导体装置更包括介电层、金属接点、以及金属层。介电层设置在基板上方。金属接点设置在介电层中，并且接触掺杂区。金属层设置在介电层上方，并且接触金属接点。
8.在一些实施例中，掺杂区的深度与第三高压阱的深度的比值在0.006至0.01的范围内。
9.本发明提供一种高压半导体装置。高压半导体装置包括基板、高压阱、第一环形阱、第二环形阱、漏极区、环形栅极结构、环形源极区、以及环形掺杂区。高压阱设置在基板上方，并且具有第一导电类型掺杂物。第一环形阱设置围绕且接触高压阱，并且具有与第一导电类型掺杂物相反的第二导电类型掺杂物。第二环形阱设置围绕第一环形阱，并且具有
第一导电类型掺杂物。漏极区设置在高压阱中。环形栅极结构设置在高压阱上方，并且围绕漏极区。环形源极区设置在第一环形阱中，并且围绕环形栅极结构。环形掺杂区设置在第二环形阱内，并且具有第一导电类型掺杂物。
10.在一些实施例中，高压半导体装置更包括设置在第一环形阱和第二环形阱下方，并且具有第一导电类型掺杂物的环形埋入层。
11.在一些实施例中，环形埋入层的内边界与高压阱的外边界相距既定距离。
12.在一些实施例中，高压半导体装置更包括介电层、金属接点、以及金属层。介电层设置在基板上方。金属接点设置在介电层中，并且接触环形掺杂区。金属层设置在介电层上方，并且接触金属接点。
13.在一些实施例中，环形掺杂区的深度与第二环形阱的深度的比值在0.006至0.01的范围内。
14.随着高压半导体装置技术的发展，期望高压半导体装置可以有更大的操作电压。因此，作为隔离区的高压阱需要改进，以具有更大的击穿电压来避免高压半导体装置在更大的操作电压操作中不会影响邻近的器件。
附图说明
15.为了使本发明的描述方式能涵盖上述的举例、其他优点及特征，上述简要说明的原理，将通过图式中的特定范例做更具体的描述。应理解此处所示的图式仅为本发明的范例，并不能对本发明的范围形成限制。本发明的原理是通过附图以进行具有附加特征与细节的描述与解释，其中：
16.图1a是根据本发明实施例的在隔离高压阱具有掺杂区的高压半导体装置的俯视图。
17.图1b是根据本发明实施例的在隔离高压阱具有掺杂区的高压半导体装置的剖面图。
18.图2是根据本发明实施例的高压半导体装置与已知高压半导体装置的击穿电压比较图。
19.图3是根据本发明实施例的在隔离高压阱具有掺杂区的高压半导体装置的剖面图，其中在掺杂区上方额外形成通孔和金属层。
20.附图标号
21.100:高压半导体装置
22.102:基板
23.104:掺杂区
24.106:掺杂区
25.108:外延层
26.110:高压阱
27.112:高压阱
28.114:高压阱
29.116:高压阱
30.118:飘移区
31.120:阱
32.122:漏极区
33.124:本体区
34.126:掺杂区
35.128:掺杂区
36.130:源极区
37.132-1:氧化物结构
38.132-2:氧化物结构
39.132-3:氧化物结构
40.132-4:氧化物结构
41.134:栅极结构
42.136:掺杂区
43.138:掺杂区
44.140:介电层
45.142:通孔
46.144:介电层
47.146:导线
48.148:通孔
49.150:导线
50.h1:深度
51.h2:深度
52.d1:距离
53.202:曲线
54.204:曲线
55.152:通孔
56.154:导线
57.302:电路
58.304:电阻
具体实施方式
59.以下的发明内容提供许多不同的实施例或范例以实施本案的不同特征。以下的发明内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本发明叙述了一第一特征形成于一第二特征的上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，也可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下说明不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
60.为本发明内容的详述目的，除非特定否认，单数词包含复数词，反之亦然。并且字词“包含”其意为“非限制性地包含”。此外，进似性的(approximation)用语例如“大约”、“几
乎”、“相当地”、“大概”等，可用于本发明实施例，其意义上如“在、接近或接近在”或“在3至5％内”或“在可接受制造公差内”或任意逻辑上的组合。
61.此外，其与空间相关用词。例如“在
…
下方”、“下方”、“较低的”、“上方”、“较高的”、及类似的用词，是为了便于描述图示中一个器件或特征与另一个器件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。举例来说，若在示意图中的装置被反转，被描述在其他器件或特征的“下方”或“在
…
下方”的器件也会因而变成在另外其他器件或特征的“上方”。如此一来，示范词汇“下方”会涵盖朝上面与朝下面的两种解读方式。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
62.此处所使用的术语仅用于描述特定实施例的目的，并且不限制本发明。如此处所使用的，除非上下文另外清楚的指出，否则单数形式“一”、“一个”以及“该”意旨在也包括复数形式。此外，就被用于详细描述及/或权利要求中的“囊括”、“包含”、“具有”、“有”、“含”或其变体的术语来说，这些术语旨在以相似于“包括”的方式而具有包容性。
63.除非另外定义，否则此处所使用的所有术语(包括技术和科学术语)具有与本领域技术人员通常理解的相同含义。此外，诸如在通用字典中定义的那些术语应该被解释为具有与其在相关领域的上下文中的含义中相同的含义，并且不会被理解为理想化或过度正式，除非在此处有明确地如此定义。
64.本发明总体上涉及高压半导体装置。在通常高压半导体装置中，在高压半导体装置的外圈使用高压阱作为隔离区，以使得高压半导体装置在操作期间中不会影响邻近的器件。然而，随着高压半导体装置技术的发展，期望高压半导体装置可以有更大的操作电压。因此，作为隔离区的高压阱需要改进，以具有更大的击穿电压来避免高压半导体装置在更大的操作电压操作中不会影响邻近的器件。
65.图1a是根据本发明实施例的高压半导体装置100的俯视图，并且图1b是根据本发明实施例的高压半导体装置100的剖面图。根据一些实施例，高压半导体装置100形成在基板102。基板102可以大抵由硅组成。在一些实施例中，基板102可以包括另一种元素半导体，例如锗；化合物半导体，例如碳化硅、磷化镓、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，例如硅锗(sige)、碳磷化硅(sipc)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)及/或磷砷化镓铟(gainasp)；或其组合。
66.替代地，基板102可以是绝缘体上半导体基板，例如绝缘体上硅(silicon-on-insulator；soi)基板、绝缘体上硅锗(silicon germanium-on-insulator；sgoi)基板或绝缘体上锗(germanium-on-insulator；goi)基板。绝缘体上半导体基板可以借由氧注入隔离(separation by implantation of oxygen；simox)，晶圆键结及/或其他合适方法来制造。
67.在一些实施例中，基板102可具有第一导电类型，例如p型导电类型或n型导电类型。具体来说，基板102可具有第一导电类型掺杂物，例如p型掺杂物或n型掺杂物。n型掺杂物可包括磷(p)、砷(as)、其他n型掺杂物或其组合。p型掺杂物可包括硼(b)、铟(in)、其他p型掺杂物或其组合。
68.掺杂区104和106设置在基板102中。在一些实施例中，掺杂区104可具有与基板的第一导电类型(例如p型导电类型或n型导电类型)相反的第二导电类型(例如n型导电类型
或p型导电类型)，并且掺杂区106可具有与基板相同的第一导电类型。具体来说，掺杂区104可具有第二导电类型掺杂物(例如n型掺杂物或p型掺杂物)，并且掺杂区106可具有第一导电类型掺杂物(例如p型掺杂物或n型掺杂物)。掺杂区104和106可借由一或多次掺杂工艺形成在基板102中，例如扩散工艺或离子注入工艺。在一些实施例中，掺杂区104的掺杂浓度可在5x10
12
原子/立方公分(atoms/cm3)至约1x10
13
原子/立方公分(atoms/cm3)的范围内，并且掺杂区106的掺杂浓度可在3x10
12
atoms/cm3至约8x10
12
atoms/cm3的范围内。此外，在一些实施例中，掺杂区104和106垂直于基板102的顶表面的厚度为约8微米。在一些实施例中，掺杂区104和106可称为埋入层。另外，如图1a所示，掺杂区104和106在俯视上为环形或具有环形布局(以虚线表示)，并因此掺杂区104和106亦可称为环形掺杂区。
69.参照图1b，外延层108设置于基板102上方。外延层108可为具有第一导电类型或第二导电类型的外延半导体材料(例如：外延成长的硅(si)或其他合适材料)。在一些实施例中，外延层108可借由金属有机物化学气相沉积(metal organic chemical vapor deposition；mocvd)、等离子体增强化学气相沉积(plasma-enhanced cvd；pecvd)、分子束外延(molecular beam epitaxy；mbe)、氢化物气相外延(hydride vapour phase epitaxy；hvpe)、液相外延(liquid phase epitaxy；lpe)、氯化物气相外延(chloride-vapor phase epitaxy；cl-vpe)、其他工艺方法或其组合来形成。
70.仍参照图1b，高压阱110、112、114、116设置在外延层108中。在一些实施例中，高压阱112、116可具有第一导电类型(即具有第一导电类型掺杂物)，并且高压阱110、114可具有第二导电类型(即具有第二导电类型掺杂物)。与掺杂区104和106相似，高压阱110、112、114、116可借由一或多次掺杂工艺形成在外延层108中。值得注意的是，高压阱110、112彼此相邻并接触，而高压阱112、114、116彼此间隔设置。另外，如图1a所示，高压阱112、114、116在俯视上为环形或具有环形布局，并因此高压阱112、114、116亦可称为环形阱或环形高压阱，其中高压阱112围绕高压阱110、高压阱114围绕高压阱112、以及高压阱116围绕高压阱114。
71.再参照图1b，飘移区118设置在高压阱110中，阱120设置在飘移区118中，并且漏极区122设置在阱120中，其中飘移区118、阱120、以及漏极区122皆具有第二导电类型(即具有第二导电类型掺杂物)。在一些实施例中，漏极区122的掺杂浓度大于阱120的掺杂浓度、阱120的掺杂浓度大于飘移区118的掺杂浓度、以及飘移区118的掺杂浓度大于高压阱110的掺杂浓度。在一些实施例中，高压阱110的掺杂浓度可在1x10
12
atoms/cm3至约5x10
12
atoms/cm3的范围内，飘移区118的掺杂浓度可在6x10
12
atoms/cm3至约9x10
13
atoms/cm3的范围内，阱120的掺杂浓度可在1x10
13
atoms/cm3至约5x10
13
atoms/cm3的范围内，并且漏极区122可在1x10
15
atoms/cm3至约5x10
15
atoms/cm3的范围内。
72.在高压阱112中形成有本体(body)区124，而本体区124中形成有源极区130，其中源极区130包括掺杂区126、128。本体区124和掺杂区126具有第一导电类型(即具有第一导电类型掺杂物)，并且掺杂区128具有第二导电类型(即具有第二导电类型掺杂物)。在一些实施例中，掺杂区126、128的掺杂浓度大于本体区124的掺杂浓度，并且本体区124的掺杂浓度大于高压阱112的掺杂浓度。在一些实施例中，掺杂区126、128的掺杂浓度可在1x10
15
atoms/cm3至约5x10
15
atoms/cm3的范围内，并且本体区124的掺杂浓度可在1x10
13
atoms/cm3至约5x10
13
atoms/cm3的范围内。如上面所述，与高压阱110、112、114、116相
似，飘移区118、阱120、漏极区122、本体区124、以及掺杂区126和128各自可借由一或多次掺杂工艺形成。
73.复数氧化物结构132-1、132-2、132-3、132-4设置在外延层108上，并且部分地嵌入在外延层108中。在一些实施例中，氧化物结构132-1、132-2、132-3、132-4可由氧化硅、氮化硅或氮氧化硅组成，并且可以是借由热氧化所形成的硅局部氧化(local oxidation of silicon；locos)。在其他实施例中，氧化物结构132-1、132-2、132-3、132-4可以是借由刻蚀和沉积工艺所形成的浅沟槽隔离(shallow trench isolation；sti)结构。
74.栅极结构134设置在外延层108上，并且可包括栅极介电层和栅极电极层。栅极介电层可以包括氧化硅、氮氧化硅、氧化铝硅、高k介电材料(例如氧化铪、氧化锆、氧化镧、氧化钛、氧化钇、钛酸锶)、其他合适介电材料或其组合，并且可借由化学气相沉积(chemical vapor deposition；cvd)、旋转涂布(spin coating)、或其他合适工艺来形成。栅极电极层可以包括非晶硅、复晶硅、一或多种金属、金属氮化物、导电金属氧化物、其他合适材料或其组合，并且可借由cvd、溅射(sputtering)、电阻加热蒸发、电子束蒸发、或其他合适沉积工艺来形成。值得注意的是，如图1b所示，栅极结构134的一部分设置在氧化物结构132-1上。在此实施例中，氧化物结构132-1可被称为场氧化物，以提高漏极至栅极的击穿电压(punch through voltage)。
75.在一些实施例中，栅极结构134可更包括一或多个功函数金属层以调节栅极结构134的功函数。功函数金属层的材料可以包括氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、铝(al)、氮化钨(wn)、二硅化锆(zrsi2)、二硅化钼(mosi2)、二硅化钽(tasi2)、二硅化镍(nisi2)、钛(ti)、银(ag)、钛铝(tial)、碳化钛铝(tialc)、氮化钛铝(tialn)、碳化钽(tac)、碳氮化钽(tacn)、氮化钽硅(tasin)、锰(mn)、锆(zr)、其他合适功函数材料或其组合，并且功函数金属层可以借由原子层沉积(atomic layer deposition；ald)、cvd及/或其他合适工艺来沉积。
76.如图1a所示，源极区130在俯视上为环形或具有环形布局，并因此源极区130亦可称为环形源极区，并且围绕高压阱110和漏极区122。另外，尽管图1a未显示，在本实施例中，栅极结构134亦可为环形或具有环形布局，并因此栅极结构134亦可称为环形栅极结构，并且围绕漏极区122。因此，源极区130亦围绕栅极结构134，或者栅极结构134设置在漏极区122和源极区130之间。
77.掺杂区136、138可借由一或多次掺杂工艺个别设置在高压阱114和116中。掺杂区138具有第一导电类型(即具有第一导电类型掺杂物)，并且掺杂区136具有第二导电类型(即具有第二导电类型掺杂物)。在一些实施例中，掺杂区136、138的掺杂浓度个别大于高压阱114和116的掺杂浓度。在一些实施例中，掺杂区136、138的掺杂浓度可在1x10
15
atoms/cm3至约5x10
15
atoms/cm3的范围内。另外，如图1a所示，掺杂区136、138在俯视上为环形或具有环形布局，并因此掺杂区136、138亦可称为环形掺杂区，其中掺杂区136围绕高压阱110、漏极区122、栅极结构134、高压阱112、以及源极区130，并且掺杂区138围绕高压阱110、漏极区122、栅极结构134、高压阱112、源极区130、高压阱114、以及掺杂区136。
78.再参照图1b，互连结构设置在外延层108上方。互连结构可以包括复数导电特征，其被配置以将高压半导体装置100与额外装置、部件、电压源等互连，以确保高压半导体装置100的适当功能。互连结构包括各种导电层和介电层。导电层被配置以形成垂直互连特
征，例如垂直互连结构(例如：通孔142、148)及/或水平互连结构(例如：导线146、150)。设置在介电层中的每一个水平互连特征可以被称为“金属层”，并且两个不同的金属层可以借由一或多个垂直互连结构电性耦接。各种导电层嵌入在介电层中，例如介电层140和144。如图1b所示，源极区130和掺杂区138各自连接通孔142和导线146，并且漏极区122连接通孔142、导线146、通孔148、导线150。每一个导电层(例如：通孔142、148和导线146、150)可以包括铜(cu)、钨(w)、钌(ru)、钴(co)、铝(al)、其他合适金属或其组合，并且在一些实施例中可以进一步包括阻挡层，其包括钛(ti)、钽(ta)、氮化钛(tin)及/或氮化钽(tan)。介电层140和144可以被称为层间介电(interlayer dielectric；ild)层。在一些实施例中，介电层140和144可以包括氧化硅、四乙氧基硅烷(tetraethylorthosilicate；teos)、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass；bpsg)、熔融石英玻璃(fused silica glass；fsg)、磷硅酸盐玻璃(phosphosilicate glass；psg)、硼掺杂硅玻璃(boron doped silicon glass；bsg)、其他合适介电材料或其组合。在一些实施例中，介电层140和144可以使用cvd、流动式cvd(flowable cvd；fcvd)或旋涂玻璃来形成。
79.如上面所述，在本发明实施例中，在高压半导体装置100的外圈使用高压阱114作为隔离区，以使得高压半导体装置在操作期间中不会影响邻近的器件。为了使高压半导体装置100可以在更大的操作电压中操作而不影响邻近器件，需要增加高压半导体装置100的横向击穿电压(lateral punch voltage)。在本发明实施例中，掺杂区136被设置在高压阱114中以进一步增加横向击穿电压。如上面所述，掺杂区136的掺杂浓度大于高压阱114的掺杂浓度。如此一来，因为掺杂区136的掺杂物可以部分扩散至高压阱114，高压阱114的掺杂浓度会增加，并因此缩小空乏区以具有更大的横向击穿电压。值得注意的是，掺杂区136设置在高压阱114的上部。具体来说，掺杂区136的深度h1与高压阱114的深度h2的比值在约0.006至约0.01的范围内。如果掺杂区136的深度h1的深度太小，则无法有效增加横向击穿电压。如果掺杂区136的深度h1的深度太大，则将导致此器件的接面击穿电压(junction breakdown)下降(将导致高压阱114到高压阱116的击穿)。
80.图2是根据本发明实施例的高压半导体装置100与已知高压半导体装置的击穿电压比较图。已知高压半导体装置的外围高压阱不具有掺杂区，而高压半导体装置100的外围高压阱(例如高压阱114)具有掺杂区(例如掺杂区136)。如图2所示，在漏极电流-漏极电压特性图(id-vd特性图)中，曲线202和204个别表示已知高压半导体装置和高压半导体装置100的id-vd特性。当已知高压半导体装置的漏极电压增加至约90v时，发生横向击穿而漏极电流急剧上升。相对地，由于高压半导体装置100的外围高压阱具有掺杂区，漏极电压增加至约167v时才发生横向击穿而漏极电流急剧上升。因此，在高压半导体装置的外围高压阱设置掺杂区可以有效增加横向击穿电压。
81.再参照图1a和图1b，掺杂区104设置在高压阱112和114下方。值得注意的是，在本发明实施例中，掺杂区104不会延伸到高压阱110下方。具体来说，掺杂区104的边界(如图1a所示，掺杂区104的内边界)与高压阱110的边界(如图1a所示，高压阱110的外边界)相距一个既定的距离d1，以防止从漏极区122流到掺杂区104的漏电。另外，如果距离d1太大，掺杂区104无法有效防止高压阱112至基板102的垂直漏电。
82.图3是另一实施例的高压半导体装置100的剖面图，其中在掺杂区136上方额外形成通孔152和导线154。在此情况下，掺杂区136、高压阱114、掺杂区104、漏极区122可构成电
路302。如上面所述，掺杂区104的边界与高压阱110的边界相距距离d1，此部分构成在电路302中的电阻304。在此实施例中，借由量测电路302中的电阻304的电阻值，可以监控距离d1是否符合设计。具体来说，形成高压半导体装置100的一连串工艺可能会影响掺杂区104的轮廓。举例来说，高压半导体装置100的工艺可能使掺杂区104向延伸高压阱110的下方延伸(即距离d1减小)，并因此导致电路302中的电阻304的电阻值减小。如此一来，最后所得高压半导体装置100在操作中发生从漏极区122到掺杂区104的漏电。因此，通过量测电路302中的电阻304的电阻值，可以确定高压半导体装置100是否符合设计需求或具有缺陷。
83.相较于现有技术，本发明的实施例提供多个优点，并应了解其他实施例可提供不同优点，在此不须讨论全部优点，并且全部实施例无特定优点。
84.前述内容概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本发明。本领域技术人员应可理解，且可轻易地以本发明为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本领域技术人员也应了解这些相等的结构并未违背本发明的发明精神与范围。在不违背本发明的发明精神与范围的前提下，可对本发明进行各种改变、置换或修改。