功率放大器件和半导体裸片的制作方法

1.本发明涉及一种功率放大器件和半导体裸片。本发明尤其涉及功率放大器件，其可工作在射频(radiofrequency，rf)频率上、更尤其在100mhz和40ghz之间的频率范围内。更尤其地，本发明涉及功率放大器件，其包括一个或多个横向扩散金属氧化物半导体(laterally diffused metal-oxide-semiconductor，ldmos)晶体管作为输出功率水平为20w或更高的功率晶体管，尽管本发明还可以应用诸如氮化镓场效应晶体管之类的其它晶体管技术。


背景技术：

2.图1a和1b示出了从wo2006097893a2已知的示例性功率放大器件200。图1a的截面图示出了导电基底201，其上安装有有源半导体裸片202以及无源半导体裸片203。功率放大器件200还包括输入引线204和输出引线205。至少一输入引线204通过键合线206连接至无源半导体裸片203。更尤其地，键合线206将输入引线204连接至布置在无源半导体裸片203的电容器的非接地端子处。在图1b所示的等效电路中，电容器表示为c1，并且键合线206表示为电感器l1。
3.在使用中，c1的另一端子电接地。键合线207，由图1b中的电感器l2表示，将c1的非接地端子连接至布置在有源半导体裸片202上的功率晶体管q1的栅极处。功率晶体管q1具有输出电容，该输出电容在图1b中由电容器cds表示。
4.功率晶体管q1的漏极通过由图1b中的电感器l3表示的键合线208连接至一个或多个输出引线205。此外，功率晶体管q1的漏极通过分流网络接地。该分流网络包括键合线209，键合线209布置为与同样布置在无源半导体裸片203上的电容器c2串联。在图1b中，键合线209以电感器l4为模型。
5.在功率放大器件的工作频率处或附近，分流网络与cds谐振以至于输出电容对rf性能的影响能够得到减轻。
6.从图1a中能够看出，键合线207和209示出了特定的交叠，其在图1a中通过虚线圆210显示。由于此交叠，键合线207和209，并因此电感器l2和l4，感性耦合。这在图1b中通过互感系数m示出。
7.功率晶体管q1包括反馈电容、更尤其栅漏电容，将输出端耦接至输入端。此反馈能够不利于功率晶体管q1或者功率晶体管q1所组成的网络的稳定性。根据wo2006097893a2，通过改变键合线207和209之间的交叠，反馈电容对稳定性的不良影响能够得到减轻。
8.申请人已经发现wo2006097893a2所提供的方案尽管在某些应用中是有益的，但是在当前和未来的应用中无法对反馈电容有足够的减轻，尤其对于工作在1ghz之上、功率水平为100w的ldmos器件。


技术实现要素：

9.本发明的目的在于提供一种功率放大器件，其允许更好地减轻反馈电容对功率放
大器件的稳定性的影响。
10.该目的是通过权利要求1所限定的功率放大器件实现的。该功率放大器件包括半导体裸片和功率晶体管，半导体裸片具有第一输入端子和第一输出端子，功率晶体管集成在半导体裸片上，功率晶体管包括分别布置在功率晶体管的输入侧和输出侧的第二输入端子和第二输出端子。功率晶体管具有特定的输出电容。
11.功率放大器件还包括分流网络，分流网络包括多个第一键合线，多个第一键合线布置为与第一电容器串联，第一电容器布置在功率晶体管的输入侧附近，并且其中，在分流网络的一端，多个第一键合线的第一端耦接至第二输出端子，其中，分流网络的另一端至少在使用时电接地。
12.与多个第一键合线相关的电感以及与第一电容器相关的电容器如此设置以至于在功率放大器件的工作频率处或附近，分流网络与输出电容谐振。例如，功率放大器可以配置为工作在1.8ghz至2.2ghz的频带内。在此情况下，分流网络和输出电容的谐振发生在该频带内的频率处或者在接近该频带的频率处。
13.根据本发明，功率放大器件的特征在于还包括形成在半导体裸片上的耦合线对，其中，耦合线对的第一线串联连接在第一输入端子和第二输入端子之间，并且其中，耦合线对的第二线包含在分流网络中，并且与多个第一键合线和第一电容器串联。
14.申请人已经发现，通过耦合线能够更好地控制功率放大器件的稳定性。在没有理论限制的情况下，规定该改进控制能够得益于与仅为感性耦合的键合线207、209相比提高的电容耦合。此外，改进控制能够得益于发生耦合的空间局部化。申请人还发现，图1a所示的已知设备中的交叠的改变不仅影响稳定性，而且影响功率放大器件的参数。这主要是因为键合线207、209充当了天线，不仅相互耦合，而且耦合至功率放大器件的其它部分。通过按照本发明的规定使用耦合线，在更加有限的空间中耦合。
15.半导体裸片可以包括金属层堆叠，金属层堆叠包括多个金属层，其中，耦合线对形成在金属层堆叠的不同金属层上，耦合线对具有至少部分横向交叠。当代的晶体管工艺中的金属层堆叠可以包括6个或更多金属层，其中，较高的金属层，即距离半导体表面越远的金属层，相比于较低的金属层更薄，由此提供更低的欧姆电阻。
16.耦合线对优选形成在金属层堆叠的较高层中，并且更优选形成在竖直方向上毗邻的金属层中。这些线具有相等的宽度，并且可以位于彼此正上方。在其它实施例中，这些线可以在横向方向上相互移位，以至于这些线之间仅部分交叠。通常，此耦合被称为宽边耦合。
17.然而，本发明还可以采用边缘耦合线。在此情况下，这些线可以布置在相同金属层上并且在横向方向上分离。对于边缘耦合线和宽边耦合线，这些线优选并列布置。
18.第一电容器可以包括第一端子和第二端子，并且耦合线对的第一线可以包括连接至第一输入端子处的第一端以及连接至第二输入端子处的第二端。耦合线对的第二线可以包括连接至多个第一键合线的另一端处的第三端以及连接至第一电容器的第一端子处的第四端，第一电容器的第二端子至少在使用时电接地。替选地，耦合线对的第二线可以包括连接至第一电容器的第二端子处的第三端以及至少在使用时电接地的第四端，第一电容器的第一端子连接至多个第一键合线的另一端。因此，第二线可以布置在地和第一电容器之间，或者第二线可以布置在第一键合线和第一电容器之间。
19.第一端可以布置为相比于第四端更接近第三端，并且第二端可以布置为相比于第三端更接近第四端。第一端、第二端、第三端和第四端的布置是很重要的，这是因为该布置决定了第一线和第二线之间的感性耦合的符号。
20.耦合线对的第一线和第二线优选分别由直线段形成。这些线段可以是任何合适的传输线类型的，例如微带线类型、共面类型、或带状线类型。
21.耦合线对和第一电容器能够以分布方式实现。例如，半导体裸片可以包括多个第一单元格，每个单元格包括第一电容器段、在第一线段输入端和第一线段输出端之间延伸的第一线段、通过一个或多个第一键合线耦接至第二输出端子处的接合焊盘、以及其至少部分与第一线段的至少部分形成各自耦合线段对的第二线段。
22.第一单元格还包括将接合焊盘连接至第二线段的一端处的第一连接段、以及将第二线段的另一端连接至第一电容器段处的第二连接段。替选地，第一单元格还包括将第二线段的一端连接至第一电容器段处的第一连接段、以及至少在使用时将第二线段的另一端接地的第二连接段。在后一种情况下，第一电容器段布置为在第二线段和接合焊盘之间串联。
23.在两种情况下，第一电容器是由多个第一电容器段形成的，并且耦合线对是由多个耦合线段对形成的。
24.半导体裸片还可以包括第一连接条，多个第一线段输入端连接至第一连接条。该第一连接条连接至或至少部分形成第一输入端子。此外，或替选地，半导体裸片还可以包括第二连接条，多个第一线段输出端连接至第二连接条。该第二连接条连接至或至少部分形成第二输入端子。第一电容器段可以布置在接合焊盘和第二连接条之间的空间内。
25.在一些实施例中，每个第一线段的一部分未与对应的第二线段横向交叠。此部分可以被遮蔽，例如更高的金属层遮蔽该部分。此外，或替选地，平置的较低金属层可以用于控制返回电流。
26.半导体裸片还可以包括多个第二单元格，每个第二单元格是各自的第一单元格的镜像拷贝。此外，或替选地，第一单元格是相同的，并且第二单元格是相同的。在一特定实施例中，第一单元格和第二单元格交替布置以至于毗邻的第一单元格和第二单元格的第一线段和/或第二线段彼此邻接，或者以至于毗邻的第一单元格和第二单元格的接合焊盘和/或第一连接元件和第二连接元件彼此邻接。以此方式，所形成的新的单元格包括邻接的第一单元格及其镜像拷贝。这些新的单元格布置为在半导体裸片上邻接。
27.半导体裸片还可以包括多个输入指部和多个输出指部，多个输入指部均耦接至第二输入端子，多个输出指部均耦接至第二输出端子，其中，第二输出端子至少部分形成第一输出端子或者通过阻抗匹配级连接至第一输出端子。在一些实施例中，第一输出端子等于第二输出端子。此外，或替选地，在一些实施例中，第一单元格和/或第二单元格的接合焊盘连接至第一输出端子而非第二输出端子。
28.功率晶体管可以包括场效应晶体管(field-effect transistor，fet)，例如基于氮化镓的fet或基于硅的ldmos。在此情况下，输入指部是栅极指部，并且输出指部是漏极指部。这些fet的源极触点典型地在使用时接地。此接地能够通过延伸穿过半导体裸片的通孔、或通过具有用于半导体裸片的导电性导体基底来实现。
29.第一输出端子和第一输入端子均能够由键合条形成，或者由允许它们通过键合线
连接的多个接合焊盘形成。
30.功率放大器件还可以包括功率放大输出端，功率放大输出端通过多个第二键合线连接至第一输出端子。此外，功率放大器件还可以包括功率放大输入端，功率放大输入端通过多个第三键合线直接连接至第一输入端子，或者通过一个或多个阻抗匹配级连接至第一输入端子，一个或多个阻抗匹配级的最后的阻抗匹配级通过多个第三键合线连接至第一输入端子。
31.功率放大器件还可以包括导电基底、以及与导电基底分离的一个或多个输入引线或焊盘和一个或多个输出引线或焊盘，其中，半导体裸片例如为裸片焊盘、法兰件、或热沉件，其中，半导体裸片安装在导电基底上，并且其中，至少一个输入引线或焊盘形成功率放大输入端，并且其中，至少一个输出引线或焊盘形成功率放大输出端。功率放大器件可以是例如使用基于引线框的封装的封装功率放大器件。
32.根据第二方面，本发明还提供了一种半导体裸片，半导体裸片配置为用作上述功率放大器的半导体裸片。
附图说明
33.接下来将参照附图对本发明进行更详细的描述。在附图中：
34.图1a和1b分别示出了已知功率放大器件的截面图和等效电路；
35.图2a和2b分别示出了依照本发明的功率放大器件的截面图和等效电路；
36.图3示出了依照本发明的功率放大器件的俯视图；
37.图4a至4d示出了用于图3中所示的功率放大器件中的单元格的四个不同实施例；
38.图5a至5c示出了一般金属层堆叠的截面图、宽边耦合线的截面图以及边缘耦合线的截面图；以及
39.图6示出了图3的功率放大器件的颈部的分布布置。
具体实施方式
40.在以下详细说明中，相同的附图标记将用于指代相同或相似的组件。此外，当提及电组件时，符号，例如l1，可以用于指代这样的组件，或者可以指代该组件的电参数，例如，该组件的电感。
41.图2a和2b分别示出了依照本发明的功率放大器件100的截面图和等效电路。
42.图2a的截面图示出了导电基底101，其上安装有有源半导体裸片102以及无源半导体裸片103。功率放大器件100还包括输入引线104和输出引线105。至少一个输入引线104通过键合线106连接至无源半导体裸片103。更尤其地，键合线106将输入引线104连接至布置在无源半导体裸片103上的电容器的非接地端子处。在图2b所示的电路中，电容器表示为c1，并且键合线106表示为电感器l1。
43.另一端子c1至少在使用时电接地。由图2b的电感器l2表示的键合线107将c1的非接地端子连接至布置在有源半导体裸片102上的功率晶体管q1的栅极处。功率晶体管q1具有输出电容，该输出电容在图2b中由电容器cds表示。
44.功率晶体管q1的漏极通过键合线108连接至在图2b中由电感器l3表示的一个或多个输出引线105处。此外，功率晶体管q1的漏极通过分流网络接地。分流网络包括键合线
109，该键合线109布置为与布置在有源半导体裸片102上的电容器c2串联。在图2b中，键合线109以电感器l4为模型。
45.半导体裸片102包括耦合线对110。在图2b中，耦合线110由网络l5、l6、c3和c4表示。根据尺寸和几何形状的不同，l5可以等于l6，并且c3可以等于c4。在工作频率处或附近，分流网络与cds谐振以至于输出电容对rf性能的影响能够得到减轻。此外，在c2和l5之间、l5和l4之间、l2和l6之间、和/或l6和q1的栅极之间可以提供额外的电感(未示出)。这些电感并不是耦合线对110的一部分，并且代表与将耦合线对110连接至电路的其它部分处有关的电感。
46.功率放大器件包括第一输入端子i1、第二输入端子i2、第一输出端子o1以及第二输出端子o2，其全部布置在有源半导体裸片102上。此外，功率放大器件包括功率放大输出端out和功率放大输入端in。在输出端子o1和o2之间可以提供可选的输出阻抗匹配网络111。
47.图3示出了依照本发明的功率放大器件100的俯视图。在此示出了无源半导体裸片103包括电容器c1，电容器c1的第一端子由键合条103a形成，尽管还可以使用多个互连接合焊盘。c1的第二端子至少在使用时电接地。在本发明的背景下，电接地应当解释为在功率放大器件正常使用时被连接至地面。例如，功率放大器件100正常用在其中导电基底101安装在印刷电路板的接地焊盘上的应用中，功率放大器件100安装在该印刷电路板上。此外，无源半导体裸片103可以是导电的，或者可以包括用于将c1的第二端子通过导电基底101接地的通孔。
48.从图3中还可看到连接条131和132，其间布置有如图4a和4b中所示的多个单元格120。在此，配置为键合条的连接条131形成图2b的第一输入端子i1。连接条132形成图2b中所示的第二输入端子i2。类似地，配置为键合条的连接条133形成第二输出端子o2。因为有源半导体裸片102上并未布置有进一步的匹配电路，连接条133还形成第一输出端子o1。
49.功率晶体管q1是ldmos晶体管，该ldmos晶体管包括连接至连接条132处的多个栅极指部140以及连接至连接条133处的多个漏极指部141。
50.图4a至4d示出了依照本技术的单元格的四个示例120a、120b、120c、120d。每个单元格120a、120b、120c、120d包括在第一线段输入端123_i和第一线段输出端123_o之间延伸的第一线段123、以及与第一线段123的一部分共同形成耦合线对的第二线段124。单元格120a、120b、120c、120d均还包括用于容置键合线109的接合焊盘121、以及其非接地端子由附图标记122表示的第一电容器段。
51.单元格120a、120b、120c、120d的不同之处在于第二线段124连接至接线焊盘121的方式。更尤其地，在图4a中，接线焊盘121和第一线段123以实线表示，并且相比于第二线段124和非接地端子122均布置在更高的金属层，第二线段124和非接地端子122二者均以虚线表示。另一方面，在图4d中，接线焊盘121和第二线段124相比于第一线段123均布置在更高的金属层。这要求在接线焊盘121下方存在下通以实现第二线段124和非接地端子122之间的连接。该下通由线段126b形成，线段126b相比于线段126布置在平置的(lying)更低金属层上。作为后者的平置的更低金属层可以是与其上布置有线段123的金属层相同的金属层。平置的更高金属层和平置的更低金属层之间的连接是通过通孔126a实现的。
52.在图5a和5b的截面图中对金属层进行更详细的解释。图5a示出了金属层堆叠可以
包括金属层l0至l5、以及连接各金属层的通孔v1至v4。图5b示出了第一线段123相比于第二线段124可以布置在更高的金属层中，并且示出了这些线段可以具有横向偏移d。并不排除其它实施例，其中第一线段123相比于第二线段124布置在更低的金属层中。
53.在图4a中，第二线段124通过通孔125a连接至接线焊盘121，通孔125a将接线焊盘121的较高金属层连接至平置的较低金属层。第一连接段125将接线焊盘121连接至第二线段124的一端，并且第二连接段126将第二线段124的另一端连接至第一电容器段的非接地端子122。值得注意的是，第二连接段126从接线焊盘121下方通过。
54.在图4a中，电流沿顺时针方向从接线焊盘121流向第一电容器的非接地端子122。在图4b中，该方向是相反的。此外，在图4c所示的实施例中，至非接地端子122的连接布置为距离接线焊盘121更远。这影响了线段125、126的形状和尺寸。
55.根据设计的不同，单元格120a、120b、120c、120d中的任一个是优选的。通过在单元格120a、120d和单元格120b、120c之间选择，互感系数的符号能够使相反的。应当注意的是，单元格120a、120b、120c、120d相结合的其它实施例是可能的。例如，可以为单元格120b、120c设计类似于图4d的单元格。
56.本发明允许一种便捷、精确且重现性良好的线段123、124之间的耦合量确定，由此减轻反馈电容对功率放大器件的稳定性的影响。例如，通过选择线段123、124的适当长度、宽度和/或相互位置能够确定耦合量。
57.图5c示出了可以使用边缘耦合线，而非图5b中所示的宽边耦合线。然而，此类型耦合线的实用性可能受到尺寸约束的限制。
58.图6示出了功率放大器件100的半导体裸片102的一部分的俯视图。在此图中，能够看出多个单元格120a与多个单元格120a_m结合使用，其中，每个单元格120a_m是单元格120a的镜像版本。单元格120a_m和单元格120a交替布置。毗邻单元格120a、120b的接线焊盘121、非接地端子122和第二连接段126，连同第一线段123和第二线段124彼此邻接。
59.第一线段123的一部分不与第二线段124耦合。第二线段的一部分沿非接地端子122延伸向连接条132。如图6中所示，该部分可以被遮蔽板(未示出)覆盖，该遮蔽板相比于第一线段123布置在更高的金属层中并且可以接地。此外或替选地，进一步的遮蔽板(未示出)相比于第一线段123可以布置在更低的金属层中。此进一步的遮蔽板可以用于控制rf返回电流并且可以接地。
60.在上文中，本发明通过其详细实施例进行了解释。然而，本发明并不限于这些实施例，并且在不违背由所附权利要求限定的本发明的范围的情况下，各变型是可能的。