半导体存储器装置及该半导体存储器装置的制造方法与流程

1.本公开总体上可涉及半导体存储器装置及该半导体存储器装置的制造方法，并且更具体地，涉及包括设置在外围电路上的存储器单元阵列的半导体存储器装置及该半导体存储器装置的制造方法。


背景技术：

2.半导体存储器装置可以包括存储器单元阵列和用于控制存储器单元阵列的操作的外围电路，该存储器单元阵列包括多个存储器单元。存储器单元阵列设置在外围电路上，使得能够提高半导体存储器装置的集成度。


技术实现要素：

3.根据本公开的实施方式，一种半导体存储器装置包括：外围电路结构，其具有页缓冲器组；网状的第一源极图案，其设置于外围电路结构上，该网状的第一源极图案具有多个开口；存储器单元阵列，其设置于网状的第一源极图案上；第二源极图案，其设置在网状的第一源极图案与存储器单元阵列之间；以及单元阵列侧焊盘图案，其设置在网状的第一源极图案与第二源极图案之间，从第二源极图案朝向网状的第一源极图案延伸，该单元阵列侧焊盘图案直接接合至网状的第一源极图案。
4.根据本公开的实施方式，一种半导体存储器装置包括：外围电路结构，其具有页缓冲器组；第一源极图案，其设置于外围电路结构上，该第一源极图案具有源极接触区和页缓冲器连接区；第一开口，其贯穿页缓冲器连接区中的第一源极图案；外围电路侧第一焊盘图案，其设置于第一开口中，该外围电路侧第一焊盘图案连接至页缓冲器组；第二源极图案，其与源极接触区中的第一源极图案交叠；存储器单元阵列，其设置在第二源极图案上；第一位线，其设置在存储器单元阵列上，该第一位线延伸以与外围电路侧第一焊盘图案交叠；以及第一接触结构，其从外围电路侧第一焊盘图案朝向第一位线延伸。
5.根据本公开的实施方式，一种制造半导体存储器装置的方法，该方法包括以下步骤：形成外围电路结构，该外围电路结构具有页缓冲器组和连接至页缓冲器组的互连件；在外围电路结构上形成金属图案组，该金属图案组具有第一源极图案和外围电路侧焊盘图案；在基板上形成初步存储器结构、连接至初步存储器结构的第二源极图案、以及连接至第二源极图案的单元阵列侧焊盘图案；将单元阵列侧焊盘图案接合至第一源极图案；去除基板；形成连接至外围电路侧焊盘图案的接触结构；以及形成与外围电路结构交叠的位线，并且第二源极图案插置于位线与外围电路结构之间，位线连接至接触结构。
附图说明
6.现在将参照附图更全面地描述示例性实施方式；然而，其它实施方式可以采用不同的形式。因此，本教导的可能实施方式不应被解释为限于本文阐述的特定实施方式。
7.在附图中，为了清楚起见，可能夸大了尺寸。将理解的是，当元件被称为在两个元
件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终指代相似的元件。
8.图1是例示了根据本公开的实施方式的半导体存储器装置的框图。
9.图2是例示了根据本公开的实施方式的存储块的电路图。
10.图3是示意性例示了根据本公开的实施方式的半导体存储器装置的立体图。
11.图4是例示了根据本公开的实施方式的金属图案组的平面图。
12.图5a至图5e是例示了图4所示的外围电路侧焊盘图案以及连接至外围电路侧焊盘图案的位线和接触结构的平面图。
13.图6是例示了根据本公开的实施方式的半导体存储器装置的平面图。
14.图7a是沿着图6中所示的线i-i
′
截取的半导体存储器装置的截面图，并且图7b是沿着图6中所示的线ii-ii
′
截取的半导体存储器装置的截面图。
15.图8是例示了根据本公开的实施方式的形成外围电路结构的工艺的截面图。
16.图9a和图9b是例示了根据本公开的实施方式的形成金属图案组的工艺的平面图和截面图。
17.图10a至图10d是例示了根据本公开的实施方式的形成初步存储器结构的工艺的工艺截面图。
18.图11是例示了根据本公开的实施方式的形成单元阵列侧焊盘图案的方法的截面图。
19.图12a至图12f是例示了在形成单元阵列侧焊盘图案之后继续的后续工艺的实施方式的工艺截面图。
20.图13是例示了根据本公开的实施方式的存储器系统的配置的框图。
21.图14是例示了根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
22.本文所公开的具体结构或功能描述仅仅是出于描述根据本公开的概念的实施方式的目的而例示的。实施方式可以以各种形式来实现，并且因此，可能的实施方式不应被解释为限于本文阐述的实施方式。
23.在下文中，术语“第一”和“第二”用于将一个组件与另一组件区分开，而并不表示组件的数量或次序。因此，组件不应受这些术语的限制。
24.实施方式涉及其中外围电路和存储器单元阵列能够彼此电连接的半导体存储器装置及该半导体存储器装置的制造方法。
25.图1是例示了根据本公开的实施方式的半导体存储器装置的框图。
26.参照图1，半导体存储器装置10可以包括外围电路30和存储器单元阵列20。
27.外围电路30可以被配置为控制用于将数据存储在存储器单元阵列20中的编程操作、用于输出存储器单元阵列20中所存储的数据的读取操作、以及用于擦除存储器单元阵列20中所存储的数据的擦除操作。
28.在实施方式中，外围电路30可以包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
29.存储器单元阵列20可以包括多个存储块。存储器单元阵列20可以通过字线wl连接
至行解码器33并且可以通过位线bl连接至页缓冲器组37。
30.控制电路35可以响应于命令cmd和地址add而控制外围电路30。
31.电压发生器31可以基于控制电路35的控制生成各种操作电压。操作电压可以包括用于编程操作、读取操作和擦除操作的预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压、读取电压等。
32.行解码器33可以基于控制电路35的控制来选择存储块。行解码器33可以向连接至被选存储块的字线wl施加操作电压。
33.页缓冲器组37可以通过位线bl连接至存储器单元阵列20。页缓冲器组37可以基于控制电路35的控制在编程操作中临时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可以基于控制电路35的控制在读取操作或验证操作中感测位线bl的电压或电流。页缓冲器组37可以基于控制电路35的控制来选择位线bl。
34.在结构上，存储器单元阵列20可以与构成外围电路30的外围电路结构的一部分交叠。因此，可以减少半导体存储器装置所占据的二维面积。
35.图2是例示了根据本公开的实施方式的存储块的电路图。
36.参照图2，存储块blk可以包括多个单元串cs1和cs2。多个单元串cs1和cs2可以被分为串组。串组可以分别由在相同高度处彼此分开的两条或更多条漏极选择线dsl1和dsl2来控制。在实施方式中，两条或更多条漏极选择线dsl1和dsl2可以包括在相同高度处彼此分开的第一漏极选择线dsl1和第二漏极选择线dsl2。多个单元串cs1和cs2可以包括连接至第一漏极选择线dsl1的第一单元串cs1和连接至第二漏极选择线dsl2的第二单元串cs2。
37.第一单元串cs1和第二单元串cs2可以连接至字线wl、源极选择线ssl、位线bl和公共源极图案csl。
38.第一单元串cs1和第二单元串cs2中的每一个可以包括串联连接的多个存储器单元mc、连接至多个存储器单元mc的至少一个源极选择晶体管sst、以及连接至多个存储器单元mc的至少一个漏极选择晶体管dst。公共源极图案csl可以经由源极选择晶体管sst连接至多个存储器单元mc。位线bl可以经由漏极选择晶体管dst连接至多个存储器单元mc。
39.第一漏极选择线dsl1可以连接至第一单元串cs1的漏极选择晶体管dst的栅极，而第二漏极选择线dsl2可以连接至第二单元串cs2的漏极选择晶体管dst的栅极。字线wl可以分别连接至存储器单元mc的栅极。源极选择线ssl可以连接至源极选择晶体管sst的栅极。
40.根据上述结构，共同连接至一条字线和一条位线的第一单元串cs1和第二单元串cs2可以由第一漏极选择线dsl1和第二漏极选择线dsl2独立控制。
41.图3是示意性例示了根据本公开的实施方式的半导体存储器装置的立体图。
42.参照图3，半导体存储器装置可以包括公共源极图案csl、源极选择线ssl、字线wl、第一漏极选择线dsl1、第二漏极选择线dsl2、位线bl和外围电路侧焊盘图案pp1和pp2。
43.公共源极图案csl可以包括第一源极图案sl1和第二源极图案sl2。
44.第一源极图案sl1可以在第一方向d1和第二方向d2上延伸。第一源极图案sl1可以包括源极接触区sca和页缓冲器连接区pca。第一源极图案sl1可以是具有第一开口op1和第二开口op2的网状。第一开口op1可以贯穿页缓冲器连接区pca中的第一源极图案sl1。第二开口op2可以贯穿源极接触区sca中的第一源极图案sl1。
45.第二源极图案sl2可以在第三方向d3上与第一源极图案sl1间隔开。第三方向d3可
以被定义为与第一方向d1和第二方向d2正交的方向。第二源极图案sl2可以与源极接触区sca中的第一源极图案sl1交叠。相比于第二源极图案sl2，第一源极图案sl1可以在第一方向d1上突出得更远，从源极接触区sca突出到页缓冲器连接区pca中。因此，在页缓冲器连接区pca中，第一源极图案sl1可不与第二源极图案sl2交叠，而是可以由于不存在第二源极图案sl2而被暴露出来。
46.源极选择线ssl可以设置在第二源极图案sl2上。源极选择线ssl可以在第三方向d3上与第二源极图案sl2间隔开。
47.字线wl可以设置在源极选择线ssl上。字线wl可以在第三方向d3上与源极选择线ssl间隔开。字线wl可以被布置为在第三方向d3上彼此间隔开。
48.一条源极选择线ssl可以设置在第二源极图案sl2与字线wl当中的最下端字线wl之间。然而，本公开的实施方式不限于此。在实施方式中，在第三方向d3上彼此间隔开的两条或更多条源极选择线可以设置在第二源极图案sl2与最下端字线wl之间。
49.第一漏极选择线dsl1和第二漏极选择线dsl2可以在字线wl上以相同高度设置。第一漏极选择线dsl1和第二漏极选择线dsl2可以在第三方向d3上与字线wl间隔开。第一漏极选择线dsl1和第二漏极选择线dsl2可以被布置为在第一方向d1上彼此间隔开。
50.位线bl可以设置在第一漏极选择线dsl1和第二漏极选择线dsl2上。位线bl可以在第三方向d3上与第一漏极选择线dsl1和第二漏极选择线dsl2间隔开。位线bl可以在与第一漏极选择线dsl1和第二漏极选择线dsl2交叉的方向上延伸。在实施方式中，位线bl可以在第一方向d1上延伸。
51.一条第一漏极选择线dsl1和一条第二漏极选择线dsl2可以设置在位线bl与字线wl当中的最上端字线wl之间。然而，本公开的实施方式不限于此。在实施方式中，在第三方向d3上彼此间隔开的两条或更多条第一漏极选择线和在第三方向d3上彼此间隔开的两条或更多条第二漏极选择线可以设置在位线bl与最上端字线wl之间。
52.外围电路侧焊盘图案pp1和pp2可以由与第一源极图案sl1相同的导电材料制成。在实施方式中，外围电路侧焊盘图案pp1和pp2以及第一源极图案sl1可以包括铝。
53.外围电路侧焊盘图案pp1和pp2可以设置在与第一源极图案sl1的高度基本相同的高度处。外围电路侧焊盘图案pp1和pp2可以设置在第一开口op1中以与第一源极图案sl1间隔开。在实施方式中，外围电路侧焊盘图案pp1和pp2可以包括在第一开口op1中彼此间隔开的外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2。在平面图中，外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2可以偏移地设置在对角线l上。对角线l可不与位线bl平行并且可不与位线bl正交。在实施方式中，对角线l可以设置在面向第一方向d1的轴与面向第二方向d2的轴之间。对角线l所面向的方向可以定义为对角线方向。
54.在下文中，术语“金属图案组”被定义为包括第一源极图案sl1、外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2的术语。
55.图4是例示了根据本公开的实施方式的金属图案组的平面图。为了更详细描述图3所示的金属图案组的布局，图4中例示了在比图3所示的范围更宽的范围内的金属图案组。
56.参照图4，如参照图3所描述的，金属图案组可以包括第一源极图案sl1、外围电路侧第一焊盘图案pp11、pp12、pp13、pp14和pp15、以及外围电路侧第二焊盘图案pp21、pp22、pp23、pp24和pp25。
57.第一源极图案sl1可以在由第一方向d1和第二方向d2形成的平面上延伸。第一源极图案sl1可以是具有多个第一开口op11、op12、op13、op14和op15以及多个第二开口op21、op22、op23、op24和op25的网状。第一源极图案sl1可以包括在第一方向d1上交替设置的页缓冲器连接区pca1、pca2、pca3、pca4和pca5以及源极接触区sca1、sca2、sca3、sca4和sca5。
58.在实施方式中，页缓冲器连接区可以包括被布置为在第一方向d1上彼此间隔开的第一页缓冲器连接区pca1、第二页缓冲器连接区pca2、第三页缓冲器连接区pca3、第四页缓冲器连接区pca4和第五页缓冲器连接区pca5。在实施方式中，源极接触区可以包括被布置为在第一方向d1上彼此间隔开的第一源极接触区sca1、第二源极接触区sca2、第三源极接触区sca3、第四源极接触区sca4和第五源极接触区sca5。第一源极图案sl1可以从第一页缓冲器连接区pca1延伸到第一源极接触区sca1，并且可以从第一源极接触区sca1延伸到第二页缓冲器连接区pca2。第一源极图案sl1可以从第二页缓冲器连接区pca2延伸到第二源极接触区sca2，并且可以从第二源极接触区sca2延伸到第三页缓冲器连接区pca3。第一源极图案sl1可以从第三页缓冲器连接区pca3延伸到第三源极接触区sca3，并且可以从第三源极接触区sca3延伸到第四页缓冲器连接区pca4。第一源极图案sl1可以从第四页缓冲器连接区pca4延伸到第四源极接触区sca4，并且可以从第四源极接触区sca4延伸到第五页缓冲器连接区pca5。第一源极图案sl1可以从第五页缓冲器连接区pca5延伸到第五源极接触区sca5。
59.第一开口op11、op12、op13、op14和op15的布置可以基于外围电路侧第一焊盘图案pp11、pp12、pp13、pp14和pp15以及外围电路侧第二焊盘图案pp21、pp22、pp23、pp24和pp25的布置以多种方式来设计。
60.第一开口op11、op12、op13、op14和op15可以包括贯穿第一页缓冲器连接区pca1的第一组的第一开口op11、贯穿第二页缓冲器连接区pca2的第二组的第一开口op12、贯穿第三页缓冲器连接区pca3的第三组的第一开口op13、贯穿第四页缓冲器连接区pca4的第四组的第一开口op14和贯穿第五页缓冲器连接区pca5的第五组的第一开口op15。
61.外围电路侧第一焊盘图案可以包括第一组的外围电路侧第一焊盘图案pp11、第二组的外围电路侧第一焊盘图案pp12、第三组的外围电路侧第一焊盘图案pp13、第四组的外围电路侧第一焊盘图案pp14和第五组的外围电路侧第一焊盘图案pp15。外围电路侧第二焊盘图案可以包括第一组的外围电路侧第二焊盘图案pp21、第二组的外围电路侧第二焊盘图案pp22、第三组的外围电路侧第二焊盘图案pp23、第四组的外围电路侧第二焊盘图案pp24和第五组的外围电路侧第二焊盘图案pp25。
62.类似于参照图3描述的外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2，在平面图中，第一组的外围电路侧第一焊盘图案pp11和外围电路侧第二焊盘图案pp21可以在第一组的第一开口op11中沿对角线方向布置。第二组的外围电路侧第一焊盘图案pp12和外围电路侧第二焊盘图案pp22可以在第二组的第一开口op12中沿对角线方向布置，第三组的外围电路侧第一焊盘图案pp13和外围电路侧第二焊盘图案pp23可以在第三组的第一开口op13中沿对角线方向布置，第四组的外围电路侧第一焊盘图案pp14和外围电路侧第二焊盘图案pp24可以在第四组的第一开口op14中沿对角线方向布置，并且第五组的外围电路侧第一焊盘图案pp15和外围电路侧第二焊盘图案pp25可以在第五组的第一开口op15中沿对角线方向布置。从二维的观点来看，对角线方向可以是不同于第一方向d1和第二方
向d2的方向。
63.第二开口op21、op22、op23、op24和op25可以包括贯穿第一源极接触区sca1的第一组的第二开口op21、贯穿第二源极接触区sca2的第二组的第二开口op22、贯穿第三源极接触区sca3的第三组的第二开口op23、贯穿第四源极接触区sca4的第四组的第二开口op24以及贯穿第五源极接触区域sca5的第五组的第二开口op25。
64.图5a至图5e是例示了图4所示的外围电路侧焊盘图案以及连接至外围电路侧焊盘图案的位线和接触结构的平面图。在图5a中放大并例示了图4所示的第一组的外围电路侧第一焊盘图案pp11和外围电路侧第二焊盘图案pp21；在图5b中放大并例示了图4所示的第二组的外围电路侧第一焊盘图案pp12和外围电路侧第二焊盘图案pp22；在图5c中放大并例示了图4所示的第三组的外围电路侧第一焊盘图案pp13和外围电路侧第二焊盘图案pp23；在图5d中放大并例示了图4所示的第四组的外围电路侧第一焊盘图案pp14和外围电路侧第二焊盘图案pp24；以及在图5e中放大并例示了图4所示的第五组的外围电路侧第一焊盘图案pp15和外围电路侧第二焊盘图案pp25。
65.参照图5a至图5e，半导体存储器装置可以包括与第一组的第一开口op11、第二组的第一开口op12、第三组的第一开口op13、第四组的第一开口op14以及第五组的第一开口op15中的每一个交叠的位线bl1至bl10。两条或更多条位线可以与第一组的外围电路侧第一焊盘图案pp11和外围电路侧第二焊盘图案pp21、第二组的外围电路侧第一焊盘图案pp12和外围电路侧第二焊盘图案pp22、第三组的外围电路侧第一焊盘图案pp13和外围电路侧第二焊盘图案pp23、第四组的外围电路侧第一焊盘图案pp14和外围电路侧第二焊盘图案pp24、以及第五组的外围电路侧第一焊盘图案pp15和外围电路侧第二焊盘图案pp25中的每一个交叠。
66.位线bl1至bl10可以通过接触结构ct11、ct21、ct12、ct22、ct13、ct23、ct14、ct24、ct15和ct25分别连接至第一组的外围电路侧第一焊盘图案pp11和外围电路侧第二焊盘图案pp21、第二组的外围电路侧第一焊盘图案pp12和外围电路侧第二焊盘图案pp22、第三组的外围电路侧第一焊盘图案pp13和外围电路侧第二焊盘图案pp23、第四组的外围电路侧第一焊盘图案pp14和外围电路侧第二焊盘图案pp24、以及第五组的外围电路侧第一焊盘图案pp15和外围电路侧第二焊盘图案pp25。
67.接触结构ct11、ct21、ct12、ct22、ct13、ct23、ct14、ct24、ct15和ct25可以连接至第一组的外围电路侧第一焊盘图案pp11和外围电路侧第二焊盘图案pp21、第二组的外围电路侧第一焊盘图案pp12和外围电路侧第二焊盘图案pp22、第三组的外围电路侧第一焊盘图案pp13和外围电路侧第二焊盘图案pp23、第四组的外围电路侧第一焊盘图案pp14和外围电路侧第二焊盘图案pp24、以及第五组的外围电路侧第一焊盘图案pp15和外围电路侧第二焊盘图案pp25，并且可以在第三方向d3上延伸。接触结构ct11、ct21、ct12、ct22、ct13、ct23、ct14、ct24、ct15和ct25可以包括第一组的第一接触结构ct11和第二接触结构ct21、第二组的第一接触结构ct12和第二接触结构ct22、第三组的第一接触结构ct13和第二接触结构ct23、第四组的第一接触结构ct14和第二接触结构ct24、以及第五组的第一接触结构ct15和第二接触结构ct25。
68.在实施方式中，半导体存储器装置可以包括第一位线bl1至第十位线bl10。第一位线bl1至第十位线bl10可以彼此平行延伸并且可以布置为在第二方向d2上彼此间隔开。第
一位线bl1至第十位线bl10可以与第一组的第一开口op11、第二组的第一开口op12、第三组的第一开口op13、第四组的第一开口op14以及第五组的第一开口op15交叠。连续设置的位线可以与第一组的外围电路侧第一焊盘图案pp11和外围电路侧第二焊盘图案pp21、第二组的外围电路侧第一焊盘图案pp12和外围电路侧第二焊盘图案pp22、第三组的外围电路侧第一焊盘图案pp13和外围电路侧第二焊盘图案pp23、第四组的外围电路侧第一焊盘图案pp14和外围电路侧第二焊盘图案pp24、以及第五组的外围电路侧第一焊盘图案pp15和外围电路侧第二焊盘图案pp25中的每一个交叠。
69.参照图5a，在第二方向d2上连续布置的第一位线bl1、第二位线bl2、第三位线bl3、第四位线bl4和第五位线bl5可以与第一组的外围电路侧第一焊盘图案pp11交叠。第五位线bl5可以经由第一组的第一接触图案ct11连接至第一组的外围电路侧第一焊盘图案pp11。
70.在第二方向d2上连续布置的第六位线bl6、第七位线bl7、第八位线bl8、第九位线bl9和第十位线bl10可以与第一组的外围电路侧第二焊盘图案pp21交叠。第十位线bl10可以经由第一组的第二接触图案ct21连接至第一组的外围电路侧第二焊盘图案pp21。
71.参照图5b，第二位线bl2、第三位线bl3、第四位线bl4、第五位线bl5和第六位线bl6可以与第二组的外围电路侧第一焊盘图案pp12交叠。第四位线bl4可以经由第二组的第一接触图案ct12连接至第二组的外围电路侧第一焊盘图案pp12。
72.第七位线bl7、第八位线bl8、第九位线bl9和第十位线bl10可以与第二组的外围电路侧第二焊盘图案pp22交叠。第九位线bl9可以经由第二组的第二接触图案ct22连接至第二组的外围电路侧第二焊盘图案pp22。
73.参照图5c，第一位线bl1、第二位线bl2、第三位线bl3、第四位线bl4和第五位线bl5可以与第三组的外围电路侧第一焊盘图案pp13交叠。第三位线bl3可以经由第三组的第一接触图案ct13连接至第三组的外围电路侧第一焊盘图案pp13。
74.第六位线bl6、第七位线bl7、第八位线bl8、第九位线bl9和第十位线bl10可以与第三组的外围电路侧第二焊盘图案pp23交叠。第八位线bl8可以经由第三组的第二接触图案ct23连接至第三组的外围电路侧第二焊盘图案pp23。
75.参照图5d，第二位线bl2、第三位线bl3、第四位线bl4、第五位线bl5和第六位线bl6可以与第四组的外围电路侧第一焊盘图案pp14交叠。第二位线bl2可以经由第四组的第一接触图案ct14连接至第四组的外围电路侧第一焊盘图案pp14。
76.第七位线bl7、第八位线bl8、第九位线bl9和第十位线bl10可以与第四组的外围电路侧第二焊盘图案pp24交叠。第七位线bl7可以经由第四组的第二接触图案ct24连接至第四组的外围电路侧第二焊盘图案pp24。
77.参照图5e，第一位线bl1、第二位线bl2、第三位线bl3、第四位线bl4和第五位线bl5可以与第五组的外围电路侧第一焊盘图案pp15交叠。第一位线bl1可以经由第五组的第一接触图案ct15连接至第五组的外围电路侧第一焊盘图案pp15。
78.第六位线bl6、第七位线bl7、第八位线bl8、第九位线bl9和第十位线bl10可以与第五组的外围电路侧第二焊盘图案pp25交叠。第六位线bl6可以经由第五组的第二接触图案ct25连接至第五组的外围电路侧第二焊盘图案pp25。
79.图6是例示了根据本公开的实施方式的半导体存储器装置的平面图。
80.参照图6，半导体存储器装置可以包括栅极层叠结构gst1和gst2、沟道柱ch1和ch2
以及位线bl。
81.栅极层叠结构gst1和gst2可以包括彼此间隔开的第一栅极层叠结构gst1和第二栅极层叠结构gst2。第一栅极层叠结构gst1和第二栅极层叠结构gst2中的每一个可以在由第一方向d1和第二方向d2创建的平面上延伸。第一栅极层叠结构gst1和第二栅极层叠结构gst2可以在第一方向d1上彼此间隔开。第一栅极层叠结构gst1和第二栅极层叠结构gst2中的每一个可以包括在第一方向d1上彼此间隔开的第一漏极选择线dsl1和第二漏极选择线dsl2。
82.第一栅极层叠结构gst1和第二栅极层叠结构gst2中的每一个可以被在第三方向d3上延伸的沟道柱ch1和ch2贯穿。沟道柱ch1和ch2可以经由位线接触件bct1和bct2连接至位线bl。
83.沟道柱ch1和ch2可以包括贯穿第一漏极选择线dsl1的第一沟道柱ch1和贯穿第二漏极选择线dsl2的第二沟道柱ch2。位线接触件bct1和bct2可以包括连接至第一沟道柱ch1的第一位线接触件bct1和连接至第二沟道柱ch2的第二位线接触件bct2。
84.位线bl可以彼此平行。在实施方式中，每条位线bl可以在第一方向d1上延伸。位线bl可以在第二方向d2上间隔开。位线bl可以包括连接至第一接触结构ct1的第一位线bl1和连接至第二接触结构ct2的第二位线bl2。第一接触结构ct1和第二接触结构ct2可以设置在第一栅极层叠结构gst1和第二栅极层叠结构gst2之间。第一接触结构ct1和第二接触结构ct2可以在第三方向d3上延伸。
85.第一位线bl1和第二位线bl2可以经由第一接触结构ct1和第二接触结构ct2连接至页缓冲器组。在下文中，将参照沿线i-i
′
和ii-ii
′
截取的半导体存储器装置的截面图来描述第一位线bl1和第二位线bl2与页缓冲器组之间的连接结构。
86.第一位线bl1可以与在第一方向d1上布置成一排的第一沟道柱ch1和第二沟道柱ch2交叠。第一沟道柱ch1和第二沟道柱ch2中的与第一位线bl1交叠的一些沟道柱可以连接至第一位线bl1，而第一沟道柱ch1和第二沟道柱ch2中的其它沟道柱可以连接至另一位线。第二位线bl2可以与在第一方向d1上布置成一排的第一沟道柱ch1和第二沟道柱ch2交叠。第一沟道柱ch1和第二沟道柱ch2中的与第二位线bl2交叠的一些沟道柱可以连接至第二位线bl2，而第一沟道柱ch1和第二沟道柱ch2中的其它沟道柱可以连接至另一位线。
87.线i-i
′
不仅可以与连接至第一位线bl1的第一沟道柱ch1和第二沟道柱ch2交叠，还可以与连接至另一位线的第一沟道柱ch1和第二沟道柱ch2交叠。线ii-ii
′
不仅可以与连接至第二位线bl2的第一沟道柱ch1和第二沟道柱ch2交叠，而且可以与连接至另一位线的第一沟道柱ch1和第二沟道柱ch2交叠。
88.图7a是沿着图6中所示的线i-i
′
截取的半导体存储器装置的截面图，并且图7b是沿着图6中所示的线ii-ii
′
截取的半导体存储器装置的截面图。
89.参照图7a和图7b，半导体存储器装置可以包括外围电路结构100、设置在外围电路结构100上的第一源极图案sl1、设置在第一源极图案sl1上的存储器单元阵列190、设置在存储器单元阵列190与第一源极图案sl1之间的第二源极图案sl21和sl22、第二源极图案sl21和sl22与第一源极图案sl1之间的单元阵列侧焊盘图案173、连接至存储器单元阵列190的第一位线bl1和第二位线bl2、第一位线接触件bct1和第二位线接触件bct2、以及第一接触结构ct1和第二接触结构ct2。
90.外围电路结构100可以包括构成图1所示的页缓冲器组37的晶体管110a、110b、110c、110d、110e和110f以及连接至晶体管110a、110b、110c、110d、110e和110f的互连件121。晶体管110a、110b、110c、110d、110e和110f中的每一个可以包括形成于半导体基板101中的结111、形成在半导体基板101上的栅极绝缘层113和形成在栅极绝缘层113上的栅极115。栅极115可以设置在半导体基板101的由隔离层103分隔的有源区上。可以通过在栅极115两侧的有源区中注入n型杂质和p型杂质中的至少一种来限定结111。
91.互连件121中的每一个可以包括彼此连接的两个或更多个导电图案。
92.连接至外围电路结构100的晶体管110a、110b、110c、110d、110e和110f的互连件121可以掩埋在下绝缘结构127中。下绝缘结构127可以包括两个或更多个绝缘层。
93.第一源极图案sl1可以包括第一源极接触区sca1
′
、第二源极接触区sca2
′
和页缓冲器连接区pca
′
。页缓冲器连接区pca
′
可以设置在第一源极接触区sca1
′
和第二源极接触区sca2
′
之间。
94.第一源极图案sl1可以是具有第一开口op1和第二开口op2的网状。图7a例示了沿着与第一开口op1和第二开口op2交叠的线i-i
′
截取的第一源极图案sl1的截面，并且图7b例示了沿着与第一开口op1交叠而不与第二开口op2交叠的线ii-ii
′
截取的第一源极图案sl1的截面。第一源极图案sl1可以是如图4所示的网状。第一源极图案sl1可以从第一源极接触区sca1
′
连续延伸到页缓冲器连接区pca
′
。第一源极图案sl1可以从页缓冲器连接区pca
′
连续地延伸到第二源极接触区sca2
′
。第一源极图案sl1可以设置在第一开口op1和与第一开口op1相邻的第二开口op2之间以及在第二开口op2之间。在实施方式中，如图7a和图7b所示的第一源极接触区sca1
′
和第二源极接触区sca2
′
可以对应于图4所示的第一源极接触区sca1和第二源极接触区sca2，并且如图7a和图7b所示的页缓冲器连接区pca
′
可以对应于图4所示的第二页缓冲器连接区pca2。
95.第一开口op1可以填充有外围电路侧第一焊盘图案pp1、外围电路侧第二焊盘图案pp2和第一绝缘图案129a。第一源极图案sl1、外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2可以由于第一绝缘图案129a而彼此绝缘。第二开口op2可以分别填充有第二绝缘图案129b。
96.第一开口op1和第一绝缘图案129a可以贯穿页缓冲器连接区pca
′
的第一源极图案sl1。第二开口op2和第二绝缘图案129b可以贯穿第一源极接触区sca1
′
和第二源极接触区sca2
′
的每一个中的第一源极图案sl1。
97.外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2可以以与第一源极图案sl1基本相同的高度设置。外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2可以由与第一源极图案sl1相同的导电材料制成。外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2可以在第一开口op1中被第一绝缘图案129a掩埋。如参照图3所描述的，在平面图中，外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2可以在第一开口op1中沿对角线方向布置。外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2可以经由互连件121中的一些连接至晶体管110a、110b、110c、110d、110e和110f中的一些晶体管。在实施方式中，外围电路侧第一焊盘图案pp1可以经由互连件121连接至第一晶体管110b，并且外围电路侧第二焊盘图案pp2可以经由互连件121连接至第二晶体管110e。
98.存储器单元阵列190可以包括第一栅极层叠结构gst1、第二栅极层叠结构gst2、贯
穿第一栅极层叠结构gst1和第二栅极层叠结构gst2中的每一个的第一沟道柱ch1和第二沟道柱ch2、以及围绕第一沟道柱ch1和第二沟道柱ch2中的每一个的侧壁的存储器层140。
99.第一栅极层叠结构gst1和第二栅极层叠结构gst2可以分别与第一源极图案sl1的第一源极接触区sca1
′
和第二源极接触区sca2
′
交叠。第一栅极层叠结构gst1和第二栅极层叠结构gst2可以分别设置在第二源极图案sl21和sl22上。第一栅极层叠结构gst1和第二栅极层叠结构gst2可以包括交替层叠在第二源极图案sl21和sl22上的层间绝缘层131和导电图案ssl、wl、dsl1和dsl2。层间绝缘层131和导电图案ssl、wl、dsl1和dsl2可以围绕存储器层140的侧壁。
100.第一栅极层叠结构gst1和第二栅极层叠结构gst2可以由于栅极绝缘结构171而彼此分开。栅极绝缘结构171可以设置在第一栅极层叠结构gst1和第二栅极层叠结构gst2之间。栅极绝缘结构171可以在第二源极图案sl21和sl22之间延伸。栅极绝缘结构171可以在第二源极图案sl21和sl22与第一源极图案sl1之间延伸。
101.至少一个上绝缘层可以设置在第一栅极层叠结构gst1和第二栅极层叠结构gst2上。在实施方式中，第一上绝缘层181和第二上绝缘层187可以层叠在第一栅极层叠结构gst1和第二栅极层叠结构gst2上。
102.第一栅极层叠结构gst1和第二栅极层叠结构gst2的导电图案ssl、wl、dsl1和dsl2可以包括源极选择线ssl、字线wl、第一漏极选择线dsl1和第二漏极选择线dsl2。源极选择线ssl、字线wl、第一漏极选择线dsl1和第二漏极选择线dsl2的布置与参照图3描述的布置相同。
103.字线wl可以设置在第一漏极选择线dsl1和源极选择线ssl之间，并且可以在第二漏极选择线dsl2和源极选择线ssl之间延伸。
104.第一上绝缘层181可以延伸以填充第一漏极选择线dsl1和第二漏极选择线dsl2之间的空间。第一漏极选择线dsl1和第二漏极选择线dsl2可以由于第一上绝缘层181而彼此绝缘。
105.第一沟道柱ch1和第二沟道柱ch2中的每一个可以延伸到第一上绝缘层181中。第一沟道柱ch1和第二沟道柱ch2中的每一个可以配置有沟道层151和芯绝缘层153。沟道层151可以在第三方向d3上延伸以贯穿第一栅极层叠结构gst1和第二栅极层叠结构gst2中的每一个。沟道层151可以在第二源极图案sl21和sl22中的每一个与第一栅极层叠结构gst1和第二栅极层叠结构gst2中的每一个之间延伸。例如，沟道层151可以在第二源极图案sl21和第一栅极层叠结构gst1之间延伸。沟道层151可以连接至与沟道层151相对应的第二源极图案sl21或sl22，并且可以朝向第一位线bl1和第二位线bl2延伸。沟道层151可以围绕芯绝缘层153的侧壁。沟道层151可以覆盖芯绝缘层153的面向第一位线bl1或第二位线bl2的表面。芯绝缘层153可以设置在第一沟道柱ch1和第二沟道柱ch2中的每一个的中心区中。
106.存储器层140可以设置在第一栅极层叠结构gst1和第二栅极层叠结构gst2中的每一个与沟道层151之间。存储器层140可以在沟道层151和第一上绝缘层181之间延伸。存储器层140可以包括阻挡绝缘层141、数据储存层143和隧道绝缘层145。数据储存层143可以设置在阻挡绝缘层141和隧道绝缘层145之间，并且隧道绝缘层145可以设置在阻挡绝缘层141和沟道层151之间。阻挡绝缘层141可以防止其中电荷被引入到源极选择线ssl、字线wl、第一漏极选择线dsl1、第二漏极选择线dsl2中的每一者中的现象。数据储存层143的被字线wl
围绕的局部区域中的每一个可以用作数据储存区。在实施方式中，数据储存层143可以被配置为能够存储通过使用福勒-诺德海姆(fowler-nordheim)隧穿而改变的数据的材料层。材料层可以包括能够俘获电荷的氮化物层。隧道绝缘层145可以包括电荷能够隧穿的绝缘材料。在实施方式中，隧道绝缘层145可以包括硅氧化物层。
107.第二源极图案sl21和sl22可以分别与第一源极图案sl1的第一源极接触区sca1
′
和第二源极接触区sca2
′
交叠。第二源极图案sl21和sl22中的每一个可以包括垂直部161a和水平部161b。水平部161b可以平行于第一源极图案sl1延伸，并且垂直部161a可以从水平部161b朝向第一沟道柱ch1和第二沟道柱ch2中的每一个的中心区延伸。第二源极图案sl21和sl22可以包括掺杂半导体层。在实施方式中，第二源极图案sl21和sl22可以包括n型掺杂硅。
108.单元阵列侧焊盘图案173可以从第二源极图案sl21和sl22朝向第一源极图案sl1延伸。单元阵列侧焊盘图案173可以直接接合至第一源极接触区sca1
′
和第二源极接触区sca2
′
中的第一源极图案sl1。单元阵列侧焊盘图案173和第一源极图案sl1可以包括金属。第一源极图案sl1的比电阻可以低于第二源极图案sl21和sl22的比电阻。因此，第二源极图案sl21和sl22的电阻可以由第一源极图案sl1补偿，因此，可以提高半导体存储器装置的操作可靠性。在实施方式中，单元阵列侧焊盘图案173可以包括铜，并且第一源极图案sl1可以包括铝。因为单元阵列侧焊盘图案173直接接合至对电阻进行补偿的第一源极图案sl1，所以即使在第一源极图案sl1上没有单独添加其它接合焊盘，也可以提供外围电路结构100与存储器单元阵列190之间的接合结构。
109.第一位线bl1和第二位线bl2可以设置在第二上绝缘层187上。第一位线bl1和第二位线bl2可以延伸以与第一开口op1交叠。第一位线bl1可以与外围电路侧第一焊盘图案pp1交叠。第二位线bl2可以与外围电路侧第二焊盘图案pp2交叠。
110.第一位线接触件bct1可以将第一位线bl1连接至第一沟道柱ch1的沟道层151。第二位线接触件bct2可以将第二位线bl2连接至第二沟道柱ch2的沟道层151。第一位线接触件bct1和第二位线接触件bct2可以延伸到第一上绝缘层181和第二上绝缘层187中，并且可以贯穿存储器层140以连接至沟道层151。
111.第一源极图案sl1的第一开口op1可以包括与第一栅极层叠结构gst1和第二栅极层叠结构gst2不交叠的区域。外围电路侧第一焊盘图案pp1和外围电路侧第二焊盘图案pp2可以设置在第一开口op1中以避免与第一栅极层叠结构gst1和第二栅极层叠结构gst2交叠。
112.第一接触结构ct1和第二接触结构ct2可以贯穿第一栅极层叠结构gst1和第二栅极层叠结构gst2之间的栅极绝缘结构171。第一接触结构ct1和第二接触结构ct2可以贯穿第一上绝缘层181和第二上绝缘层187。第一接触结构ct1可以从外围电路侧第一焊盘图案pp1朝向第一位线bl1延伸。第二接触结构ct2可以从外围电路侧第二焊盘图案pp2朝向第二位线bl2延伸。
113.第一接触结构ct1和第二接触结构ct2中的每一个可以包括第一导电插塞185和第二导电插塞189。第一导电插塞185可以贯穿栅极绝缘结构171和第一上绝缘层181，并且可以在第三方向d3上延伸。第二导电插塞189可以贯穿第二上绝缘层187。
114.形成外围电路结构100的工艺和形成存储器单元阵列190的工艺不是连续的，而是
可以单独执行的。因此，在形成存储器单元阵列190的工艺中产生的热对外围电路结构100没有影响，并且因此可以减少由于热导致的半导体存储器装置的缺陷。将参照附图描述根据本公开的实施方式的半导体存储器装置的制造方法。
115.图8是例示了根据本公开的实施方式的形成外围电路结构的工艺的截面图。
116.参照图8，外围电路结构200可以包括构成图1所示的页缓冲器组37的晶体管210a、210b和210c，并且外围电路结构200可以包括连接至晶体管210a、210b和210c的互连件221。晶体管210a、210b和210c中的每一个可以包括结211、栅极绝缘层213和栅极215。
117.形成外围电路结构200的工艺可以包括在半导体基板201中形成隔离层203，形成晶体管210a、210b和210c，以及形成互连件221。
118.晶体管210a、210b和210c可以设置在限定于半导体基板201中的有源区中。有源区可以由隔离层203分隔。形成晶体管210a、210b和210c的工艺可以包括在半导体基板201上形成栅极绝缘层213和栅极215以及在半导体基板201的有源区中形成结211。可以通过在栅极215两侧的有源区中注入n型杂质和p型杂质中的至少一种来形成结211。
119.晶体管210a、210b和210c以及半导体基板201可以被下绝缘结构227覆盖。下绝缘结构227可以包括层叠在半导体基板201上的两个或更多个绝缘层。
120.互连件221可以连接至页缓冲器组的晶体管210a、210b和210c。互连件221可以掩埋在下绝缘结构227中。互连件221中的每一个可以包括彼此连接的两个或更多个导电图案。
121.图9a和图9b是例示了根据本公开的实施方式的形成金属图案组的工艺的平面图和截面图。
122.参照图9a和图9b，金属图案组可以包括外围电路侧焊盘图案231a1和231a2以及第一源极图案231b。外围电路侧焊盘图案231a1和231a2以及第一源极图案231b可以形成在外围电路结构200上。
123.图9a是金属图案组的平面图。
124.参照图9a，金属图案组的第一源极图案231b可以是被多个第一绝缘图案237a和多个第二绝缘图案237b贯穿的网状。金属图案组的外围电路侧焊盘图案231a1和231a2可以包括设置在每个第一绝缘图案237a中的外围电路侧第一焊盘图案231a1和外围电路侧第二焊盘图案231a2。
125.金属图案组的外围电路侧第一焊盘图案231a1和外围电路侧第二焊盘图案231a2可以与第一源极图案231b同时形成。在实施方式中，可以通过使用单个掩模工艺蚀刻金属层来形成第一源极图案231b、外围电路侧第一焊盘图案231a1和外围电路侧第二焊盘图案231a2。可以分别用第一绝缘图案237a和第二绝缘图案237b填充金属层被蚀刻的区域。
126.可以通过诸如化学机械抛光之类的平坦化工艺对第一绝缘图案237a和第二绝缘图案237b进行平坦化。在平坦化工艺中施加的应力可以通过网状的第一源极图案231b分布。因此，当第一源极图案为网状时，与具有平板状的第一源极图案的相同情况相比，可以减少由于在平坦化工艺中出现的应力而导致的图案的裂纹。此外，当第一源极图案为网状时，与第一源极图案形成为平板状时相比，可以减少剥离现象。此外，外围电路侧第一焊盘图案231a1和外围电路侧第二焊盘图案231a2设置在第一源极图案231b的开口中，因此，可以减少外围电路侧第一焊盘图案231a1和外围电路侧第二焊盘图案231a2所占据的面积。
127.外围电路侧第一焊盘图案231a1和外围电路侧第二焊盘图案231a2可以连接至外围电路结构。
128.图9b是沿着图9a中所示的线iii-iii
′
截取的截面图。
129.图9b例示了连接至外围电路结构200的外围电路侧第二焊盘图案231a2。
130.参照图9b，外围电路侧第二焊盘图案231a2可以经由互连件221连接至外围电路结构200的晶体管210a、210b和210c中的一个(例如，210b)。
131.图10a至图10d是例示了根据本公开的实施方式的形成初步存储器结构的工艺的工艺截面图。
132.参照图10a，可以在基板301上形成蚀刻停止层303。基板301可以由硅制成。蚀刻停止层303可以包括相对于基板301具有蚀刻选择性的材料。在实施方式中，蚀刻停止层303可以包括硅氮化物层。
133.随后，可以在蚀刻停止层303上形成选择栅极层305。选择栅极层305可以由各种导电材料形成。在实施方式中，选择栅极层305可以包括掺杂硅。
134.随后，可以在选择栅极层305上交替地层叠第一材料层311和第二材料层313。在实施方式中，第二材料层313可以是相对于第一材料层311具有蚀刻选择性的牺牲层。更具体地，第一材料层311可以利用硅氧化物层配置，并且第二材料层313可以利用硅氮化物层配置。基于其中第一材料层311利用硅氧化物层配置并且第二材料层313利用硅氮化物层配置的实施方式来描述以下工艺，但本公开的实施方式不限于此。在另一实施方式中，第一材料层311可以利用绝缘层配置，并且第二材料层313可以利用导电层配置。
135.随后，可以形成贯穿第一材料层311和第二材料层313的沟道孔321。沟道孔321可以贯穿选择栅极层305和蚀刻停止层303，并延伸到基板301中。
136.参照图10b，可以在图10a所示的沟道孔321中形成存储器层320、沟道层331和芯绝缘层333。
137.形成存储器层320的工艺可以包括在图10a所示的每个沟道孔321的表面上形成阻挡绝缘层323，在阻挡绝缘层323上形成数据储存层325，并在数据储存层325上形成隧道绝缘层327。构成阻挡绝缘层323、数据储存层325和隧道绝缘层327的材料层可以对应于参照图7a和图7b描述的阻挡绝缘层141、数据储存层143和隧道绝缘层145。阻挡绝缘层323、数据储存层325和隧道绝缘层327中的每一个可以延伸到第一材料层311和第二材料层313的层叠结构上。
138.沟道层331可以沿着存储器层320的表面延伸。沟道层331可以被配置为半导体层。在实施方式中，沟道层331可以包括硅。
139.芯绝缘层333可以形成在沟道层331上。芯绝缘层333可以形成到图10a所示的每个沟道孔321的上端被敞开的高度。
140.随后，可以形成掺杂半导体层335。掺杂半导体层335可以连接至沟道层331的被芯绝缘层333暴露的一部分，并且延伸到第一材料层311和第二材料层313的层叠结构上。在实施方式中，掺杂半导体层335可以被配置为n型掺杂硅层。
141.参照图10c，可以形成第一狭缝341，该第一狭缝341贯穿图10b所示的掺杂半导体层335以及图10b所示的第一材料层311与第二材料层313的层叠结构。在形成第一狭缝341时，选择栅极层305可以用作蚀刻停止层。图10b所示的掺杂半导体层335可以由于第一狭缝
341而分离成第二源极图案335s。
142.随后，可以通过第一狭缝341选择性地去除图10b所示的第二材料层313。因此，可以使第一材料层311之间的水平空间343敞开。可以保留第一材料层311作为层间绝缘层。
143.参照图10d，可以用导电图案345填充图10c所示的水平空间343。因此，可以形成包括交替层叠的第一材料层311和导电图案345的初步栅极层叠结构350。初步栅极层叠结构350可以由于第一狭缝341而彼此分开。
144.通过以上参照图10a至图10d描述的工艺限定的初步存储器结构300可以包括形成在基板301上的选择栅极层305、形成在选择栅极层305上的初步栅极层叠结构350、沟道层331和存储器层320。初步存储器结构300的沟道层331可以贯穿初步栅极层叠结构350和选择栅极层305，并延伸到基板301中。初步存储器结构300的存储器层320可以设置在沟道层331和初步栅极层叠结构350之间，并且可以在沟道层331和基板301之间延伸。
145.初步存储器结构300的沟道层331可以连接至第二源极图案335s。
146.图11是例示了根据本公开的实施方式的形成单元阵列侧焊盘图案的方法的截面图。
147.参照图11，可以用栅极绝缘结构351填充图10d中所示的第一狭缝341。栅极绝缘结构351可以延伸到第二源极图案335s上。
148.随后，可以形成单元阵列侧焊盘图案353，该单元阵列侧焊盘图案353连接至每个第二源极图案335s。单元阵列侧焊盘图案353可以贯穿栅极绝缘结构351。单元阵列侧焊盘图案353可以包括接合金属。在实施方式中，单元阵列侧焊盘图案353可以包括铜。
149.图12a至图12f是例示了在形成单元阵列侧焊盘图案之后继续的后续工艺的实施方式的工艺截面图。
150.参照图12a，单元阵列侧焊盘图案353可以接合至通过参照图8、图9a和图9b描述的工艺提供的外围电路结构200上的第一源极图案231b。将单元阵列侧焊盘图案353接合至第一源极图案231b的工艺可以包括使初步栅极层叠结构350和第二源极图案335s对准，以避免与如图9a所示的第一绝缘图案237a、外围电路侧第二焊盘图案231a2和外围电路侧第一焊盘图案231a1交叠。
151.参照图12b，可以选择性地去除图12a中所示的基板301。在去除基板301时，可以由图12a所示的蚀刻停止层303保护选择栅极层305。随后，可以选择性地去除图12a所示的蚀刻停止层303。因此，可以暴露出存储器层320的一部分。
152.随后，可以将杂质361注入到沟道层331的被存储器层320的暴露部分覆盖的端部中。在实施方式中，杂质361可以是n型杂质。
153.参照图12c，可以通过蚀刻图12b所示的选择栅极层305来形成第二狭缝363。第二狭缝363可以贯穿图12b所示的选择栅极层305。图12b所示的选择栅极层305可以由于第二狭缝363而被分成漏极选择线305d。
154.两条或更多条漏极选择线305d可以与每个初步栅极层叠结构350交叠。每条漏极选择线305d可以保留以围绕沟道层331的侧壁和存储器层320的侧壁。
155.随后，可以形成第一上绝缘层365，该第一上绝缘层365覆盖漏极选择线305d和存储器层320。第一上绝缘层365可以填充第二狭缝363。
156.参照图12d，可以形成贯穿第一上绝缘层365和栅极绝缘结构351的第一导电插塞
371。第一导电插塞371可以连接至外围电路侧第二焊盘图案231a2。尽管图中未示出，但是连接至图9a所示的外围电路侧第一焊盘图案231a1的导电插塞可以与第一导电插塞371同时形成。
157.参照图12e，可以在第一上绝缘层365上形成第二上绝缘层373。随后，可以形成第二导电插塞375a和位线接触件375b。
158.第二导电插塞375a可以贯穿第二上绝缘层373并且可以连接至第一导电插塞371。因此，可以限定连接至外围电路侧第二焊盘图案231a2的接触结构370。
159.每个位线接触件375b可以在贯穿第二上绝缘层373、第一上绝缘层365和存储器层320的同时连接至沟道层331。
160.参照图12f，可以形成位线381，该位线381连接至位线接触件375b。位线381可以经由接触结构370和外围电路侧第二焊盘图案231a2连接至外围电路结构200。
161.图13是例示了根据本公开的实施方式的存储器系统的配置的框图。
162.参照图13，存储器系统1100包括存储器装置1120和存储器控制器1110。
163.存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括设置在存储器单元阵列和外围电路结构之间的第一源极图案、连接至存储器单元阵列的第二源极图案、以及连接至第二源极图案的单元阵列侧焊盘图案，单元阵列侧焊盘图案直接接合至第一源极图案。第一源极图案可以是具有开口的网状。存储器装置1120还可以包括设置在第一源极图案的开口中的外围电路侧焊盘图案以及连接至存储器单元阵列的位线，位线与外围电路侧焊盘图案交叠。位线可以经由外围电路侧焊盘图案连接至外围电路结构。
164.存储器控制器1110可以控制存储器装置1120并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111可以用作cpu 1112的操作存储器，cpu 1112执行存储器控制器1110的数据交换的总体控制操作，并且主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114可以检测从存储器装置1120读取的数据中所包含的错误，并纠正检测到的错误。存储器接口1115可以与存储器装置1120接口连接。存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的只读存储器(rom)。
165.如上所述配置的存储器系统1100可以是其中存储器装置1120与存储器控制器1110组合在一起的存储卡或固态驱动器(ssd)。例如，当存储器系统1100是ssd时，存储器控制器1110可以通过诸如以下各种接口协议之一与外部(例如，主机)通信：通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、pci-快速(pci-e)协议、高级技术附件(ata)协议、串行ata(sata)协议、并行ata(pata)协议、小型计算机系统接口(scsi)协议、增强型小磁盘接口(esdi)协议和集成驱动电子器件(ide)协议。
166.图14是例示了根据本公开的实施方式的计算系统的配置的框图。
167.参照图14，计算系统1200可以包括电连接至系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动dram等。
168.存储器系统1210可以配置有存储器装置1212和存储器控制器1211。
169.存储器装置1212可以包括设置在存储器单元阵列和外围电路结构之间的第一源极图案、连接至存储器单元阵列的第二源极图案、以及连接至第二源极图案的单元阵列侧焊盘图案，单元阵列侧焊盘图案直接接合至第一源极图案。第一源极图案可以是具有开口的网状。存储器装置1212还可以包括设置在第一源极图案的开口中的外围电路侧焊盘图案以及连接至存储器单元阵列的位线，位线与外围电路侧焊盘图案交叠。位线可以经由外围电路侧焊盘图案连接至外围电路结构。
170.存储器控制器1211可以被配置为与以上参照图13描述的存储器控制器1110相同。
171.根据本公开，可以通过利用设置在外围电路和存储器单元阵列之间的源极图案的开口来设计用于外围电路和存储器单元阵列之间的电连接的结构。
172.相关申请的交叉引用
173.本技术要求于2020年12月10日向韩国知识产权局提交的韩国专利申请no.10-2020-0172452的优先权，其全部公开内容通过引用并入本文中。