半导体装置及其制造方法与流程

1.本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置以及制造该半导体装置的方法。


背景技术：

2.半导体装置的集成主要由单位存储器单元所占据的面积决定。近来，随着包括以单层形成在基板上的存储器单元的半导体装置的集成的改进受到限制，已提出了包括层叠在基板上的存储器单元的三维半导体装置。此外，为了改进这些半导体装置的操作可靠性，已开发了各种结构和制造方法。


技术实现要素：

3.本公开的各种实施方式涉及一种具有稳定的结构和改进的特性的半导体装置及其制造方法。
4.本公开的实施方式可提供一种半导体装置，该半导体装置包括第一源极层、第二源极层、部分地插置在第一源极层和第二源极层之间的第一绝缘钝化层以及位于第二源极层上的栅极结构。该半导体装置还包括穿过栅极结构、第二源极层和第一绝缘钝化层的源极接触结构。所述源极接触结构联接到第一源极层。
5.本公开的实施方式可提供一种半导体装置，该半导体装置包括源极结构、栅极结构以及插置在源极结构和栅极结构之间的层间绝缘层。该半导体装置还包括穿过栅极结构和层间绝缘层的源极接触结构，该源极接触结构联接到源极结构。源极接触结构可包括穿过栅极结构的第一部分、穿过层间绝缘层的第二部分以及穿过源极结构的第三部分，其中，第三部分比第一部分宽，并且第三部分中包括空隙。
6.本公开的实施方式可提供一种制造半导体装置的方法，该方法包括以下步骤：形成第一源极层；在第一源极层上形成第一绝缘钝化层；以及在第一绝缘钝化层上形成牺牲结构。该方法还包括以下步骤：在牺牲结构上形成层叠物，该层叠物包括交替地层叠的第一材料层和第二材料层。该方法还包括以下步骤：形成穿过层叠物的第一开口；通过去除牺牲结构来形成联接到第一开口的第二开口；形成穿过第一绝缘钝化层并暴露第一源极层的第三开口；在第二开口和第三开口中形成第二源极层；以及通过第一开口利用第三材料层替换第一材料层。
附图说明
7.图1a和图1b是示出根据本公开的实施方式的半导体装置的结构的示图。
8.图2a和图2b是示出根据本公开的实施方式的半导体装置的结构的示图。
9.图3a和图3b是示出根据本公开的实施方式的半导体装置的结构的示图。
10.图4a、图4b、图5a、图5b以及图6至图16是示出根据本公开的实施方式的半导体装置的制造方法的示图。
11.图17a至图17e是示出根据本公开的实施方式的半导体装置的制造方法的示图。
12.图18a至图18f是示出根据本公开的实施方式的半导体装置的制造方法的示图。
13.图19是示出根据本公开的实施方式的存储器系统的图。
14.图20是示出根据本公开的实施方式的存储器系统的图。
15.图21是示出根据本公开的实施方式的存储器系统的图。
16.图22是示出根据本公开的实施方式的存储器系统的图。
17.图23是示出根据本公开的实施方式的存储器系统的图。
具体实施方式
18.本说明书或申请中介绍的本公开的实施方式的具体结构或功能描述仅用于实施方式的描述。该描述不应被解释为限于说明书或申请中描述的实施方式。
19.图1a和图1b是示出根据本公开的实施方式的半导体装置的结构的示图。
20.参照图1a和图1b，半导体装置可包括源极结构s、栅极结构gst和源极接触结构sct。半导体装置还可包括层间绝缘层16、第二绝缘钝化层22或沟道结构ch，并且还可包括其组合。
21.源极结构s可包括第一源极层s1和第二源极层s2，并且还可包括第一绝缘钝化层21。第一源极层s1可包括第一层11。第一层11可以是多晶硅层或诸如钨或钼的金属层。第二源极层s2可包括第二层12、第三层13或第四层14，或者可包括其组合。第四层14可被插置在第二层12和第三层13之间。第二层12、第三层13或第四层14可以是多晶硅层或诸如钨或钼的金属层。
22.第一源极层s1或第二源极层s2可包括掺杂剂。掺杂剂可包括n型杂质或p型杂质。第一源极层s1的掺杂剂浓度和第二源极层s2的掺杂剂浓度可彼此基本上相等或不同。第二层12至第四层14的掺杂剂浓度可彼此基本上相等或不同。
23.第一绝缘钝化层21可被部分地插置在第一源极层s1和第二源极层s2之间。第一绝缘钝化层21可用于在制造工艺期间保护第一源极层s1。第一绝缘钝化层21可包括诸如氧化物或氮化物的绝缘材料。
24.第一绝缘钝化层21可与沟道结构ch的侧壁间隔开。在源极接触结构sct的外围，第一绝缘钝化层21可被插置在第一源极层s1和第二源极层s2之间。在沟道结构ch的外围，第一绝缘钝化层21可能未插置在第一源极层s1和第二源极层s2之间。在沟道结构ch的外围，第二源极层s2可穿过第一绝缘钝化层21以电联接到第一源极层。
25.栅极结构gst可位于源极结构s上。栅极结构gst可包括交替地层叠的导电层17和绝缘层18。栅极结构gst的最下层可以是绝缘层18(如所示)或导电层17。导电层17可以是诸如存储器单元或选择晶体管的栅电极。导电层17可包括诸如多晶硅、钨、钼或金属的导电材料。绝缘层18用于将层叠的导电层17彼此绝缘。绝缘层18可包括诸如氧化物、氮化物或气隙的绝缘材料。
26.层间绝缘层16可被插置在源极结构s和栅极结构gst之间。在实施方式中，层间绝缘层16可被插置在第二源极层s2和栅极结构gst之间。层间绝缘层21可包括诸如氧化物或氮化物的绝缘材料。在实施方式中，层间绝缘层16可包括氧化硅层。
27.沟道结构ch可穿过栅极结构gst、层间绝缘层16、第二源极层s2和第一绝缘钝化层
21，并且可延伸到第一源极层s1。沟道结构ch可包括沟道层24，并且沟道层24可穿过栅极结构gst、层间绝缘层16、第二源极层s2和第一绝缘钝化层21。第二源极层s2可穿过沟道结构ch的存储器层23并且直接联接到沟道层24。沟道层24可包括诸如硅、锗或纳米结构的半导体材料。
28.沟道结构ch还可包括存储器层23或绝缘芯25，或者还可包括其组合。存储器层23可被插置在沟道层24和导电层17之间。在实施方式中，存储器层23可形成为包围沟道层24的侧壁。存储器层23可包括隧道绝缘层、数据存储层或阻挡层，或者可包括其组合。数据存储层可包括浮栅、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料等，或者可包括其组合。绝缘芯25可形成在沟道层24中。绝缘芯25可包括诸如氧化物、氮化物或气隙的绝缘材料。
29.源极接触结构sct可穿过栅极结构gst、层间绝缘层16、第二源极层s2和第一绝缘钝化层21。源极接触结构sct可联接到第一源极层s1。源极接触结构sct可包括导电材料、绝缘材料或其组合。
30.第二绝缘钝化层22可被插置在源极接触结构sct和源极结构s之间。在实施方式中，第二绝缘钝化层22可被插置在源极接触结构sct和第二源极层s2之间。在实施方式中，第二绝缘钝化层22可被插置在绝缘间隔物26和第二源极层s2之间，并且可在绝缘间隔物26和第一绝缘钝化层21之间延伸。在实施方式中，第二绝缘钝化层22可被插置在绝缘间隔物26和第二源极层s2之间，并且可能不插置在绝缘间隔物26和第一绝缘钝化层21之间。第二绝缘钝化层22可与第一源极层s1间隔开。
31.第二绝缘钝化层22可用于在制造工艺期间保护第一源极层s1或第二源极层s2或者第一源极层s1和第二源极层s2二者。第二绝缘钝化层22可包括诸如氧化物或氮化物的绝缘材料。
32.参照图1a，源极接触结构sct可包括导电源极接触层27和绝缘间隔物26。导电源极接触层27可穿过第二绝缘钝化层22和第一绝缘钝化层21，并且可电联接到第一源极层s1。绝缘间隔物26可用于将导电源极接触层27和导电层17彼此绝缘。在实施方式中，绝缘间隔物26可形成为包围导电源极接触层27的侧壁。
33.绝缘间隔物26可包括第一部分26_p1、第二部分26_p2和第三部分26_p3。第一部分26_p1可被插置在导电源极接触层27和栅极结构gst之间。第二部分26_p2可被插置在导电源极接触层27和层间绝缘层16之间。第三部分26_p3可被插置在导电源极接触层27和第二源极层s2之间。第一部分26_p1的宽度w1、第二部分26_p2的宽度w2和第三部分26_p3的宽度w3可基本上相同或不同。第二部分26_p2的宽度w2可比第一部分26_p1的宽度w1宽。第三部分26_p3的宽度w3可比第一部分26_p1的宽度w1宽。第三部分26_p3的宽度w3可比第二部分26_p2的宽度w2窄。
34.作为参考，图1a示出导电源极接触层27在第一方向i上具有均匀的宽度并且在第三方向iii上具有长度。然而，宽度可改变。尽管图1a示出绝缘间隔物26具有第一宽度w1至第三宽度w3，但是绝缘间隔物26可具有均匀的宽度。在实施方式中，导电源极接触层27的与第二部分26_p2或第三部分26_p3对应的部分的宽度可比其与第一部分26_p1对应的部分的宽度宽。此外，导电源极接触层27可包括位于具有较宽宽度的部分中的空隙。
35.参照图1b，源极接触结构sct可由绝缘材料形成。源极接触结构sct可包括绝缘层
28。绝缘层28可包括诸如氧化物、氮化物或气隙的绝缘材料。
36.绝缘层28可包括第一部分28_p1、第二部分28_p2和第三部分28_p3，并且还可包括第四部分28_p4。第一部分28_p1可以是穿过栅极结构gst的部分。第二部分28_p2可以是穿过层间绝缘层16的部分。第三部分28_p3可以是穿过第二源极层s2的部分。第四部分28_p4可以是穿过第二绝缘钝化层22和第一绝缘钝化层21的部分。第四部分28_p4可联接到第一源极层s1。在实施方式中，绝缘层28可能不包括第四部分28_p4，并且第二绝缘钝化层22可形成为包围绝缘层28的下表面。在这种情况下，绝缘层28可与第一源极层s1和第一绝缘钝化层21间隔开。
37.第一部分28_p1的宽度w1’、第二部分28_p2的宽度w2’和第三部分28_p3的宽度w3’可基本上相同或不同。第二部分28_p2的宽度w2’可比第一部分28_p1的宽度w1’宽。第三部分28_p3的宽度w3’可比第一部分28_p1的宽度w1’宽。第三部分28_p3的宽度w3’可比第二部分28_p2的宽度w2’窄。第四部分28_p4的宽度w4’可比第一部分28_p1、第二部分28_p2或第三部分28_p3的宽度窄。在实施方式中，当第二部分28_p2和第三部分28_p3的宽度比第一部分28_p1和第四部分28_p4的宽度宽时，第二部分28_p2或第三部分28_p3中可包括空隙。
38.在上述结构中，存储器单元或选择晶体管可位于沟道结构ch和导电层17彼此交叉的部分中。存储器单元可沿着沟道结构ch层叠。此外，可防止第一源极层s1和第二源极层s2在制造工艺期间被损坏，并且第一源极层s1和第二源极层s2各自可具有基本上平坦的表面。
39.图2a和图2b是示出根据本公开的实施方式的半导体装置的结构的示图。在下文中，如果认为冗余，则将省略重复说明。
40.参照图2a和图2b，半导体装置可包括源极结构s’、栅极结构gst和源极接触结构sct。半导体装置还可包括层间绝缘层16、第二绝缘钝化层22或沟道结构ch，并且还可包括其组合。
41.源极结构s’可包括第一源极层s1和第二源极层s2’。第一源极层s1可包括第一层11。第一层11可以是多晶硅层或诸如钨或钼的金属层。第二源极层s2’可包括第三层13或第四层14，或者可包括其组合。第四层14可被插置在第一层11和第三层13之间。第三层13或第四层14可以是多晶硅层或诸如钨或钼的金属层。
42.栅极结构gst可位于源极结构s’上。栅极结构gst可包括交替地层叠的导电层17和绝缘层18。层间绝缘层16可被插置在源极结构s’和栅极结构gst之间。
43.沟道结构ch可穿过栅极结构gst、层间绝缘层16和第二源极层s2’，并且可延伸到第一源极层s1。沟道结构ch可包括沟道层24。沟道结构ch还可包括存储器层23或绝缘芯25，或者还可包括其组合。
44.源极接触结构sct可穿过栅极结构gst、层间绝缘层16和第二源极层s2’。源极接触结构sct可联接到第一源极层s1。
45.第二绝缘钝化层22可被插置在源极接触结构sct和源极结构s’之间。在实施方式中，第二绝缘钝化层22可被插置在源极接触结构sct和第一源极层s1之间以及源极接触结构sct和第二源极层s2’之间。第二绝缘钝化层22可与第一源极层s1接触。
46.参照图2a，源极接触结构sct可包括导电源极接触层27和绝缘间隔物26。导电源极接触层27可穿过第二绝缘钝化层22，并且可电联接到第一源极层s1。导电源极接触层27的
穿过层间绝缘层16的部分或其穿过源极结构s’的部分可比其穿过栅极结构gst的部分宽。此外，导电源极接触层27可在具有相对更宽的宽度的部分中包括空隙。空隙v是未填充导电材料的空白空间，并且可填充有空气等。
47.参照图2b，源极接触结构sct可包括绝缘层28。绝缘层28的穿过层间绝缘层16的部分或其穿过源极结构s’的部分可比其穿过栅极结构gst的部分宽。此外，绝缘层28可在具有相对更宽的宽度的部分中包括空隙。
48.在上述结构中，存储器单元或选择晶体管可位于沟道结构ch和导电层17彼此交叉的部分中。存储器单元可沿着沟道结构ch层叠。此外，可防止第一源极层s1和第二源极层s2’在制造工艺期间被损坏，并且第一源极层s1和第二源极层s2’各自可具有基本上平坦的表面。
49.图3a和图3b是示出根据本公开的实施方式的半导体装置的结构的示图。在下文中，省略重复描述。
50.参照图3a和图3b，半导体装置可包括源极结构s、栅极结构gst和源极接触结构sct。半导体装置还可包括层间绝缘层16、第二绝缘钝化层22或沟道结构ch，并且还可包括其组合。源极接触结构sct可包括空隙。作为参考，尽管图3a和图3b示出源极结构s包括第二层12和第一绝缘钝化层21，但是本公开不限于此。第二源极层s2可包括或可不包括第二层12。源极结构s可包括或可不包括第一绝缘钝化层21。
51.栅极结构gst’可包括交替地层叠的导电层17和绝缘层18。栅极结构gst的最下层可以是导电层17。最下导电层17_l的宽度可比剩余导电层17的宽度窄。在实施方式中，源极接触结构sct的穿过最下导电层17_l的部分的宽度可比穿过剩余导电层17的部分的宽度宽。在沟道结构ch和源极接触结构sct之间，最下导电层17_l的宽度wa可比剩余导电层17的宽度wb窄。最下导电层17_l的侧壁可包括弯曲表面。最下导电层17_l的侧壁可包括朝着源极接触结构sct延伸的尾部。
52.图4a、图4b、图5a、图5b以及图6至图16是示出根据本公开的实施方式的半导体装置的制造方法的示图。图4a和图5a可以是平面图，图4b和图5b可以是沿着图4a和图5a的线a-a’截取的截面图。图6至图16是在第一方向i-i’上截取的截面图。在下文中，省略重复描述。
53.参照图4a和图4b，形成第一源极层31。第一源极层31可包括多晶硅。在实施方式中，第一源极层31可以是掺杂有n型或p型杂质的多晶硅。
54.随后，在第一源极层31上形成第一绝缘钝化层32。第一绝缘钝化层32可包括诸如氧化物或氮化物的绝缘材料。在实施方式中，第一绝缘钝化层32可以是氧化硅层。
55.随后，可在第一绝缘钝化层32上形成第一初步源极层33。第一初步源极层33可包括掺杂多晶硅层或未掺杂多晶硅层。
56.随后，在第一初步源极层33上形成牺牲结构sc。牺牲结构sc可具有单层结构或多层结构。牺牲结构sc可包括第一牺牲层34、第二牺牲层35、第三牺牲层36或第四牺牲层37，或者可包括其组合。在实施方式中，第一牺牲层34可以是包括氮化硅等的氮化物层。第二牺牲层35可以是掺杂多晶硅层或未掺杂多晶硅层。第三牺牲层36可以是包括氮化硅等的氮化物层。第四牺牲层37可以是包括氧化硅等的氧化物层。
57.随后，可在牺牲结构sc上形成第二初步源极层38。第二初步源极层38可包括掺杂
多晶硅层或未掺杂多晶硅层。随后，可在第二初步源极层38上形成层间绝缘层39。层间绝缘层39可包括诸如氧化物或氮化物的绝缘材料。
58.随后，可形成蚀刻停止层40。蚀刻停止层40可穿过层间绝缘层39。蚀刻停止层40可进一步穿过第二初步源极层38，或者可进一步穿过第二初步源极层38和第四牺牲层37。蚀刻停止层40可形成为与后续工艺中要形成第一开口的位置对应。蚀刻停止层40可包括在第二方向ii上延伸的线图案。线图案可具有第一方向i上的宽度和第二方向ii上的长度。第一方向i上的宽度可比后续工艺中要形成的第一开口的宽度宽。第二方向ii可以是与第一方向i交叉的方向。在实施方式中，第二方向ii可垂直于第一方向i。蚀刻停止层40可包括相对于后续工艺中形成的第一材料层和第二材料层具有高蚀刻选择性的材料。
59.随后，在层间绝缘层39上形成层叠物st。层叠物st可包括交替地层叠的第一材料层41和第二材料层42。第一材料层41可包括相对于第二材料层42具有高蚀刻选择性的材料。在实施方式中，第一材料层41可包括诸如氮化物的牺牲材料，第二材料层42可包括诸如氧化物的绝缘材料。在实施方式中，第一材料层41可包括诸如多晶硅、钨或钼的导电材料，第二材料层42可包括诸如氧化物的绝缘材料。如所示，第一材料层41或第二材料层42可首先沉积在层间绝缘层39上。
60.随后，形成沟道结构ch。沟道结构ch可形成在蚀刻停止层40之间。沟道结构ch可按照矩阵形式或按照中心偏移的交错形式布置。沟道结构ch可对称或不对称地布置在两侧，并且蚀刻停止层40插置在其间。
61.沟道结构ch可包括沟道层44。沟道层44可穿过层叠物st、牺牲结构sc和第一绝缘钝化层32。沟道层44可进一步穿过层间绝缘层39、第二初步源极层38和第一初步源极层33。沟道层44可延伸到第一源极层31。沟道结构ch还可包括存储器层43或绝缘芯45，或者还可包括其组合。
62.在实施方式中，形成穿过层叠物st、层间绝缘层39、第二初步源极层38、牺牲结构sc、第一初步源极层33和第一绝缘钝化层32的开口。该开口可形成至暴露第一源极层31的深度。随后，在开口中形成存储器层43，在存储器层43中形成沟道层44，并且在沟道层44中形成绝缘芯45。
63.参照图5a和图5b，形成穿过层叠物st的第一开口op1。第一开口op1可形成为暴露蚀刻停止层40。随后，通过第一开口op1去除蚀刻停止层40。第一开口op1可包括与层叠物st对应的第一部分op1_p1以及与层间绝缘层39和第二初步源极层38对应的第二部分op1_p2。第二部分op1_p2的宽度可比第一部分op1_1的宽度宽。
64.参照图6至图8，在第一开口op1中形成保护间隔物46_sp。保护间隔物46_sp可用于保护通过第一开口op1暴露的层叠物st的侧壁。保护间隔物46_sp可具有单层结构或多层结构。
65.首先，参照图6，沿着第一开口op1的内表面形成钝化层46。钝化层46可包括第一钝化层46a、第二钝化层46b或第三钝化层46，或者可包括其组合。在实施方式中，第一钝化层46a可以是包括氮化硅等的氮化物层，第二钝化层46b可以是包括氧化硅等的氧化物层，并且第三钝化层46c可以是包括氮化硅等的氮化物层。
66.随后，参照图7，形成掩模图案50。掩模图案50可形成在层叠物st上，并且覆盖第一开口op1的顶部。可通过以台阶覆盖性差的方式沉积掩模材料来形成掩模图案50。在实施方
式中，可通过等离子体增强化学气相沉积(pe-cvd)方法来形成掩模图案50。掩模图案50可包括碳层。
67.随后，参照图8，通过使用掩模图案50作为蚀刻屏障蚀刻钝化层46来形成保护间隔物46_sp。随后，使用保护间隔物46_sp作为蚀刻屏障来蚀刻牺牲结构sc的至少一部分。由此，第一开口op1可延伸到牺牲结构sc中，并且可穿过第三牺牲层36。延伸的第一开口op1可暴露第二牺牲层35。此后，去除掩模图案50。
68.参照图9，通过去除经由第一开口op1暴露的第二牺牲层35来形成第二开口op2。可通过选择性地蚀刻第二牺牲层35来形成第二开口op2。存储器层43可通过第二开口op2暴露。
69.参照图10，通过第二开口op2蚀刻存储器层43。由此，沟道层44可暴露。当存储器层43被蚀刻时，第一牺牲层34、第三牺牲层36和第四牺牲层37可被蚀刻。由此，第一初步源极层33和第二初步源极层38可暴露。当存储器层43被蚀刻时，第一绝缘钝化层32可由第一初步源极层33保护。
70.当存储器层43被蚀刻时，保护间隔物46_sp的一部分可被蚀刻。在实施方式中，第三钝化层46c和第二钝化层46b可被蚀刻。第一钝化层46a可保留，并且层叠物st和层间绝缘层39可由剩余第一钝化层46a保护。
71.当存储器层43被蚀刻时，可形成第三开口op3。第三开口op3可穿过第一初步源极层33和第一绝缘钝化层32，并且暴露第一源极层31。第三开口op3可围绕沟道结构ch形成。沟道层44的侧壁可通过第三开口op3暴露。
72.参照图11，在第二开口op2和第三开口op3中形成源极层47。源极层47可与第一初步源极层33和第二初步源极层38接触。源极层47可连同第一初步源极层33和第二初步源极层38一起形成第二源极层s2。第一源极层31和第二源极层s2可形成源极结构s。
73.在实施方式中，沉积导电层以填充第二开口op2和第三开口op3。随后，蚀刻形成在第一开口op1中的导电层的一部分。由此，可形成源极层47。在蚀刻导电层的工艺中，第一初步源极层33的部分b可被蚀刻，并且第一绝缘钝化层32可暴露。
74.在实施方式中，可在第二开口op2和第三开口op3中选择性地生长源极层47。在这种情况下，源极层47可从第一源极层31、第一初步源极层33和第二初步源极层38生长。由于源极层47未在第一开口op1中生长，所以可不执行蚀刻工艺。
75.参照图12，去除保护间隔物46_sp。由此，第一材料层41和第二材料层42暴露。此外，层间绝缘层39和第二初步源极层38可暴露。
76.参照图13，在第一开口op1中形成第二绝缘钝化层48。第二绝缘钝化层48可形成在源极层47上。在实施方式中，第二绝缘钝化层48可使用氧化工艺来形成。可通过氧化第一初步源极层33、源极层47和第二初步源极层38的表面来形成第二绝缘钝化层48。第二绝缘钝化层48可包括氧化物层。
77.作为参考，当在形成源极层47的工艺中蚀刻第一初步源极层33的部分b以暴露第一绝缘钝化层32时，第二绝缘钝化层48可能未形成在第一初步源极层33的表面上。
78.参照图14，通过第一开口op1利用第三材料层49替换第一材料层41。第三材料层49可包括诸如掺杂多晶硅、钨、钼或金属的导电材料。由此，可形成第二材料层42和第三材料层49交替地层叠的栅极结构gst。
79.例如，当第一材料层41包括牺牲材料并且第二材料层42包括绝缘材料时，利用导电层替换第一材料层41。首先，去除第一材料层41以形成第四开口op4。随后，在第一开口op1和第四开口op4中沉积导电材料以填充第四开口op4。此后，通过蚀刻形成在第一开口op1中的一部分导电材料，分别在第四开口op4中形成导电层。这里，导电层的宽度可由位于上部和下部的第二材料层42或层间绝缘层39的宽度决定。由于与层间绝缘层39相比，第二材料层42突出到第一开口op1中，所以最下导电层可形成为具有比其它导电层更窄的宽度。此外，最下导电层的侧壁可包括在蚀刻工艺中导致的弯曲表面(参见图3a和图3b)。例如，当第一材料层41包括导电材料并且第二材料层42包括绝缘材料时，第一材料层41被硅化以形成金属硅化物层。当利用第三材料层49替换第一材料层41时，第一源极层31和第二源极层s2可由第一绝缘钝化层32和第二绝缘钝化层48保护。
80.参照图15至图16，在第一开口op1中形成源极接触结构sct。源极接触结构sct可穿过栅极结构gst、层间绝缘层39和第二源极层s2。源极接触结构sct可进一步穿过第一绝缘钝化层32，并且可联接到第一源极层31。源极接触结构sct可包括绝缘材料或导电材料，或者包括其组合。
81.参照图15，源极接触结构sct可包括绝缘间隔物51和导电源极接触层52。在实施方式中，在第一开口op1中形成用于间隔物的绝缘层之后，通过经由回蚀工艺蚀刻间隔物绝缘层来形成绝缘间隔物51。当间隔物绝缘层被蚀刻时，第一绝缘钝化层32可被一起蚀刻，并且第一源极层31可暴露。随后，在绝缘间隔物51中形成电联接到第一源极层31的导电源极接触层52。导电源极接触层52中可包括空隙v。
82.参照图16，源极接触结构sct可包括绝缘层53。在实施方式中，可通过在第一开口op1中沉积绝缘材料来形成绝缘层53。绝缘层53中可包括空隙v。
83.在上述制造方法中，可通过第一开口op1利用源极层47替换牺牲结构sc。可通过第一开口op1利用第三材料层49替换第一材料层41。此外，可使用第一绝缘钝化层32在利用第三材料层49替换第一材料层41的工艺中防止第一源极层31的损坏。
84.图17a至图17e是示出根据本公开的实施方式的半导体装置的制造方法的示图。在下文中，省略重复描述。
85.图17a可对应于上述图9。参照图17a，可通过第二开口op2暴露存储器层43。存储器层43可包括阻挡层43a、数据存储层43b或隧道绝缘层43c，或者包括其组合。阻挡层43a可通过第二开口op2暴露。
86.参照图17b，通过第二开口op2蚀刻阻挡层43a。由此，数据存储层43b可暴露。当阻挡层43a被蚀刻时，可利用第三钝化层46c保护层叠物st。当阻挡层43a被蚀刻时，可利用第一牺牲层34保护第一初步源极层33。当阻挡层43a被蚀刻时，可利用第三牺牲层36保护第二初步源极层38。
87.参照图17c，通过第二开口op2蚀刻数据存储层43b。由此，隧道绝缘层43c可暴露。当数据存储层43b被蚀刻时，第一牺牲层34可被蚀刻。由此，第一初步源极层33可暴露。当数据存储层43b被蚀刻时，第三牺牲层36可被蚀刻。由此，第四牺牲层37可暴露。当数据存储层43b被蚀刻时，第三钝化层46c可被蚀刻。由此，第二钝化层46b可暴露。
88.参照图17d，通过第二开口op2蚀刻隧道绝缘层43c。由此，沟道层44可暴露。当隧道绝缘层34c被蚀刻时，第四牺牲层37可被蚀刻。由此，第二初步源极层38可暴露。当隧道绝缘
层34c被蚀刻时，第二钝化层46b可被蚀刻。由此，第一钝化层46a可暴露。
89.当隧道绝缘层34c被蚀刻时，覆盖第一初步源极层33和第一绝缘钝化层32的侧壁的阻挡层43a可被蚀刻。由此，可形成第三开口op3以暴露第一源极层31。通过第三开口op3暴露的阻挡层43a的表面、数据存储层43b的表面和隧道绝缘层43c的表面可位于不同的水平处。在第三方向iii上，数据存储层43b的表面可最突出到第三开口op3中，并且隧道绝缘层43c的表面可位于数据存储层43b的表面和阻挡层43a的表面之间。
90.此外，当隧道绝缘层43c被蚀刻时，通过第三开口op3暴露的第一绝缘钝化层32可被蚀刻。因此，可在第三开口op3的侧壁中形成凹槽g。与第一绝缘钝化层32相比，第一初步源极层33可进一步突出到第三开口op3中。
91.当隧道绝缘层34c被蚀刻时，覆盖第二初步源极层38的侧壁的阻挡层43a可被蚀刻。由此，可形成第五开口op5以暴露第二初步源极层38的侧壁。第五开口op5可根据阻挡层43a的蚀刻量暴露层间绝缘层39。
92.通过第五开口op5暴露的阻挡层43a的表面、数据存储层43b的表面和隧道绝缘层43c的表面可位于不同的水平处。在第三方向iii上，阻挡层43a的表面可最突出到第五开口op5中，并且数据存储层43b的表面可位于隧道绝缘层43c的表面和阻挡层43a的表面之间。
93.参照图17e，在第二开口op2、第三开口op3和第五开口op5中形成源极层47。源极层47可包括第一部分47_p1和第二部分47_p2，并且还可包括第三部分47_p3。第一部分47_p1可被插置在第一初步源极层33和第二初步源极层38之间。第二部分47_p2可联接到第一部分47_p1，并且可包围沟道层44的侧壁。第三部分47_p3可联接到第二部分47_p2，并且可从第二部分47_p2朝着第一绝缘钝化层32突出。
94.尽管图中未示出，可执行诸如形成源极接触结构的工艺的后续工艺。参照图12至图16描述的制造方法可应用于后续工艺。
95.图18a至图18f是示出根据本公开的实施方式的半导体装置的制造方法的示图。在下文中，省略重复描述。
96.参照图18a，形成第一源极层61和第一绝缘钝化层62。随后，在第一绝缘钝化层62上形成牺牲结构sc。牺牲结构sc可包括第一牺牲层64、第二牺牲层65、第三牺牲层66或第四牺牲层67，或者可包括其组合。在实施方式中，第一牺牲层64可以是包括氮化硅等的氮化物层。第二牺牲层65可以是掺杂多晶硅层或未掺杂多晶硅层。第三牺牲层66可以是包括氮化硅等的氮化物层。第四牺牲层67可以是包括氧化硅等的氧化物层。
97.随后，可在牺牲结构sc上形成初步源极层68。随后，可在初步源极层68上形成层间绝缘层39。此后，可形成穿过层间绝缘层69的蚀刻停止层70。
98.随后，在层间绝缘层39上形成层叠物st。层叠物st可包括交替地层叠的第一材料层71和第二材料层72。随后，形成穿过层叠物st、层间绝缘层69、牺牲结构sc和第一绝缘钝化层62并延伸到第一源极层61的沟道结构ch。沟道结构ch可包括沟道层74。沟道结构ch还可包括存储器层73或绝缘芯75，或者可包括其组合。
99.参照图18b，在形成穿过层叠物st的第一开口op1之后，去除蚀刻停止层40。此后，在第一开口op1中形成钝化层76。钝化层76可包括第一钝化层76a、第二钝化层76b或第三钝化层76，或者可包括其组合。在实施方式中，第一钝化层76a可以是包括氮化硅等的氮化物层，第二钝化层76b可以是包括氧化硅等的氧化物层，第三钝化层76c可以是包括氮化硅等
的氮化物层。
100.参照图18c，蚀刻钝化层76以形成保护间隔物76_sp。随后，使用保护间隔物76_sp作为蚀刻屏障来蚀刻第三牺牲层66以暴露第二牺牲层65。此后，通过去除经由第一开口op1暴露的第二牺牲层65来形成第二开口op2。存储器层73可通过第二开口op2暴露。
101.参照图18d，通过第二开口op2蚀刻存储器层73。由此，沟道层74可暴露。当存储器层73被蚀刻时，第一牺牲层64、第三牺牲层66、第四牺牲层67和第一绝缘钝化层62可被蚀刻。由此，第一源极层61和初步源极层68可暴露。当存储器层73被蚀刻时，第三钝化层76c和第二钝化层76b可被蚀刻，第一钝化层76a可保留。
102.当存储器层73被蚀刻时，可形成第三开口op3。第三开口op3可围绕沟道结构ch形成。第一源极层61的侧壁和沟道层74的侧壁可通过第三开口op3暴露。
103.参照图18e，在第二开口op2和第三开口op3中形成源极层77。源极层77可与初步源极层68接触。源极层77可与初步源极层68一起用作第二源极层s2。第二源极层s2可与第一源极层61接触。第一源极层61和第二源极层s2可形成源极结构s。
104.随后，去除保护间隔物76_sp。随后，在第一开口op1中形成第二绝缘钝化层78。第二绝缘钝化层78可形成在第一源极层61的表面和源极层47的表面上。
105.参照图18f，通过第一开口op1利用第三材料层79替换第一材料层71。当利用第三材料层79替换第一材料层71时，第一源极层61和第二源极层s2可由第二绝缘钝化层78保护。
106.此后，在第一开口op1中形成源极接触结构sct。源极接触结构sct可穿过栅极结构gst、层间绝缘层69和第二源极层s2。源极接触结构sct可联接到第一源极层61。在实施方式中，源极接触结构sct可包括绝缘间隔物81和导电源极接触层82。导电源极接触层82中可包括空隙v。在实施方式中，源极接触结构sct可包括绝缘层。
107.在上述制造方法中，可通过第一开口op1利用源极层77替换牺牲结构sc。可通过第一开口op1利用第三材料层79替换第一材料层71。此外，可使用第二绝缘钝化层78在利用第三材料层79替换第一材料层71的工艺中防止第一源极层61的损坏。
108.图19是示出根据本公开的实施方式的存储器系统1000的图。
109.参照图19，存储器系统1000可包括被配置为存储数据的存储器装置1200以及被配置为在存储器装置1200和主机2000之间通信的存储控制器1100。
110.主机2000可以是被配置为将数据存储在存储器系统1000中或从存储器系统1000检索数据的装置或系统。主机2000可生成对各种操作的请求并且将所生成的请求输出到存储器系统1000。请求可包括对编程操作的编程请求、对读操作的读请求以及对擦除操作的擦除请求。主机2000可通过诸如高速外围组件互连(pcie)接口、高级技术附件(ata)接口、串行ata(sata)接口、并行ata(pata)接口、串行附接scsi(sas)接口、高速非易失性存储器(nvme)接口、通用串行总线(usb)接口、多媒体卡(mmc)接口、增强小型磁盘接口(esdi)或集成驱动电子设备(ide)接口的各种接口来与存储器系统1000通信。
111.主机2000可包括计算机、便携式数字装置、平板pc、数字相机、数字音频播放器、电视、无线通信装置和蜂窝电话中的至少一个，但是本公开的实施方式不限于此。
112.存储控制器1100可控制存储器系统1000的总体操作。存储控制器1100可根据主机2000的请求来控制存储器装置1200。存储控制器1100可根据主机2000的请求控制存储器装
置1200执行编程操作、读操作、擦除操作等。另选地，即使没有来自主机2000的请求，为了改进存储器系统1000的性能，存储控制器1100可执行后台操作。
113.存储控制器1100可向存储器装置1200发送控制信号和数据信号以控制存储器装置1200的操作。控制信号和数据信号可通过不同的输入/输出线发送到存储器装置1200。数据信号可包括命令、地址或数据。控制信号可用于识别输入数据信号的区段。
114.存储器装置1200可在存储控制器1100的控制下执行编程操作、读操作和擦除操作。存储器装置1200可由当供电中断时存储在其中的数据丢失的易失性存储器装置或者即使供电中断时也维持存储在其中的数据的非易失性存储器装置形成。存储器装置1200可以是具有参照图1a和图3b描述的结构的半导体装置。存储器装置1200可以是通过参照图4a至图18f描述的制造方法制造的半导体装置。在实施方式中，半导体装置可包括第一源极层、第二源极层、部分地插置在第一源极层和第二源极层之间的第一绝缘钝化层、位于第二源极层上的栅极结构以及穿过栅极结构、第二源极层和第一绝缘钝化层并且联接到第一源极层的源极接触结构。
115.图20是示出根据本公开的实施方式的存储器系统30000的图。
116.参照图20，存储器系统30000可按照蜂窝电话、智能电话、平板个人计算机(pc)、个人数字助理(pda)或无线通信装置的形式实现。存储器系统30000可包括存储器装置2200以及被配置为控制存储器装置2200的操作的控制器2100。
117.控制器2100可在处理器3100的控制下控制存储器装置2200的数据存取操作(例如，编程操作、擦除操作或读操作)。
118.编程在存储器装置2200中的数据可在控制器2100的控制下通过显示器3200输出。
119.无线电收发器3300可通过天线ant来发送和接收无线电信号。例如，无线电收发器3300可将通过天线ant接收的无线电信号改变为能够在处理器3100中处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到控制器2100或显示器3200。控制器2100可将处理器3100所处理的信号发送到存储器装置2200。此外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并通过天线ant将改变的无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据。输入装置3400可被具体实现于诸如触摸板和计算机鼠标的指点装置、键区或键盘中。处理器3100可控制显示器3200的操作，使得从控制器2100输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
120.在实施方式中，能够控制存储器装置2200的操作的控制器2100可被具体实现为处理器3100的一部分或者与处理器3100分开提供的芯片。
121.图21是示出根据本公开的实施方式的存储器系统40000的图。
122.参照图21，存储器系统40000可被具体实现于个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器中。
123.存储器系统40000可包括存储器装置2200以及被配置为控制存储器装置2200的数据处理操作的控制器2100。
124.处理器4100可根据从输入装置4200输入的数据通过显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可被具体实现于诸如触摸板或计算机鼠标的指
点装置、键区或键盘中。
125.处理器4100可控制存储器系统40000的总体操作并且控制控制器2100的操作。在实施方式中，能够控制存储器装置2200的操作的控制器2100可被具体实现为处理器4100的一部分或者与处理器4100分开提供的芯片。
126.图22是示出根据本公开的实施方式的存储器系统50000的图。
127.参照图22，存储器系统50000可被具体实现于图像处理装置(例如，数字相机、设置有数字相机的便携式电话、设置有数字相机的智能电话或设置有数字相机的平板pc)中。
128.存储器系统50000可包括存储器装置2200以及被配置为控制存储器装置2200的数据处理操作(例如，编程操作、擦除操作或读操作)的控制器2100。
129.存储器系统50000的图像传感器5200可将光学图像转换为数字信号。所转换的数字信号可被发送到处理器5100或控制器2100。在处理器5100的控制下，所转换的数字信号可通过显示器5300输出或通过控制器2100存储在存储器装置2200中。存储在存储器装置2200中的数据可在处理器5100或控制器2100的控制下通过显示器5300输出。
130.在实施方式中，能够控制存储器装置2200的操作的控制器2100可被具体实现为处理器5100的一部分或者与处理器5100分开提供的芯片。
131.图23是示出根据本公开的实施方式的存储器系统70000的图。
132.参照图23，存储器系统70000可被具体实现于存储卡或智能卡中。存储器系统70000可包括存储器装置2200、控制器2100和卡接口7100。
133.控制器2100可控制存储器装置2200与卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但本公开不限于此。
134.卡接口7100可根据主机60000的协议对主机60000与控制器2100之间的数据交换进行接口。在实施方式中，卡接口7100可支持通用串行总线(usb)协议和芯片间(ic)usb协议。这里，卡接口7100可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
135.当存储器系统70000联接到诸如pc、平板pc、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和控制器2100来执行与存储器装置2200的数据通信。
136.通过以三维方式层叠存储器单元，可改进半导体装置的集成。此外，可提供一种具有稳定的结构并且可靠性改进的半导体装置。
137.相关申请的交叉引用
138.本技术要求2020年12月10日提交于韩国知识产权局的韩国专利申请号10-2020-0172681的优先权，其完整公开通过引用并入本文。