半导体装置和包括半导体装置的电子系统的制作方法

半导体装置和包括半导体装置的电子系统
1.相关申请的交叉引用
2.本技术基于并要求于2020年12月2日在韩国知识产权局提交的韩国专利申请no.10-2020-0166968的优先权，该申请的公开内容以引用方式全文并入本文中。
技术领域
3.本公开涉及半导体装置和包括半导体装置的电子系统，并且更具体地，涉及包括竖直沟道的半导体装置以及包括该半导体装置的电子系统。


背景技术：

4.要求数据存储的电子系统需要一种能够存储大容量数据的半导体装置。因此，正在对增大半导体装置的数据存储容量的方案进行研究。例如，已经提出了包括三维布置的存储器单元而非二维布置的存储器单元的半导体装置作为增大半导体装置的数据存储容量的方法。


技术实现要素：

5.本公开通过包括以窄间距布置的沟道结构和连接至沟道结构的位线以具有低电阻来提供了一种具有改进的电气性能的半导体装置。
6.本公开提供了一种包括半导体装置的电子系统。
7.根据本公开的一方面，提供了一种半导体装置，该半导体装置包括：多个栅电极，其布置在衬底上，以在垂直于衬底的上表面的竖直方向上彼此间隔开；多个沟道结构，其各自穿过多个栅电极并且在竖直方向上延伸；串分离绝缘层，其穿过最上面的两个栅电极，并且在平行于衬底的上表面的第一水平方向上延伸；多个位线接触件，其布置在多个沟道结构上；以及多条位线，其布置在多个位线接触件上，多条位线中的每一条包括：第一区段，其在垂直于第一水平方向的第二水平方向上延伸；第二区段，其在第一水平方向上与第一区段间隔开，并且在第二水平方向上延伸；以及第一弯曲部分，其将第一区段连接至第二区段，并且相对于第二水平方向以约20度至约70度的倾角延伸。
8.根据本公开的另一方面，提供了一种半导体装置，该半导体装置包括：多个栅电极，其布置在衬底上，以在垂直于衬底的上表面的竖直方向上彼此间隔开；多个沟道结构，其各自穿过多个栅电极，并且在竖直方向上延伸；串分离绝缘层，其穿过最上面的两个栅电极，并且在第一水平方向上延伸；以及多条位线，其布置在多个沟道结构上，多条位线中的每一条包括：第一区段，其在垂直于第一水平方向的第二水平方向上延伸；第二区段，其在第一水平方向上与第一区段间隔开，并且在第二水平方向上延伸；以及第一弯曲部分，其将第一区段连接至第二区段。
9.根据本公开的另一方面，提供了一种电子系统，该电子系统包括：主衬底；主衬底上的半导体装置；以及控制器，其布置在主衬底上，并且电连接至半导体装置。该半导体装置包括：多个栅电极，其布置在衬底上，以在垂直于衬底的上表面的竖直方向上彼此间隔
开；多个沟道结构，其各自穿过多个栅电极并且在竖直方向上延伸；串分离绝缘层，其穿过最上面的两个栅电极，并且在第一水平方向上延伸；多条位线，其布置在多个沟道结构上，多条位线中的每一条包括：第一区段，其在垂直于第一水平方向的第二水平方向上延伸，第二区段，其在第一水平方向上与第一区段间隔开，并且在第二水平方向上延伸，以及第一弯曲部分，其将第一区段连接至第二区段；外围电路，其电连接至多个栅电极和多条位线；以及输入/输出(i/o)焊盘，其电连接至外围电路。
附图说明
10.从以下结合附图的详细描述中，将更清楚地理解本公开的示例性实施例，在附图中：
11.图1是根据实施例的半导体装置的框图；
12.图2是根据实施例的半导体装置的存储器单元阵列的等效电路图；
13.图3是根据实施例的半导体装置的典型结构的平面图；
14.图4是沿图3的线a1-a1'截取的半导体装置的剖视图；
15.图5是沿图3的线b1-b1'截取的半导体装置的剖视图；
16.图6是图3的区cx1的放大图；
17.图7是图4的区cx2的放大剖视图；
18.图8是根据实施例的半导体装置的平面图；
19.图9是图8的区cx1的放大图；
20.图10是根据实施例的半导体装置的平面图；
21.图11是图10的位线的放大图；
22.图12是根据实施例的半导体装置的平面图；
23.图13是根据实施例的半导体装置的平面图；
24.图14是图13的半导体装置的剖视图；
25.图15是根据实施例的半导体装置的剖视图；
26.图16是图15的区cx3的放大剖视图；
27.图17是根据实施例的半导体装置的剖视图；
28.图18示意性地示出了根据实施例的包括半导体装置的数据存储系统；
29.图19是根据实施例的包括半导体装置的数据存储系统的示意性透视图；以及
30.图20是根据实施例的半导体封装件的示意性剖视图。
具体实施方式
31.现在，将参照附图充分地描述实施例。
32.图1是根据实施例的半导体装置10的框图。
33.参照图1，半导体装置10可包括存储器单元阵列20和外围电路30。存储器单元阵列20包括多个存储器单元块blk1、blk2至blkn。多个存储器单元块blk1、blk2至blkn中的每一个可包括多个存储器单元。多个存储器单元块blk1、blk2至blkn可以经位线bl、字线wl、串选择线ssl和地选择线gsl连接至外围电路30。
34.外围电路30可包括行解码器32、页缓冲器34、数据输入/输出(i/o)电路36和控制
逻辑38。虽然图1中未示出，但是外围电路30还可包括输入/输出接口、列逻辑、电压生成器、预解码器、温度传感器、命令解码器、地址解码器、放大电路等。
35.存储器单元阵列20可以经位线bl连接至页缓冲器34，并且可以经字线wl、串选择线ssl和地选择线gsl连接至行解码器32。在存储器单元阵列20中，包括在多个存储器单元块blk1、blk2至blkn中的多个存储器单元可为闪速存储器单元。存储器单元阵列20可包括三维存储器单元阵列。三维存储器单元阵列可包括多个nand串，多个nand串中的每一个可包括连接至竖直地堆叠在衬底上的多条字线wl的多个存储器单元。
36.外围电路30可以从半导体装置10的外部接收地址addr、命令cmd和控制信号ctrl，并且可以将数据data发送至半导体装置10外部的装置或从半导体装置10外部的装置接收数据data。
37.响应于地址addr，行解码器32可以从多个存储器单元块blk1、blk2至blkn中选择至少一个存储器单元块，并且选择选择的存储器单元块的字线wl、串选择线ssl和地选择线gsl。行解码器32可以将用于执行存储器操作的电压发送至选择的存储器单元块的字线。
38.页缓冲器34可以经位线bl连接至存储器单元阵列20。页缓冲器34可以在编程操作期间作为写驱动器操作，以将根据期望被存储在存储器单元阵列20中的数据data的电压施加至位线bl，并且可以在读操作期间作为感测放大器操作，以感测存储在存储器单元阵列20中的数据data。页缓冲器34可以根据从控制逻辑38接收到的控制信号pctl来操作。
39.数据i/o电路36可以经数据线dl连接至页缓冲器34。数据i/o电路36可以在编程操作期间从存储器控制器(未示出)接收数据data，并且可以基于从控制逻辑38接收到的列地址c_addr将编程数据data提供至页缓冲器34。在读操作期间，数据i/o电路36可以将基于从控制逻辑38接收到的列地址c_addr存储在页缓冲器34中的读数据data提供至存储器控制器。
40.数据i/o电路36可以将输入地址或指令发送至控制逻辑38或者行解码器32。外围电路30还可包括静电放电(esd)电路和上拉/下拉驱动器。
41.控制逻辑38可以从存储器控制器接收命令cmd和控制信号ctrl。控制逻辑38可以将行地址r_addr提供至行解码器32，并且可以将列地址c_addr提供至数据i/o电路36。控制逻辑38可以响应于控制信号ctrl生成半导体装置10内使用的各种内部控制信号。例如，控制逻辑38可以在诸如编程操作或擦除操作的存储器操作期间调整提供至字线wl和位线bl的电压的电平。
42.图2是根据实施例的半导体装置10的存储器单元阵列的等效电路图。
43.参照图2，存储器单元阵列mca可包括多个存储器单元串ms。存储器单元阵列mca可包括多条位线bl(bl1、bl2、
……
、blm)、多条字线wl(wl1、wl2、
……
、wln-1、wln)、至少一条串选择线ssl、至少一条地选择线gsl和公共源极线csl。多个存储器单元串ms可以形成在多条位线bl(bl1、bl2、
……
、blm)与公共源极线csl之间。虽然图2示出了多个存储器单元串ms中的每一个包括两条串选择线ssl的情况，但是本公开的技术精神不限于此。例如，多个存储器单元串ms中的每一个可包括一条串选择线ssl。
44.多个存储器单元串ms中的每一个可包括串选择晶体管sst、地选择晶体管gst和多个存储器单元晶体管mc1、mc2、
……
、mcn-1、mcn。串选择晶体管sst的漏极区可以连接至位线bl(bl1、bl2、
……
、blm)，地选择晶体管gst的源极区可以连接至公共源极线csl。公共源
极线csl可为多个地选择晶体管gst的源极区共同连接至的区。
45.串选择晶体管sst可以连接至串选择线ssl，地选择晶体管gst可以连接至地选择线gsl。多个存储器单元晶体管mc1、mc2、
……
、mcn-1、mcn可以分别连接至多条字线wl(wl1、wl2、
……
、wln-1、wln)。
46.图3至图7是用于解释根据实施例的半导体装置100的示图。详细地，图3是根据实施例的半导体装置100的典型结构的平面图。
47.图4是沿图3的线a1-a1'截取的半导体装置100的剖视图。图5是沿图3的线b1-b1'截取的半导体装置100的剖视图。图6是图3的区cx1的放大图，图7是图4的区cx2的放大剖视图。为了便于示出和理解，图3仅示意性地示出了半导体装置100的一些组件。
48.参照图3至图7，半导体装置100可包括水平地布置在衬底110上的存储器单元区mcr、连接区con和外围电路区peri。存储器单元区mcr可为形成有根据以上参照图2所述的方法驱动的竖直沟道结构nand型存储器单元阵列mca(见图2)的区。连接区con可为形成有用于外围电路区peri与形成在存储器单元区mcr中的存储器单元阵列mca之间的电连接的焊盘部分pad的区。
49.在外围电路区peri中，外围电路晶体管190tr和外围电路接触件190c可以布置在衬底110上。在衬底110中，有源区ac可由隔离层112限定，并且多个外围电路晶体管190tr可形成在有源区ac上。多个外围电路晶体管190tr中的每一个可包括外围电路栅极190g和布置在衬底110的位于外围电路栅极190g的两侧的部分中的源极/漏极区110sd。多个外围电路接触件190c可以布置在外围电路栅极190g和源极/漏极区110sd上。
50.衬底110可包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或者ii-vi族氧化物半导体。例如，iv族半导体可包括硅(si)、锗(ge)或si-ge。衬底110可为大体积晶圆或者外延层。根据另一实施例，衬底110可包括绝缘体上硅(soi)衬底或者绝缘体上锗(geoi)衬底。
51.第一栅极堆叠件gs1可以在衬底110上在平行于衬底110的上表面的第一水平方向x和第二水平方向y上延伸。第一栅极堆叠件gs1可包括多个第一栅电极130和多个第一绝缘层140，多个第一栅电极130和多个第一绝缘层140可以在垂直于衬底110的上表面的竖直方向z上彼此交替。
52.如图7所示，第一栅电极130可包括埋置导电层132和包围埋置导电层132的上表面、下表面和侧表面的导电阻挡层134。例如，埋置导电层132可包括金属(诸如，钨、镍、钴或钽)、金属硅化物(诸如，硅化钨、硅化镍、硅化钴或硅化钽)、掺杂的硅或者它们的组合。根据一些实施例，导电阻挡层134可包括氮化钛、氮化钽、氮化钨或者它们的组合。根据实施例，电介质衬垫(未示出)可以介于导电阻挡层134与第一绝缘层140之间，并且可包括诸如氧化铝的高k介电材料。
53.根据实施例，多个第一栅电极130可以对应于构成图2的存储器单元串ms的地选择线gsl、字线wl(wl1、wl2、
……
、wln-1、wln)和至少一条串选择线ssl。例如，最下面的第一栅电极130可以用作地选择线gsl，最上面的两个第一栅电极130可以用作串选择线ssl，其余的第一栅电极130可以用作字线wl。因此，可以提供地选择晶体管gst、串选择晶体管sst以及地选择晶体管gst与串选择晶体管sst之间的存储器单元晶体管mc1、mc2、
……
、mcn-1、mcn彼此串联连接的存储器单元串ms。根据一些实施例，第一栅电极130中的至少一个可以
用作伪字线。然而，本公开的实施例不限于此。
54.如图3所示，多个栅极堆叠件分离开口wlh可以在衬底110上在平行于衬底110的上表面的第一水平方向x上延伸。布置在一对栅极堆叠件分离开口wlh之间的第一栅极堆叠件gs1可以构成一个块，该对栅极堆叠件分离开口wlh可以限定第一栅极堆叠件gs1在第二水平方向y上的宽度。
55.填充栅极堆叠件分离开口wlh的内部的公共源极线150和布置在公共源极线150的两个侧壁上的栅极堆叠件分离绝缘层152可以布置在衬底110上。还可在衬底110的与栅极堆叠件分离开口wlh竖直地重叠的部分中形成公共源极区114，并且公共源极线150可以布置为电连接至公共源极区114。公共源极区114可为以高浓度掺杂n型杂质的杂质区，并且可以用作向存储器单元提供电流的源极区。
56.栅极堆叠件分离绝缘层152中的每一个可包括氧化硅、氮化硅、氧氮化硅或者低介电材料。例如，栅极堆叠件分离绝缘层152中的每一个可包括氧化硅层、氮化硅层、sion、siocn、sicn或者它们的组合。
57.多个沟道结构160各自可以在存储器单元区mcr中通过穿过第一栅极堆叠件gs1在竖直方向(z方向)上从衬底110的上表面开始延伸。可以在第一水平方向x、第二水平方向y和第三水平方向(例如，对角线方向)上以预定间隔彼此分离地布置。多个沟道结构160可以按照锯齿形状或交错形状布置。
58.多个沟道结构160中的每一个可以布置在沟道孔160h中。多个沟道结构160中的每一个可包括栅极绝缘层162、沟道层164、埋置绝缘层166和导电插塞168。栅极绝缘层162和沟道层164可以顺序地布置在沟道孔160h的侧壁上。例如，栅极绝缘层162可以共形地布置在沟道孔160h的侧壁上，沟道层164可以共形地布置在沟道孔160h的侧壁和底部上。填充沟道孔160h的其余空间的埋置绝缘层166可以布置在沟道层164上。接触沟道层164并且阻挡沟道孔160h的入口的导电插塞168可以布置在沟道孔160h的上侧上。根据其它实施例，可以省略埋置绝缘层166，并且可以按照填充沟道孔160h的其余部分的柱形形成沟道层164。
59.根据实施例，沟道层164可以布置为在沟道孔160h的底部接触衬底110的上表面。可替换地，还可以在沟道孔160h的底部在衬底110上形成具有预定高度的接触半导体层(未示出)，并且沟道层164可以通过接触半导体层电连接至衬底110。例如，接触半导体层可包括通过使用布置在沟道孔160h的底部上的衬底110作为种子层的选择性外延生长(seg)形成的硅层。根据一些实施例，与图4所示的不同，沟道层164的底表面可以布置在低于衬底110的上表面的竖直水平上。
60.如图7所示，栅极绝缘层162可以具有在沟道层164的外侧壁上顺序地包括隧穿介电层162a、电荷存储层162b和阻挡介电层162c的结构。构成栅极绝缘层162的隧穿介电层162a、电荷存储层162b和阻挡介电层162c的相对厚度不限于图7所示，而是可以不同地修改。
61.隧穿介电层162a可包括氧化硅、硅化铪、氧化铝、氧化锆、氧化钽等。电荷存储层162b可为可以存储已经穿过隧穿介电层162a的来自沟道层164的电子的区，并且可包括氮化硅、氮化硼、硅硼氮化物或者掺杂的多晶硅。阻挡介电层162c可包括氧化硅、氮化硅或者与氧化硅相比具有更大的介电常数的金属氧化物。金属氧化物可为氧化铪、氧化铝、氧化锆、氧化钽或者它们的组合。
62.在平面图中，在一个块内，最上面的两个第一栅电极130各自可以通过串选择线切割区sslc被分为两个部分。串分离绝缘层ssli可以布置在串选择线切割区sslc内，并且这两个部分可以在第二水平方向y上彼此间隔开，并且串分离绝缘层ssli介于这两个部分之间。这两个部分可以构成以上参照图2描述的串选择线ssl。
63.在连接区con中，第一栅极堆叠件gs1可以延伸以构成焊盘部分pad。在连接区con中，远离衬底110的上表面，多个第一栅电极130各自可以延伸为在第一水平方向x上具有更短的长度。焊盘部分pad可被称作第一栅电极130的布置为形成台阶形状的部分。覆盖绝缘层142可以布置在第一栅极堆叠件gs1的形成焊盘部分pad的部分上。在连接区con中，可以布置通过穿过覆盖绝缘层142连接至第一栅电极130的单元接触插塞cnt。
64.虽然未示出，但是还可以在连接区con中形成多个伪沟道结构(未示出)，多个伪沟道结构各自通过穿过第一栅极堆叠件gs1在竖直方向z上从衬底110的上表面开始延伸。伪沟道结构可以形成为在制造半导体装置100期间防止第一栅极堆叠件gs1的倾斜或弯曲，并且确保第一栅极堆叠件gs1的结构稳定性。多个伪沟道结构中的每一个可以具有与多个沟道结构160相似的结构和相似的形状。上绝缘层144可以布置在第一栅极堆叠件gs1和覆盖绝缘层142上。
65.位线接触件170可以通过穿过上绝缘层144接触沟道结构160的导电插塞168，并且位线180可以布置在位线接触件170上。根据实施例，位线180的侧壁可以被上绝缘层144包围。然而，可替换地，位线180可以布置在上绝缘层144的上表面上，并且还可以在上绝缘层144上布置额外的绝缘层(未示出)，以包围位线180的侧壁。
66.根据实施例，如图6所示，每条位线180可包括在第二水平方向y上延伸的第一区段180s1、在第一水平方向x上与第一区段180s1间隔开并且在第二水平方向y上延伸的第二区段180s2以及将第一区段180s1连接至第二区段180s2的第一弯曲部分180b1。
67.在平面图中，第一弯曲部分180b1可以以约20度至约70度的倾角α相对于第二水平方向y倾斜，并且可以延伸至预定长度。根据一些实施例，第一弯曲部分180b1可以相对于第二水平方向y以约30度至约50度的倾角α倾斜。然而，本公开的实施例不限于此。第一弯曲部分180b1相对于第二水平方向y的倾角α可以根据沟道结构160的大小和布局而改变。
68.根据实施例，如图6所示，位线180可包括在第一水平方向x上顺序地布置的第一位线180a、第二位线180b、第三位线180c和第四位线180d。第一位线至第四位线180a、180b、180c、180d的各自的第一弯曲部分180b1在第二水平方向y上可以具有不同的位置，并且一组第一位线至第四位线180a、180b、180c和180d可以在第一水平方向x上重复。
69.根据实施例，第一位线180a的第一区段180s1可以基本上平行于第二位线180b的第一区段180s1，第一位线180a的第一弯曲部分180b1可以基本上平行于第二位线180b的第一弯曲部分180b1。第一位线180a的第一区段180s1可以与第二位线180b的第二区段180s2沿一条直线对齐。
70.例如，第一位线180a的第一弯曲部分180b1可以与串分离绝缘层ssli间隔开第一距离d11，第二位线180b的第一弯曲部分180b1可以与串分离绝缘层ssli间隔开第二距离d12，第二距离d12可以小于第一距离d11。第三位线180c的第一弯曲部分180b1可以与串分离绝缘层ssli间隔开第三距离d13，第三距离d13可以小于第二距离d12。第四位线180d的第一弯曲部分180b1可以与串分离绝缘层ssli间隔开第四距离d14，第四距离d14可以小于第
三距离d13。
71.如图6所示，沟道结构160可包括第一沟道结构160a、第二沟道结构160b、第三沟道结构160c和第四沟道结构160d，第一沟道结构160a、第二沟道结构160b、第三沟道结构160c和第四沟道结构160d可以在第二水平方向y上具有不同位置。例如，第一沟道结构160a、第二沟道结构160b、第三沟道结构160c和第四沟道结构160d可以在第二水平方向y上分别与串分离绝缘层ssli间隔开不同的距离。
72.第一沟道结构160a可以布置为距离串分离绝缘层ssli最远，第二沟道结构160b可以布置为在第二水平方向y上与第一沟道结构160a间隔开。第三沟道结构160c可以布置为在第一水平方向x和第二水平方向y上与第一沟道结构160a间隔开，第四沟道结构160d可以布置为在第二水平方向y上与第三沟道结构160c间隔开。
73.第一位线180a的第一区段180s1可以布置在第一沟道结构160a上方，第二位线180b的第二区段180s2可以布置在第二沟道结构160b上方，第三位线180c的第一区段180s1可以布置在第三沟道结构160c上方，第四位线180d的第二区段180s2可以布置在第四沟道结构160d上方。
74.如图6所示，在平面图中，第一位线180a的第一弯曲部分180b1和第二位线180b的第一弯曲部分180b1可以布置在第一沟道结构160a与第二沟道结构160b之间。第三位线180c的第一弯曲部分180b1和第四位线180d的第一弯曲部分180b1可以布置在第三沟道结构160c与第四沟道结构160d之间。例如，如图6所示，每个位线接触件170可以不与每条位线180的第一弯曲部分180b1竖直地重叠。然而，本公开的实施例不限于此。
75.根据实施例，第一位线180a和第二位线180b之间在第一水平方向x上的第一距离d21可以在约10nm至约200nm的范围内，第二位线180b和第三位线180c之间在第一水平方向x上的第二距离d22可以在约10nm至约200nm的范围内。根据一些实施例，如图6所示，第二位线180b与第三位线180c之间在第一水平方向x上的第二距离d22可以大于第一位线180a与第二位线180b之间在第一水平方向x上的第一距离d21。根据其它实施例，第一位线180a与第二位线180b之间在第一水平方向x上的第一距离d21可以基本上等于第二位线180b与第三位线180c之间在第一水平方向x上的第二距离d22。
76.根据实施例，位线180的第一区段180s1、第一弯曲部分180b1和第二区段180s2可为通过经极紫外线(euv)曝光形成的掩模图案同时被图案化的区。例如，可以使用光刻胶材料(其是通过暴露于波长为13.5nm的或者波长小于11nm的euv而被改变化学性质的光敏共聚物材料)形成掩模图案，并且通过使用掩模图案，位线180可以具有包括第一区段180s1、第一弯曲部分180b1和第二区段180s2的图案化形状。在这种情况下，即使在倾角α相对大并且位线180与和其相邻的另一位线180之间的间隙相对小时，位线180也可以在其整个长度上具有宽度相对均匀的线形。
77.根据实施例，位线接触件170可包括接触导电层172和包围接触导电层172的侧表面和底表面的导电阻挡层174。位线接触件170在第一水平方向x上可以具有第一宽度w1，在第二水平方向y上可以具有大于第一宽度w1的第二宽度w2。第一宽度w1可在约2mm至约50nm的范围内，第二宽度w2可在约3mm至约100nm的范围内，但是位线接触件170的第一宽度w1和第二宽度w2不限于上述范围。
78.根据实施例，位线接触件170可包括第一位线接触件170a、第二位线接触件170b、
第三位线接触件170c和第四位线接触件170d，并且第一位线接触件170a、第二位线接触件170b、第三位线接触件170c和第四位线接触件170d可以分别布置在第一沟道结构160a、第二沟道结构160b、第三沟道结构160c和第四沟道结构160d上。第一位线接触件170a、第二位线接触件170b、第三位线接触件170c和第四位线接触件170d可以分别在第一水平方向x上布置在第一沟道结构160a、第二沟道结构160b、第三沟道结构160c和第四沟道结构160d的各自的中心部分上。例如，在平面图中，第一沟道结构160a在第一水平方向x上的中心线可以与第一位线接触件170a重叠，并且第二沟道结构160b在第一水平方向x上的中心线可以与第二位线接触件170b重叠。
79.由于位线接触件170布置为与沟道结构160的中心部分重叠，因此可以在位线接触件170与沟道结构160之间确保相对大的接触面积，因此，可以在沟道结构160与位线180之间不形成额外的立柱的情况下布置沟道结构160和位线180。例如，位线接触件170的上表面可以接触位线180的下表面，并且位线接触件170的下表面可以接触沟道结构160的上表面。
80.通常，当在平面图中一个块内的最上面的两个第一栅电极130各自通过串选择线切割区sslc被划分为两个部分时，布置为在第二水平方向y上彼此间隔开的两个沟道结构160(例如，第一沟道结构160a和第二沟道结构160b)需要连接至彼此相邻的两条位线180(例如，奇数编号的位线和偶数编号的位线)。随着沟道结构160的大小和位线180的间距减小，已经提出了一种使用双图案化技术(dpt)形成位线180的方法。在这种情况下，位线180的形状限于具有相同宽度或相同间隔的重复直线形状。因此，奇数编号的位线位于从第一沟道结构160a的中心向左侧偏移的位置处，与奇数编号的位线间隔开预定间隔的偶数编号的位线布置在从第二沟道结构160b的中心向右侧偏移的位置处。在这种情况下，在平面图中，位线180的中心线和沟道结构160的中心线可能彼此不一致，并且需要在沟道结构160与位线接触件170之间布置额外的立柱，以在沟道结构160与位线接触件170之间确保足够低的接触电阻(或者在沟道结构160与位线接触件170之间确保足够大的接触面积)。
81.然而，根据上述实施例，可以通过使用euv曝光的图案化工艺形成位线180，并且因为位线180包括第一弯曲部分180b1，所以位线180可以布置在沟道结构160的中心部分上，而不用形成额外的立柱。半导体装置100可以在位线180与沟道结构160之间具有相对低的电阻，因此，半导体装置100可以具有良好的电气特征。
82.图8是根据实施例的半导体装置100a的平面图。图9是图8的区cx1的放大图。图1至图7以及图8和图9中的相同的标号指示相同元件。
83.参照图8和图9，在一个块内，最上面的两个第一栅电极130各自可以按照2d方式通过串分离绝缘层ssli被分为两个部分。一个块包括奇数编号的沟道列和偶数编号的沟道列，奇数编号的沟道列包括在第二水平方向y上彼此分离地布置的七个沟道结构160，偶数编号的沟道列包括在第二水平方向y上彼此分离地布置的六个沟道结构160。
84.每条位线180a可包括在第二水平方向y上延伸的第一区段180s1、在第一水平方向x上与第一区段180s1间隔开并且在第二水平方向y上延伸的第二区段180s2、在第一水平方向x上与第二区段180s2间隔开并且在第二水平方向y上延伸的第三区段180s3、将第一区段180s1连接至第二区段180s2的第一弯曲部分180b1以及将第二区段180s2连接至第三区段180s3的第二弯曲部分180b2。
85.在平面图中，第一弯曲部分180b1可以相对于第二水平方向y以约20度至约70度的
倾角α1倾斜，并且可以延伸至预定长度，第二弯曲部分180b2可以相对于第二水平方向y以约20度至约70度的倾角α2倾斜，并且可以延伸至预定长度。根据一些实施例，第一弯曲部分180b1和第二弯曲部分180b2可以相对于第二水平方向y以约30度至约50度的倾角α1和α2倾斜。然而，本公开的实施例不限于此。第一弯曲部分180b1和第二弯曲部分180b2相对于第二水平方向y的倾角α1和α2可以根据沟道结构160的大小和布局而变化。
86.如图9所示，位线180a可包括在第一水平方向x上顺序地布置的第一位线180a、第二位线180b、第三位线180c、第四位线180d、第五位线180e和第六位线180f。第一位线至第六位线180a、180b、180c、180d、180e和180f的各自的第一弯曲部分180b1可以在第二水平方向y上具有不同位置，并且第一位线至第六位线180a、180b、180c、180d、180e和180f的各自的第二弯曲部分180b2可以在第二水平方向y上具有不同位置。一组第一位线至第六位线180a、180b、180c、180d、180e和180f可以在第一水平方向x上重复。
87.串分离绝缘层ssli与栅极堆叠件分离开口wlh之间的奇数编号的沟道列中包括的三个沟道结构160和串分离绝缘层ssli与栅极堆叠件分离开口wlh之间的偶数编号的沟道列中包括的三个沟道结构160可以分别电连接至第一位线至第六位线180a、180b、180c、180d、180e和180f。
88.例如，第一沟道结构160a被包括在奇数编号的沟道列中并且被布置为距离串分离绝缘层ssli最远，第二沟道结构160b被布置为在第二水平方向y上与第一沟道结构160a间隔开，第三沟道结构160c被布置为在第二水平方向y上与第二沟道结构160b间隔开。第四沟道结构160d被包括在偶数编号的沟道列中并且被布置为在第一水平方向x和第二水平方向y上与第一沟道结构160a间隔开，第五沟道结构160e布置为在第二水平方向y上与第四沟道结构160d间隔开，第六沟道结构160f布置为在第二水平方向y上与第五沟道结构160e间隔开并且最靠近串分离绝缘层ssli。
89.根据实施例，第一位线180a的第一区段180s1可以布置在第一沟道结构160a上方，第二位线180b的第二区段180s2可以布置在第二沟道结构160b上方，第三位线180c的第三区段180s3可以布置在第三沟道结构160c上方，第四位线180d的第一区段180s1可以布置在第四沟道结构160d上方，第五位线180e的第二区段180s2可以布置在第五沟道结构160e上方，第六位线180f的第三区段180s3可以布置在第六沟道结构160f上方。
90.根据实施例，位线接触件170可包括第一位线接触件170a、第二位线接触件170b、第三位线接触件170c、第四位线接触件170d、第五位线接触件170e和第六位线接触件170f，第一位线接触件至第六位线接触件170a、170b、170c、170d、170e和170f可以分别布置在第一沟道结构至第六沟道结构160a、160b、160c、160d、160e和160f上。第一位线接触件至第六位线接触件170a、170b、170c、170d、170e和170f可以分别布置在第一沟道结构至第六沟道结构160a、160b、160c、160d、160e和160f各自的在第一水平方向x上的中心部分上。
91.由于位线接触件170布置为与沟道结构160的各自的中心部分重叠，因此可以在位线接触件170与沟道结构160之间确保相对大的接触面积，因此，沟道结构160和位线180a可以布置为在它们之间不形成额外的立柱。例如，每个位线接触件170的上表面可以接触每条位线180a的下表面，并且位线接触件170的下表面可以接触沟道结构160的上表面。
92.通常，由于与位线180a的电连接空间的限制，在一个块内在第二水平方向y上布置的沟道结构160的数量限于四个。换句话说，块限于在第二水平方向y上在串分离绝缘层
ssli与栅极堆叠件分离开口wlh之间布置两个沟道结构160的结构。已经提出了使用dpt形成位线180a的方法。在这种情况下，位线180a的形状限于具有相同宽度或相同间隔的重复直线形状。因此，奇数编号的位线布置在从第一沟道结构160a的中心向左侧偏移的位置处，而与奇数编号的位线间隔开预定间隔的偶数编号的位线布置在从第二沟道结构160b的中心向右侧偏移的位置处。在这种情况下，在平面图中，每条位线180a的中心线和每个沟道结构160的中心线可能彼此不一致，并且在沟道结构160与每个位线接触件170之间需要布置额外的立柱，以在沟道结构160与位线接触件170之间确保足够低的接触电阻(或者在沟道结构160与位线接触件170之间确保足够大的接触面积)。
93.然而，根据上述实施例，可以通过使用euv曝光的图案化工艺形成位线180a，并且位线180a可以各自形成为具有第一弯曲部分180b1和第二弯曲部分180b2。因此，即使在一个块内在第二水平方向y上布置6个或更多个沟道结构160(例如，即使在第二水平方向y上在串分离绝缘层ssli与栅极堆叠件分离开口wlh之间布置三个或更多个沟道结构160)，也可以实现沟道结构160中的每一个与位线180a中的每一条之间的电连接。另外，因为每条位线180a可以布置在每个沟道结构160的中心部分上，所以半导体装置100a可以在位线180a与沟道结构160之间(或者在每个位线接触件170与沟道结构160之间)具有相对低的电阻。因此，半导体装置100a可以具有高集成度和良好的电气特性。
94.图10是根据实施例的半导体装置100b的平面图。图11是图10的位线180b的放大图。图1至图9以及图10和图11中的相同的标号指示相同元件。
95.参照图10和图11，每条位线180b可包括在第二水平方向y上延伸的第一区段180s1b、在第一水平方向x上与第一区段180s1b间隔开并且在第二水平方向y上延伸的第二区段180s2b以及将第一区段180s1b连接至第二区段180s2b的第一弯曲部分180b1b。
96.根据实施例，在平面图中，第一弯曲部分180b1b可以相对于第二水平方向y以约20度至约70度的倾角α3倾斜，并且可以延伸至预定长度。根据一些实施例，第一弯曲部分180b1b可以相对于第二水平方向y以约50度至约70度的倾角α3倾斜。然而，本公开的实施例不限于此。
97.第一区段180s1b和第二区段180s2b各自可以具有第一厚度w21，第一弯曲部分180b1b可以具有小于第一厚度w21的第二厚度w22。第一厚度w21可以表示在垂直于第一区段180s1b和第二区段180s2b中的每一个的延伸方向的方向(例如，在第一水平方向x)上的厚度，第二厚度w22可以表示在垂直于第一弯曲部分180b1b的延伸方向的方向(例如，在相对于第一水平方向x倾斜的对角线方向)上的厚度。可以根据下面的等式1确定第一弯曲部分180b1b的第二厚度w22。
98.w22＝w21
×
sin(90-α3)——等式1
99.如图10所示，多条位线180b可包括在第一水平方向x上顺序地布置的第一位线180a1、第二位线180b1、第三位线180c1和第四位线180d1，并且第一位线至第四位线180a1、180b1、180c1和180d1的各自的第一区段180s1b和第二区段180s2b可以彼此间隔开第一距离d23。例如，第一位线至第四位线180a1、180b1、180c1和180d1的各自的第一区段180s1b布置为以等间隔彼此间隔开，并且第一位线至第四位线180a1、180b1、180c1和180d1的各自的第二区段180s2b布置为以等间隔彼此间隔开。第一位线至第四位线180a1、180b1、180c1和180d1的各自的第一弯曲部分180b1b可以以第二距离d24为间隔彼此间隔开，第二距离d24
可以小于第一距离d23。
100.第一位线至第四位线180a1、180b1、180c1和180d1的各自的第一弯曲部分180b1b可以在第二水平方向y上具有相同的位置。例如，第一弯曲部分180b1b可以与串分离绝缘层ssli间隔开第一距离d11。
101.根据实施例，可以通过使用euv曝光的图案化工艺形成位线180b，位线180b各自可以形成为包括具有与第一区段180s1b和第二区段180s2b不同的厚度的第一弯曲部分180b1b。因此，位线180b可以布置在沟道结构160的各自的中心部分上，而不形成额外的立柱。半导体装置100b可以在位线180b与沟道结构160之间具有相对低的电阻，因此，半导体装置100b可以具有良好的电气特征。
102.图12是根据实施例的半导体装置100c的平面图。图1至图11以及图12中的相同的标号指示相同元件。
103.参照图12，每条位线180c可包括在第二水平方向y上延伸的第一区段180s1b、在第一水平方向x上与第一区段180s1b间隔开并且在第二水平方向y上延伸的第二区段180s2b、在第一水平方向x上与第二区段180s2b间隔开并且在第二水平方向y上延伸的第三区段180s3b、将第一区段180s1b连接至第二区段180s2b的第一弯曲部分180b1b以及将第二区段180s2b连接至第三区段180s3b的第二弯曲部分180b2b。
104.位线180c可包括在第一水平方向x上顺序地布置的第一位线180a1、第二位线180b1、第三位线180c1、第四位线180d1、第五位线180e1和第六位线180f1。第一位线至第六位线180a1、180b1、180c1、180d1、180e1和180f1可以以等间隔彼此间隔开。第一位线至第六位线180a1、180b1、180c1、180d1、180e1和180f1的各自的第一弯曲部分180b1b可以在第二水平方向y上具有相同位置，第一位线至第六位线180a1、180b1、180c1、180d1、180e1和180f1的各自的第二弯曲部分180b2b可以在第二水平方向y上具有相同位置。
105.图13是根据实施例的半导体装置200的平面图。图14是图13的半导体装置200的剖视图。图1至图12以及图13和图14中的相同的标号指示相同元件。
106.参照图13和图14，半导体装置200包括在竖直方向z上彼此重叠的单元阵列结构cs和外围电路结构ps。单元阵列结构cs可包括图2的存储器单元阵列20，外围电路结构ps可包括图1的外围电路30。
107.单元阵列结构cs可包括多个存储器单元块blk1、blk2至blkn。多个存储器单元块blk1、blk2至blkn中的每一个可包括三维布置的存储器单元。单元阵列结构cs可包括单元区cell，单元区cell可包括上面参照图3至图12描述的存储器单元区mcr和连接区con。外围电路结构ps可包括外围电路区peri。虽然未示出，但是单元区cell还可包括其中布置了用于存储器单元区mcr与布置在比存储器单元区mcr低的水平上的外围电路区peri之间的电连接的多个穿通电极(未示出)的穿通电极区。穿通电极区可以形成在存储器单元区mcr与连接区con之间的边界处或者形成在连接区con内。
108.外围电路结构ps可包括布置在衬底50上的外围电路晶体管60tr和外围电路布线结构70。在衬底50中，可以通过隔离层52限定有源区ac，并且多个外围电路晶体管60tr可形成在有源区ac上。多个外围电路晶体管60tr中的每一个可包括外围电路栅极60g和布置在衬底50的位于外围电路栅极60g的两侧上的部分中的源极/漏极区62。
109.衬底50可包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或者ii-vi族
氧化物半导体。例如，iv族半导体可包括硅(si)、锗(ge)或者sige。衬底50可为大体积晶圆或者外延层。根据另一实施例，衬底50可包括绝缘体上硅(soi)衬底或者绝缘体上锗(geoi)衬底。
110.外围电路布线结构70包括多个外围电路接触件72和多个外围电路布线层74。层间绝缘层80可以布置在衬底50上，以覆盖外围电路晶体管60tr和外围电路布线结构70。多个外围电路布线层74可以具有包括布置在不同的竖直水平上的多个金属层的多层结构。虽然图14示出了多个外围电路布线层74全都形成在相同高度，但是布置在一些水平(例如，布置在最上面的水平)上的外围电路布线层74可以形成得高于布置在其他水平上的外围电路布线层74。
111.基底结构110a可以布置在层间绝缘层80上。根据实施例，基底结构110a可以用作向形成在单元阵列结构cs中的竖直存储器单元提供电流的源极区。根据一些实施例，基底结构110a可包括用作图2的公共源极线csl的一些区。
112.根据实施例，基底结构110a可包括诸如si、ge或sige的半导体材料。第一栅极堆叠件gs1可以在基底结构110a上在平行于基底结构110a的上表面的第一水平方向x和第二水平方向y上延伸。
113.图15是根据实施例的半导体装置300的剖视图。图16是图15的部分cx3的放大剖视图。图1至图14以及图15和图16中的相同的标号指示相同元件。
114.参照图15和图16，基底结构110b可以布置在外围电路结构ps上，并且基底结构110b可包括顺序地布置在层间绝缘层80上的基底衬底110s、下基底层110l和上基底层110u。
115.基底衬底110s可包括诸如硅的半导体材料。下基底层110l可包括掺杂的多晶硅或者未掺杂的多晶硅，并且上基底层110u可包括掺杂的多晶硅或者未掺杂的多晶硅。下基底层110l可以对应于图2的公共源极线csl。上基底层110u可以在去除用于形成下基底层110l的牺牲材料层(未示出)的工艺中用作防止模制堆叠件坍塌或塌陷的支承层。
116.第一栅极堆叠件gs1可以布置在基底结构110b上，第二栅极堆叠件gs2可以布置在第一栅极堆叠件gs1上。第一栅极堆叠件gs1可包括彼此交替的多个第一栅电极130和多个第一绝缘层140，第二栅极堆叠件gs2可包括彼此交替的多个第二栅电极130a和多个第二绝缘层140a。
117.多个沟道结构160a可以形成在穿过第一栅极堆叠件gs1的第一沟道孔160h1和穿过第二栅极堆叠件gs2的第二沟道孔160h2内。多个沟道结构160a各自可以具有在第一沟道孔160h1与第二沟道孔160h2之间的边界处向外突出的形状。
118.多个沟道结构160a可以通过穿过上基底层110u和下基底层110l接触基底衬底110s。如图16所示，可以去除栅极绝缘层162的位于与下基底层110l相同的水平上的部分，并且沟道层164可以接触下基底层110l的延伸部分110le。栅极绝缘层162的侧壁部分162s和底部162l可以在下基底层110l的延伸部分110le介于它们之间的情况下彼此间隔开，并且因为栅极绝缘层162的底部162l包围沟道层164的底表面，所以沟道层164可以电连接至下基底层110l而不是直接接触基底衬底110s。
119.图17是根据实施例的半导体装置400的剖视图。
120.参照图17，半导体装置400可为芯片到芯片(c2c)结构。c2c结构可以指通过在第一
晶圆上制造包括单元区cell的上芯片、在第二晶圆上制造包括外围电路区peri的下芯片以及随后通过键合将上芯片连接至下芯片而形成的装置。例如，键合可以指一种将在上芯片的最下面的金属层上形成的键合金属电连接至在下芯片的最上面的金属层上形成的键合金属的方法。例如，当键合金属由铜(cu)形成时，键合可为cu-cu键合，键合金属可由铝(al)或钨(w)形成。
121.半导体装置400的外围电路区peri和单元区cell中的每一个可包括外部焊盘键合区域pa、字线键合区域wlba和位线键合区域blba。
122.外围电路区peri可包括第一衬底210、层间绝缘层215、形成在第一衬底210上的多个电路装置220a、220b和220c、分别连接至多个电路装置220a、220b和220c的第一金属层230a、230b和230c以及形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。根据实施例，第一金属层230a、230b和230c可以由具有相对高的电阻率的钨形成，第二金属层240a、240b和240c可以由具有相对低的电阻率的铜形成。
123.在本说明书中，仅示出并描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c。然而，实施例不限于此，并且还可在第二金属层240a、240b和240c上形成一个或多个金属层。形成在第二金属层240a、240b和240c上的一个或多个金属层中的至少一些可以由具有比用于形成第二金属层240a、240b和240c的铜低的电阻率的铝等形成。
124.层间绝缘层215可以布置在第一衬底210上，以覆盖多个电路装置220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c，并且可包括诸如氧化硅或氮化硅的绝缘材料。
125.下键合金属271b和272b可形成在字线键合区域wlba的第二金属层240b上。在字线键合区域wlba中，外围电路区peri的下键合金属271b和272b可以经键合电连接至单元区cell的上键合金属371b和372b，并且下键合金属271b和272b以及上键合金属371b和372b可以由铝、铜、钨等形成。
126.单元区cell可以提供至少一个存储器块。单元区cell可包括第二衬底310和公共源极线320。在第二衬底310上，多条字线331至338(330)可以在垂直于第二衬底310的上表面的方向(例如，z轴方向)上堆叠。串选择线和地选择线分别可以布置在多个字线330的上方和下方，并且多条字线330可以布置在串选择线与地选择线之间。
127.在位线键合区域blba中，沟道结构chs可以在垂直于第二衬底310的上表面的方向上延伸，并且可以穿过字线330、串选择线和地选择线。沟道结构chs可包括数据存储层、沟道层和埋置绝缘层，沟道层可以电连接至位线接触件350c和位线360c。根据实施例，位线360c可以形成为具有与图3至图16的位线180、180a、180b和180c相似的形状。
128.根据图17的实施例，布置有沟道结构chs、位线360c等的区域可以被定义为位线键合区域blba。在位线键合区域blba中，位线360c可以电连接至外围电路区peri中的提供页缓冲器393的电路装置220c。例如，位线360c可以连接至单元区cell中的上键合金属371c和372c，上键合金属371c和372c可以与外围电路区peri中的连接至页缓冲器393的电路装置220c的下键合金属271c和272c连接。
129.在字线键合区域wlba中，字线330各自可以在垂直于第一方向的第二方向(x轴方向)上延伸，并且还平行于第二衬底310的上表面，并且可以连接至多个单元接触插塞341至347(340)。字线330可以通过由在第二方向上以不同长度延伸的字线330中的至少一些提供
的焊盘连接至单元接触插塞340。第一金属层350b和第二金属层360b可以顺序地连接至与字线330连接的单元接触插塞340的上端。在字线键合区域wlba中，单元接触插塞340可以通过单元区cell的上键合金属371b和372b和外围电路区peri的下键合金属271b和272b连接至外围电路区peri。
130.单元接触插塞340可以电连接至外围电路区peri中的提供行解码器394的电路装置220b。根据实施例，形成行解码器394的电路装置220b的工作电压可以与形成页缓冲器393的电路装置220c的工作电压不同。例如，形成页缓冲器393的电路装置220c的工作电压可以大于形成行解码器394的电路装置220b的工作电压。
131.在外部焊盘键合区域pa中，可以设置公共源极线接触插塞380。公共源极线接触插塞380可以由诸如金属、金属化合物或者多晶硅的导电材料形成，并且可以电连接至公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380上。例如，布置有公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以定义为外部焊盘键合区域pa。
132.在外部焊盘键合区域pa中，可以布置第一i/o焊盘205和第二i/o焊盘305。参照图17，覆盖第一衬底210的下表面的下绝缘层201可以形成在第一衬底210下方，第一i/o焊盘205可形成在下绝缘层201上。第一i/o焊盘205可以通过第一i/o接触插塞203连接至布置在外围电路区peri中的多个电路装置220a、220b和220c中的至少一个，并且可以通过下绝缘层201与第一衬底210分离。侧表面绝缘层可以布置在第一i/o接触插塞203与第一衬底210之间，并且可以将第一i/o接触插塞203与第一衬底210电分离。
133.参照图17，覆盖第二衬底310的上表面的上绝缘层301可以形成在第二衬底310上方，并且第二i/o焊盘305可以布置在上绝缘层301上。第二i/o焊盘305可以通过第二i/o接触插塞303连接至布置在外围电路区peri中的多个电路装置220a、220b和220c中的至少一个。根据一些实施例，第二i/o焊盘305可以电连接至电路装置220a。
134.根据实施例，第二衬底310、公共源极线320等可以不布置在布置有第二i/o接触插塞303的区域中。在第三方向(例如，z轴方向)上，第二i/o焊盘305可以不与字线330重叠。参照图17，第二i/o接触插塞303可以在平行于第二衬底310的上表面的方向上与第二衬底310分离，并且可以通过穿过单元区cell的层间绝缘层315连接至第二i/o焊盘305。
135.根据实施例，可以选择性地形成第一i/o焊盘205和第二i/o焊盘305。例如，半导体装置400可仅包括布置在第一衬底210上方的第一i/o焊盘205，或者可仅包括布置在第二衬底310上方的第二i/o焊盘305。可替换地，半导体装置400可包括第一i/o焊盘205和第二i/o焊盘305二者。
136.在单元区cell和外围电路区peri中的每一个中包括的外部焊盘键合区域pa和位线键合区域blba中，最下面的金属层的金属图案可以作为伪图案存在，或者最下面的金属层可以是空的。
137.在外部焊盘键合区域pa中，半导体装置400可以与形成在单元区cell的最下面的金属层上的上金属图案372a对应地在外围电路区peri的最上面的金属层上形成下金属图案273a，下金属图案273a具有与单元区cell的上金属图案372a相同的形状。形成在外围电路区peri的最上面的金属层中的下金属图案273a可以不连接至外围电路区peri中的分离的接触件。相似地，在外部焊盘键合区域pa中，半导体装置400可以与形成在外围电路区
peri的最上面的金属层上的下金属图案273a对应地在单元区cell的最下面的金属层上形成上金属图案372a，上金属图案具有与外围电路区peri的下金属图案273a相同的形状。
138.下键合金属271b和272b可形成在字线键合区域wlba的第二金属层240b上。在字线键合区域wlba中，外围电路区peri的下键合金属271b和272b可以经键合电连接至单元区cell的上键合金属371b和372b。
139.在位线键合区域blba中，半导体装置400可以与形成在外围电路区peri的最上面的金属层上的下金属图案252对应地在单元区cell的最下面的金属层上形成上金属图案392，上金属图案392具有与外围电路区peri的下金属图案252相同的形状。在形成在单元区cell的最下面的金属层上的上金属图案392上可以不形成接触件。
140.图18示意性地示出了根据实施例的包括半导体装置的数据存储系统1000。
141.参照图18，数据存储系统1000可包括一个或多个半导体装置1100和电连接至半导体装置1100的存储器控制器1200。例如，数据存储系统1000可为各自包括至少一个半导体装置1100的固态驱动(ssd)装置、通用串行总线(usb)、计算系统、医疗装置或者通信装置。
142.半导体装置1100可为非易失性半导体装置。例如，半导体装置1100可为包括图1至图17的半导体装置10、100、100a、100b、100c、200、300和400之一的nand闪速半导体装置。半导体装置1100可包括第一结构1100f和第一结构1100f上的第二结构1100s。第一结构1100f可为包括行解码器1110、页缓冲器1120和逻辑电路1130的外围电路结构。
143.第二结构1100s可为包括多条位线bl、公共源极线csl、多条字线wl、第一串选择线ul1和第二串选择线ul2、第一地选择线ll1和第二地选择线ll2以及位线bl与公共源极线csl之间的多个存储器单元串cstr的存储器单元结构。
144.在第二结构1100s中，多个存储器单元串cstr中的每一个可包括邻近于公共源极线csl的地选择晶体管lt1和lt2、串选择晶体管ut1和ut2以及地选择晶体管lt1和lt2与串选择晶体管ut1和ut2之间的多个存储器单元晶体管mct。地选择晶体管lt1和lt2的数量和串选择晶体管ut1和ut2的数量可以根据实施例变化。
145.根据实施例，多条地选择线ll1和ll2可以连接至地选择晶体管lt1和lt2的栅电极。多条字线wl可以连接至多个存储器单元晶体管mct的栅电极。多条串选择线ul1和ul2可以分别连接至串选择晶体管ut1和ut2的栅电极。
146.公共源极线csl、多条地选择线ll1和ll2、多条字线wl和多条串选择线ul1和ul2可以连接至行解码器1110。多条位线bl可以电连接至页缓冲器1120。
147.半导体装置1100可以通过电连接至逻辑电路1130的i/o焊盘1101与存储器控制器1200通信。i/o焊盘1101可以电连接至逻辑电路1130。
148.存储器控制器1200可包括处理器1210、nand控制器1220和主机接口(i/f)1230。根据实施例，数据存储系统1000可包括多个半导体装置1100。在这种情况下，存储器控制器1200可以控制多个半导体装置1100。
149.处理器1210可以控制包括存储器控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定的固件操作，并且可以通过控制nand控制器1220访问半导体装置1100。nand控制器1220可包括处理与半导体装置1100的通信的nand i/f 1221。可以通过nand i/f 1221传输用于控制半导体装置1100的控制命令、将被记录在半导体装置1100的多个存储器单元晶体管mct中的数据和将从半导体装置1100的多个存储器单元晶体管mct
中读取的数据。主机i/f 1230可以在数据存储系统1000与外部主机之间提供通信功能。当通过主机i/f 1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令控制半导体装置1100。
150.图19是根据实施例的包括半导体装置的数据存储系统2000的示意性透视图。
151.参照图19，数据存储系统2000可包括主衬底2001、安装在主衬底2001上的存储器控制器2002、一个或多个半导体封装件2003和dram 2004。半导体封装件2003和dram 2004可以通过形成在主衬底2001上的多个布线图案2005连接至存储器控制器2002。
152.主衬底2001可具有包括与外部主机耦接的多个引脚的连接器2006。在连接器2006中，引脚的数量和多个引脚的布局可以根据数据存储系统2000与外部主机之间的通信i/f而改变。根据实施例，数据存储系统2000可以根据诸如usb、外围组件互连快速(pci express)、串行高级技术附件(sata)和通用闪存(ufs)m-phy的i/f之一与外部主机通信。根据实施例，数据存储系统2000可以利用通过连接器2006从外部主机接收到的电力来工作。数据存储系统2000还可包括将从外部主机接收到的电力分布到存储器控制器2002和半导体封装件2003中的电力管理集成电路(pmic)。
153.存储器控制器2002可以将数据写至半导体封装件2003，或者从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
154.dram 2004可为用于缓解作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲器存储器。在控制半导体封装件2003的操作中，数据存储系统2000中包括的dram 2004可以作为一种高速缓冲存储器来工作，并且可以为临时存储数据提供空间。当数据存储系统2000中包括dram 2004时，除用于控制半导体封装件2003的nand控制器之外，存储器控制器2002还可包括用于控制dram 2004的dram控制器。
155.半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括封装件衬底2100、封装件衬底2100上的多个半导体芯片2200、布置在多个半导体芯片2200中的每一个的下表面上的附着层2300、将多个半导体芯片2200电连接至封装件衬底2100的连接结构2400以及覆盖封装件衬底2100上的多个半导体芯片2200和连接结构2400的模制层2500。
156.封装件衬底2100可为包括多个封装件上方焊盘2130的印刷电路板(pcb)。多个半导体芯片2200中的每一个可包括i/o焊盘2210。i/o焊盘2210可以对应于图18的i/o焊盘1101。多个半导体芯片2200中的每一个可包括图1至图17的半导体装置10、100、100a、100b、100c、200、300和400中的至少一个。
157.根据实施例，连接结构2400可为将i/o焊盘2210电连接至封装件上方焊盘2130的键合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过使用键合线方法彼此电连接，并且可以电连接至封装件衬底2100的封装件上方焊盘2130。根据实施例，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过包括硅穿通件(tsv)的连接结构而不是键合线方法的连接结构2400彼此电连接。
158.根据实施例，存储器控制器2002和多个半导体芯片2200可被包括在一个封装件
中。根据实施例，存储器控制器2002和多个半导体芯片2200可安装在与主衬底2001分离的中间衬底上，存储器控制器2002和多个半导体芯片2200可以通过形成在中间衬底上的布线彼此连接。
159.图20是根据实施例的半导体封装件2003的示意性剖视图。图20示出了沿图19的线ii-ii'截取的半导体封装件2003的剖面。
160.参照图20，在半导体封装件2003中，封装件衬底2100可为pcb。封装件衬底2100可包括封装件衬底主体部分2120、布置在封装件衬底主体部分2120的上表面上的多个封装件上方焊盘2130(见图19)、布置在封装件衬底主体部分2120的下表面上或者通过其下表面暴露的多个下方焊盘2125、以及在封装件衬底主体部分2120内将图19的多个封装件上方焊盘2130电连接至多个下方焊盘2125的多条内部布线2135。如图20所示，多个封装件下方焊盘2125可以电连接至图19的多个连接结构2400。如图20所示，多个下方焊盘2125可以通过多个导电凸块2800连接至图19的数据存储系统2000的主衬底2001上的多个布线图案2005。多个半导体芯片2200中的每一个可包括图1至图17的半导体装置10、100、100a、100b、100c、200、300和400中的至少一个。
161.与本领域的传统做法一样，可以按照执行所描述的一个或多个功能的块来描述和说明实施例。这些块(在本文中可称为单元或模块等)由模拟电路和/或数字电路(如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子元件、有源电子元件、光学元件、硬接线电路等)物理实现，并且可以可选地由固件和/或软件驱动。例如，这些电路可以体现在一个或多个半导体芯片中，或者体现在诸如印刷电路板等的衬底支承件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或多个编程微处理器和相关电路)实现，或者由用于执行块的一些功能的专用硬件和用于执行块的其它功能的处理器的组合实现。在不脱离本公开的范围的情况下，实施例的每个块可以物理上分离为两个或更多个相互作用且离散的块。类似地，在不脱离本公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。实施例的方面可以通过存储在非暂时性存储介质内并由处理器执行的指令来实现。
162.虽然本公开已参照其实施例进行了具体展示和描述，但应理解，在不脱离所附权利要求的精神和范围的情况下，可对其形式和细节进行各种更改。