半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，传统的栅介质层随着特征尺寸的减小不断变薄，使得晶体管的漏电随之增加，造成半导体器件功耗过高。
3.为解决上述问题，现有技术采用将金属栅极替代多晶硅栅极的方式形成栅极。其中，在替代栅工艺中，先形成多晶硅伪栅极，并进一步形成相应的器件结构，在相应的器件结构形成后，刻蚀掉多晶硅伪栅极，形成栅极沟槽，再用合适的金属材料填充栅极沟槽以形成金属栅极，从而可以使金属栅极避开形成器件结构过程中的高温处理，避免晶体管的阈值电压漂移，从而影响晶体管的性能。
4.然而，现有的半导体工艺形成的器件性能不佳。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
6.为解决上述问题，本发明实施例提供一种半导体结构，包括：
7.提供基底，所述基底包括衬底、位于所述衬底上的金属栅极，以及横切所述金属栅极的第一隔离结构，所述第一隔离结构和所述金属栅极之间形成有栅介质层；
8.去除第一高度的所述第一隔离结构，形成横切所述金属栅极的第一隔离沟槽，所述第一隔离沟槽暴露位于所述第一隔离沟槽侧壁的所述栅介质层；
9.去除所述第一隔离沟槽侧壁的栅介质层，形成第二隔离沟槽；
10.形成第二隔离结构，所述第二隔离结构填充所述第二隔离沟槽。
11.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：
12.基底，所述基底包括衬底、位于所述衬底上的金属栅极；
13.第一隔离结构，所述第一隔离结构横切所述金属栅极，且所述第一隔离结构的高度低于所述金属栅极；
14.栅介质层，位于所述第一隔离结构和所述金属栅极之间；
15.第二隔离结构，横切所述金属栅极且覆盖部分所述栅介质层和所述第一隔离结构，所述第二隔离结构的顶面齐平于或高于所述金属栅极的顶面。
16.与现有技术相比，本发明实施例的技术方案具有以下优点：
17.本发明实施例所提供的半导体结构的形成方法，首先通过去除第一隔离结构形成第一隔离沟槽，再去除第一隔离沟槽侧壁的栅介质层形成第二隔离沟槽，之后再填充第二隔离沟槽，形成隔离金属栅极的第二隔离结构。可以看出，本发明实施例所提供的半导体结构的形成方法，由于去除了第一隔离沟槽侧壁的栅介质层，使得形成的第二隔离结构与金
属栅极之间不存在栅介质层，不但能够降低第二隔离结构两侧的金属栅极的电容，提高半导体器件的性能，而且加工工艺简单。
附图说明
18.图1-图4是一种半导体结构的形成方法对应的结构示意图；
19.图5至图19是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
20.由背景技术可知，现有的半导体工艺形成的器件性能不佳。现结合一种半导体结构的形成方法分析其性能不佳的原因。
21.请参考图1-图4，是一种半导体结构的形成方法。
22.如图1所示，提供基底100，所述基底包括衬底101，位于所述衬底上的伪栅极107，以及横切所述伪栅极107的隔离开口108；
23.接着，如图2所示，填充所述隔离开口，形成隔离所述伪栅极的隔离结构104；
24.接着，参考图3和图4，去除所述伪栅极，形成栅介质层103和金属栅极102，所述栅介质层103保型覆盖所述隔离结构104的侧壁以及鳍部105的顶部和侧壁；所述金属栅极102覆盖所述栅介质层103且露出所述隔离结构104。
25.栅介质层103用于隔离衬底和后续形成的金属栅极102，减小后续形成的金属栅极102产生漏电流的可能。因此，在将伪栅极103替换为金属栅极102之前，需要先在鳍部的顶部及侧壁保型覆盖一层栅介质层103。而由于用于隔离相邻的伪栅极107的隔离结构104是在伪栅极107形成之后，金属栅极102形成之前形成的，因此栅介质层103还保型覆盖隔离结构104。
26.可以看出，采用上述方法形成的半导体结构，隔离结构104和金属栅极102之间不可避免形成有栅介质层，而栅介质层通常为高k介电材料，造成隔离结构两侧的金属栅极的电容增加，导致半导体器件的性能不佳。
27.而为了提高器件性能，通常的做法是在金属栅极替换伪栅极结构(例如，多晶硅栅极)之后，切割金属栅极(例如，通过蚀刻工艺)以将金属栅极分成两个或更多部分的制造工艺。每部分均用作单个晶体管的金属栅极。随后将隔离材料填充至金属栅极的邻近部分之间的沟槽以形成隔离结构，如此，可以避免隔离结构和金属栅极之间存在栅介质层。然而，虽然上述方法可以提高器件的性能，但是工艺步骤繁琐复杂。
28.为了解决上述问题，本发明实施例提供一种半导体结构的形成方法，首先通过去除第一隔离结构形成第一隔离沟槽，再去除第一隔离沟槽侧壁的栅介质层形成第二隔离沟槽，之后再填充第二隔离沟槽，形成隔离金属栅极的第二隔离结构。可以看出，本发明实施例所提供的半导体结构的形成方法，一方面，由于第二隔离结构与金属栅极之间不存在栅介质层，因而能够降低第二隔离结构两侧的金属栅极的电容，提高半导体器件的性能；另一方面，能够避免形成整条金属栅极后再对金属栅极切断，工艺简单。
29.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
30.图5至图18是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
31.参考图5至图12，提供基底，如图12所示，所述基底包括衬底201、位于所述衬底201上的金属栅极202，以及横切所述金属栅极202的第一隔离结构204，所述第一隔离结构204和所述金属栅极202之间形成有栅介质层203。
32.所述基底为后续形成半导体提供工艺平台。所述衬底201用于为其他结构提供支撑。在本发明实施例中，所述衬底201的材料可以为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
33.本实施例形成的半导体结构可以为鳍式场效应晶体管(finfet)，相应的，基底包括衬底201和位于衬底201上的鳍部205。其他实施例中，半导体结构还可以为平面晶体管(mosfet)。
34.本实施例中，鳍部205的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
35.相邻鳍部之间还设置有隔离层206，所述隔离层206用于隔离相邻的部件。隔离层206的材料包括氧化硅、氮化硅、氮氧化硅、低k介电材料等。本实施例中，所述隔离层206可以是浅沟槽隔离(sti)结构。通过在衬底201中刻蚀沟槽并填充隔离材料而形成该隔离结构。当然，在其他实施例中，所述隔离层可以是生长于衬底上的膜层。
36.所述金属栅极202横跨所述鳍部205，且覆盖所述鳍部205的部分顶壁和部分侧壁。
37.金属栅极202在半导体结构工作时用于开启或关闭沟道。
38.本实施例中，金属栅极202包括功函数层(图中未示出)和位于功函数层上的金属栅极层(图中未示出)。在半导体结构工作时，功函数层用于调节晶体管的阈值电压。
39.本实施例中，金属栅极层的材料包括镁钨合金。其他实施例中，金属栅极层的材料包括co、ru和w中的一种或多种。
40.具体地，参考图5-图12，是提供基底的步骤。其中，图6是俯视图，图5是沿图6的aa’方向的剖视图，图7是沿图6的bb’方向的剖视图。
41.如图5至图8所示，提供初始基底200，如图8所示，所述初始基底200包括衬底201，位于所述衬底201上的伪栅极207，以及横切所述伪栅极207的第一隔离结构204；
42.所述第一隔离结构204用于在伪栅极延伸方向上截断所述伪栅极207，以在伪栅极延伸方向上隔离出的多个对应的器件结构。
43.本实施例中，所述第一隔离结构204的材料为氮化硅；在其他实施例中，第一隔离结构的材料还可以是碳化硅、氮氧化硅、碳氮氧化硅、氮氧化硅、碳氮化硅、氮化硼和氮化硼碳硅中的一种或至少两种的组合。
44.具体地，可以通过光刻、刻蚀等一系列的半导体工艺，形成横切所述伪栅极的第一隔离开口。结合图5-图8，第一隔离结构204的形成步骤包括：
45.在所述伪栅极上形成图形化的掩膜层(图中未示出)，以所述掩膜层为掩膜刻蚀所述伪栅极，形成横切所述伪栅极的第一隔离开口208(示于图5中)，填充所述第一隔离开口208，形成横切伪栅极的第一隔离结构204。
46.容易理解的是，在进行器件结构的形成工艺中，为便于同时形成多个器件结构，通
常在所述衬底上同时形成多个并行的伪栅极，从而便于在器件形成工艺中同时进行对应的处理，从而简化工艺流程。第一隔离结构可以横切一条伪栅极，第一隔离结构还可以横切多个并行的伪栅极，即第一隔离结构的延伸方向垂直于所述多个并行的伪栅极的延伸方向(如图6所示)。对应的，后续将伪栅极替换为金属栅极后，第一隔离结构横切多个并行的金属栅极。
47.所述伪栅极207为后续制程中形成的金属栅极202(示于图12中)占据空间位置。本实施例中，所述伪栅极207的材料可以为多晶硅，在其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
48.所述伪栅极207两侧形成有侧部结构，所述侧部结构用于为所述伪栅极207提供隔离、支撑、工艺空间的定义等作用，以形成对应的器件结构。
49.参考图6和图7，在本发明实施例中，所述侧部结构可以包括位于伪栅极两侧的侧墙214，所述侧墙214可以定义源漏掺杂层的形成区域。进一步的，在本发明实施例中，所述侧部结构还可以进一步包括位于相邻侧墙之间的层间介质层213，所述层间介质层213用于隔离不同的器件结构，并进一步为器件定义工艺空间。
50.所述侧墙214的材料可以为氮化硅。在本发明的其他实施例中，所述侧墙也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
51.所述层间介质层213的材料为绝缘材料。本实施例中，所述层间介质层213的材料为氧化硅。在其他实施例中，所述层间介质层213的材料还可以为氮化硅或氮氧化硅等其他介质材料。
52.结合图8参考图9，去除所述伪栅极207，形成露出所述衬底的栅极沟槽(图中未示出)；
53.所述栅极沟槽用于为后续形成金属栅极提供空间。
54.可以理解的是，在去除伪栅极的过程中，基于伪栅极的材料与其他部分的材料不同，可以根据材料的特性，选择对伪栅极材料的选择刻蚀比较高的刻蚀工艺刻蚀形成所述栅极沟槽，从而可以减少对器件结构的其他部分造成损伤。
55.参考图10，形成栅介质层203，所述栅介质层203保型覆盖所述第一隔离结构204的侧壁以及所述栅极沟槽露出的所述衬底；
56.当存在鳍部205时，栅介质层203保型覆盖所述第一隔离结构204的侧壁以及所述鳍部205的顶部和侧壁。
57.所述栅介质层203用于隔离衬底和后续形成的金属栅极(示于图12中)，减小金属栅极产生漏电流的可能。
58.在本实施例中，所述栅介质层203的材料可以为高k介质层的材料，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过将栅介质层的材料选用高k介质层的材料，能够减小栅极漏电流的可能。本实施例中，栅介质层203的材料为hfo2。其他实施例中，栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
59.如图12所示，在形成有栅介质层203的栅极沟槽内形成金属栅极202，所述金属栅极202覆盖所述栅介质层203且露出所述第一隔离结构204。
60.在所述栅极沟槽内保型覆盖栅介质层203后，可以采用沉积、电镀等工艺，在形成有栅介质层203的所述栅极沟槽中形成金属材料，并进一步通过研磨工艺去除所述栅极沟槽以外的金属材料，以在所述栅极沟槽中形成金属栅极202。
61.具体地，参考图11和图12，所述金属栅极202的形成步骤包括：
62.在所述栅介质层203上形成金属栅极材料层202a，所述金属栅极材料层202a覆盖所述栅介质层203和所述第一隔离结构204；
63.以所述第一隔离结构204为刻蚀停止层，刻蚀所述金属栅极材料层202a，以剩余的金属栅极材料层作为金属栅极202。
64.接着，参考图12-图15，去除第一高度h1的所述第一隔离结构204，形成横切所述金属栅极的第一隔离沟槽(图中未示出)，所述第一隔离沟槽暴露位于所述第一隔离沟槽侧壁的所述栅介质层；
65.需要说明的是，去除第一高度h1的第一隔离结构的目的是为去除第一隔离结构和金属栅极之间的栅介质层提供工艺空间。如果第一高度h1过小，那么可以去除的第一隔离结构和金属栅极之间的栅介质层的高度也较小，可能对降低栅极电容的效果不明显，因此，理论上第一隔离结构完全去除对降低栅极电容的效果最明显；然而，如果第一隔离结构完全去除，则有可能对第一隔离结构下方的膜层造成损伤，因此，为了降低栅极电容且避免第一隔离结构下方的膜层造成损伤，本实施例中，所述第一高度h1的范围为所述第一隔离结构总高度的80％～100％。
66.去除第一高度h1的所述第一隔离结构的工艺可以为干法刻蚀工艺、湿法刻蚀工艺或者湿法刻蚀与干法刻蚀的结合工艺。
67.具体地，所述去除第一高度h1的所述第一隔离结构204，形成横切所述金属栅极的第一隔离沟槽的步骤包括：
68.形成遮挡结构，所述遮挡结构覆盖所述金属栅极且露出所述第一隔离结构；
69.以所述遮挡结构为掩膜刻蚀所述第一隔离结构，形成第一隔离沟槽。
70.容易理解的是，所述遮挡结构除了覆盖所述金属栅极外，还可以覆盖金属栅极之间的层间介质层。
71.如图14所示，本实施例中，为了简化工艺，所述遮挡结构包括盖帽层209，所述盖帽层209用于在去除第一隔离结构和相应的栅介质层的过程中以及在后续栅极上方膜层的加工过程中保护栅极。在其他实施例中，所述遮挡结构还可以是硬掩膜层，硬掩膜层用于在去除第一隔离结构和相应的栅介质层的过程中保护栅极，当去除第一隔离结构和相应的栅介质层后，再去除硬掩膜层。
72.本实施例中，所述盖帽层209的材料为氮化硅，在其他实施例中，所述盖帽层的材料还可以是氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或至少两种的组合。
73.如图13和图14所示，所述盖帽层209的形成步骤包括：
74.回刻第二高度h2的所述金属栅极202；在剩余的所述金属栅极202上形成盖帽层209，所述盖帽层209露出所述第一隔离结构204。
75.具体地，在剩余的金属栅极202上沉积盖帽材料层(图中未示出)，所述盖帽材料层覆盖所述第一隔离结构204，平坦化所述盖帽材料层，直至露出所述第一隔离结构204，以剩余的盖帽材料层作为盖帽层209。
76.需要说明的是，所述第二高度h2的尺寸不能过小，也不能过大，如果第二高度h2的尺寸过小，后续形成的盖帽层的厚度也较小，在去除第一隔离结构和栅介质层的过程中可能起不到保护金属栅极的作用；如果第二高度h2的尺寸过大，相当于金属栅极的膜层厚度去除的过大，那么将会导致金属栅极的电阻增加。因此，本实施例中，所述第二高度h2的范围是5nm-50nm。
77.本实施例中，采用干法刻蚀工艺去除第二高度h2的金属栅极202。当然，在其他实施例中，也可以采用湿法刻蚀或者干法和湿法相结合的工艺去除部分金属栅极。
78.继续参考图16，形成第一隔离沟槽后，接着去除所述第一隔离沟槽侧壁的栅介质层，形成第二隔离沟槽210；
79.具体地，所述去除所述第一隔离沟槽侧壁的栅介质层，形成第二隔离沟槽210的步骤包括：
80.以所述遮挡结构为掩膜，刻蚀所述第一隔离沟槽侧壁的栅介质层，形成第二隔离沟槽。当所述遮挡结构包括盖帽层时，则以盖帽层209为掩膜，刻蚀所述第一隔离沟槽侧壁的栅介质层，形成第二隔离沟槽210。
81.容易理解的是，在去除所述第一隔离沟槽侧壁的栅介质层的过程中，基于栅介质层的材料与其他部分的材料不同，可以根据材料的特性，选择对栅介质层材料的选择刻蚀比较高的刻蚀工艺，从而可以减少对剩余的第一隔离结构的损伤。
82.本实施例中，所述去除所述第一隔离沟槽侧壁的栅介质层，形成第二隔离沟槽的工艺为各向同性刻蚀工艺。本实施例中，去除所述第一隔离沟槽侧壁的栅介质层的工艺为干法刻蚀工艺，其中，反应气体为氯气，流量为10sccm～1000sccm，反应压强为2mt～200mt，源功率为50w～1000w。
83.结合图16参考图17，当所述遮挡结构包括盖帽层209时，所述形成第二隔离沟槽210之后，还包括：
84.刻蚀所述盖帽层209，形成第一开口211，所述第一开口211完全暴露所述第二隔离沟槽210。
85.容易理解的是，所述第一开口211完全暴露所述第二隔离沟槽210，指的是在金属栅极延伸方向上，第一开口211的尺寸大于或者等于第二隔离沟槽210的开口尺寸。
86.所述第一开口211用于为后续填充第二隔离结构212(示于图19中)提供工艺窗口，以保证第二隔离结构完全填充第二隔离沟槽210。
87.接着，形成第二隔离结构，所述第二隔离结构填充所述第二隔离沟槽。
88.参考图18和图19，当存在盖帽层209时，所述填充所述第二隔离沟槽，形成第二隔离结构212的步骤包括：
89.填充所述第二隔离沟槽210(示于图16中)和所述第一开口211(示于图16中)，形成第二隔离结构212。
90.具体地，如图18和图19所示，所述填充所述第二隔离沟槽，形成第二隔离结构，所述第二隔离结构露出所述金属栅极的步骤包括：
91.形成第二隔离材料层212a，所述第二隔离材料层212a填充所述第二隔离沟槽且覆盖所述盖帽层209的顶部；
92.以所述盖帽层209为刻蚀停止层，平坦化所述第二隔离材料层212a，以剩余的第二
隔离材料层作为第二隔离结构212。
93.本实施例中，所述第二隔离结构212的材料为氮化硅。在其他实施例中，所述第二隔离结构的材料还可以是碳化硅、氮氧化硅、碳氮氧化硅、氮氧化硅、碳氮化硅、氮化硼和氮化硼碳硅中的一种或至少两种的组合。
94.形成第二隔离结构后，第二隔离结构横切金属栅极，且第二隔离结构和金属栅极之间不存在栅介质层。
95.本发明实施例所提供的半导体结构的形成方法，由于去除了第一隔离沟槽侧壁的栅介质层，使得形成的第二隔离结构与金属栅极之间不存在栅介质层，不但能够降低第二隔离结构两侧的金属栅极的电容，提高半导体器件的性能，而且加工工艺简单。
96.相应的，本发明实施例还提供了一种半导体结构。请参考图19，图19是本发明实施例半导体结构一实施例的结构示意图。
97.参考图19，本实施例半导体结构包括：
98.基底，所述基底包括衬底201、位于所述衬底201上的金属栅极202；
99.第一隔离结构204，所述第一隔离结构204横切所述金属栅极202，且所述第一隔离结构204的高度低于所述金属栅极202；
100.栅介质层203，位于所述第一隔离结构204和所述金属栅极202之间；
101.第二隔离结构212，横切所述金属栅极202且覆盖部分所述栅介质层203和所述第一隔离结构204，所述第二隔离结构212的顶面齐平于或高于所述金属栅极202的顶面。
102.所述基底为后续形成半导体提供工艺平台。所述衬底201用于为其他结构提供支撑。在本发明实施例中，所述衬底201的材料可以为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
103.本实施例形成的半导体结构可以为鳍式场效应晶体管(finfet)，相应的，基底包括衬底201和位于衬底201上的鳍部205。其他实施例中，半导体结构还可以为平面晶体管(mosfet)。
104.本实施例中，鳍部205的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
105.相邻鳍部之间还设置有隔离层206，所述隔离层206用于隔离相邻的部件。隔离层206的材料包括氧化硅、氮化硅、氮氧化硅、低k介电材料等。本实施例中，所述隔离层206可以是浅沟槽隔离(sti)结构。通过在衬底201中刻蚀沟槽并填充隔离材料而形成该隔离结构。当然，在其他实施例中，所述隔离层可以是生长于衬底上的膜层。
106.所述金属栅极202横跨所述鳍部204，且覆盖所述鳍部204的部分顶壁和部分侧壁。
107.金属栅极202在半导体结构工作时用于开启或关闭沟道。
108.本实施例中，金属栅极202包括功函数层(图中未示出)和位于功函数层上的金属栅极层(图中未示出)。在半导体结构工作时，功函数层用于调节晶体管的阈值电压。
109.本实施例中，金属栅极层的材料包括镁钨合金。其他实施例中，金属栅极层的材料包括co、ru和w中的一种或多种。
110.当存在鳍部205时，栅介质层203保型覆盖所述第一隔离结构204的侧壁以及所述鳍部205的顶部和侧壁。
111.所述栅介质层203用于隔离衬底和金属栅极202，避免金属栅极产生漏电流。
112.在本实施例中，所述栅介质层203的材料可以为高k介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，栅介质层203的材料为hfo2。其他实施例中，栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
113.容易理解的是，第一隔离结构201和第二隔离结构212均用于隔离金属栅极，由于第二隔离结构和金属栅极之间不存在栅介质层，在有限的膜层高度基础上，第二隔离结构高度越高，隔离结构两侧的金属栅极电容越小，本实施例中，为了尽可能降低栅极电容，所述第一隔离结构204的高度与第二隔离结构212的高度比值小于等于1:4。
114.本实施例中，所述第一隔离结构204的材料可以为氮化硅、碳化硅、氮氧化硅、碳氮氧化硅、氮氧化硅、碳氮化硅、氮化硼和氮化硼碳硅中的一种或至少两种的组合。所述第二隔离结构212的材料可以为氮化硅、碳化硅、氮氧化硅、碳氮氧化硅、氮氧化硅、碳氮化硅、氮化硼和氮化硼碳硅中的一种或至少两种的组合。所述第一隔离结构204的材料和所述第二隔离结构212的材料可以相同也可以不同
115.本发明实施例所提供的的半导体结构还包括盖帽层209，所述盖帽层209覆盖所述金属栅极202，所述盖帽层209开设有第二开口(图中未示出)，所述第二隔离结构还填充所述第二开口，所述盖帽层209的顶部与所述第二隔离结构的顶部齐平。
116.本发明实施例中，因盖帽层覆盖金属栅极且盖帽层的顶部与第二隔离结构的顶部齐平，因此，所述第二隔离结构212的顶面高于所述金属栅极202的顶面。在其他实施例中，所述第二隔离结构212的顶面还可以与所述金属栅极202的顶面齐平。
117.本发明实施例中，所述盖帽层209的材料为氮化硅。在其他实施例中，所述盖帽层的材料还可以是氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或至少两种的组合。
118.虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。