半导体装置的制作方法

1.本发明涉及包含igbt(insulated gate bipolar transistor：绝缘栅双极型晶体管)和二极管的半导体装置。


背景技术：

2.在专利文献1中公开了rc-igbt(reverse conducting-igbt：逆导型igbt)。rc-igbt包含一体地形成在半导体基板的igbt和二极管。igbt包含fet结构和集电极区。二极管包含阴极区和阳极区。
3.fet结构包含：p型的基极区，其形成于半导体基板的表面侧的表层部；发射极区，其形成于基极区的表层部；栅极绝缘层，其覆盖基极区以及发射极区；以及栅极电极，其覆盖栅极绝缘层。集电极区形成于半导体基板的背面侧的表层部整个区域。阴极区在半导体基板的背面侧的表层部中形成于fet结构的正下方的区域。阳极区由igbt的基极区构成。
4.现有技术文献
5.专利文献
6.专利文献1：美国专利申请公开第2010/090248号说明书


技术实现要素：

7.发明要解决的课题
8.在fet结构的正下方形成有阴极区的结构中，在igbt的上升动作时从发射极区注入的电子流入阴极区。结果，产生骤回现象，开关特性降低。
9.本发明的一实施方式提供一种能够抑制由骤回现象引起的开关特性降低的半导体装置。
10.用于解决课题的手段
11.本发明的一实施方式提供一种半导体装置，包含：第一导电型的半导体基板，其具有一侧的第一主面以及另一侧的第二主面；第二导电型的阱区，其形成在所述第一主面的表层部，将所述半导体基板划分为有源区以及外侧区；igbt，其包含在所述第二主面的表层部中形成于所述有源区的第二导电型的集电极区、以及在所述第一主面中形成于所述有源区的fet结构；以及二极管，其包含在所述第二主面的表层部中仅形成于所述外侧区的第一导电型的阴极区，所述二极管具有所述阱区作为阳极区。
12.根据该半导体装置，能够抑制由骤回现象引起的开关特性降低。
13.本发明中的上述或者其他目的、特征以及效果，参照附图通过下面叙述的实施方式的说明而变得明确。
附图说明
14.图1是表示本发明的第一实施方式的半导体装置的俯视图。
15.图2是表示图1所示的半导体基板的第一主面的结构的俯视图。
16.图3是图2所示的第一主面的主要部分放大图。
17.图4是沿着图3的iv-iv线的剖视图。
18.图5是沿着图3的v-v线的剖视图。
19.图6是沿着图3的vi-vi线的剖视图。
20.图7是表示图1所示的半导体基板的第二主面的结构的俯视图。
21.图8是沿着图1所示的viii-viii线的剖视图。
22.图9是表示电流电压特性的图表。
23.图10是图7的对应图，是表示本发明的第二实施方式的半导体装置的第二主面的结构的俯视图。
24.图11是图7的对应图，是表示本发明的第三实施方式的半导体装置的第二主面的结构的俯视图。
25.图12是表示本发明的第四实施方式的半导体装置的俯视图。
26.图13是图12所示的半导体装置的第一主面的主要部分放大图。
具体实施方式
27.图1是表示本发明的第一实施方式的半导体装置1的俯视图。图2是表示图1所示的半导体基板2的第一主面4的结构的俯视图。图3是图2所示的第一主面4的主要部分放大图。图4是沿着图3的iv-iv线的剖视图。图5是沿着图3的v-v线的剖视图。图6是沿着图3的vi-vi线的剖视图。图7是表示图1所示的半导体基板2的第二主面5的结构的俯视图。图8是沿着图1所示的viii-viii线的剖视图。
28.参照图1～图8，半导体装置1是包含具有igbt(insulated gate bipolar transistor)以及二极管的rc-igbt(reverse conducting-igbt)的半导体开关器件。
29.半导体装置1包含形成为长方体形状的硅制的n型的半导体基板2。半导体基板2作为漂移区3发挥功能。半导体基板2由经由fz(floating zone：浮动区)法形成的fz基板、或者经由cz(czochralski：直拉)法形成的cz基板构成。半导体基板2在本方式(this embodiment)下由fz基板构成。半导体基板2的n型杂质浓度可以为1.0
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以上且1.0
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以下。
30.半导体基板2包含：一侧的第一主面4、另一侧的第二主面5、以及连接第一主面4和第二主面5的4个侧面6a、6b、6c、6d。侧面6a～6d包含：第一侧面6a、第二侧面6b、第三侧面6c以及第四侧面6d。
31.第一主面4和第二主面5在从它们的法线方向z观察的俯视(以下，简称为“俯视”)中分别形成为四边形形状。第一侧面6a以及第二侧面6b沿着第一方向x延伸，在与第一方向x交叉的第二方向y上对置。第三侧面6c以及第四侧面6d沿着第二方向y延伸，在第一方向x上对置。具体而言，第二方向y与第一方向x正交。
32.半导体装置1包含形成于第二主面5的表层部的n型的缓冲区7。在本方式中，缓冲区7形成于第二主面5的表层部的整个区域。缓冲区7具有超过半导体基板2的n型杂质浓度的n型杂质浓度。缓冲区7的n型杂质浓度可以为1.0
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以上且1.0
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以下。
33.半导体装置1包含形成于第一主面4的表层部的p型的阱区10。阱区10具有超过半导体基板2的n型杂质浓度的p型杂质浓度。阱区10的p型杂质浓度可以为1.0
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以上
且1.0
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以下。阱区10发射极接地。
34.阱区10在俯视图中形成为如下的线状：从侧面6a～6d向内侧隔开间隔地，从多个方向划分第一主面4的内部的线状。在本方式中，阱区10在俯视图中形成为包围第一主面4的内部的无端状(环状)。具体而言，阱区10形成为具有与侧面6a～6d平行的4边的环状(在本方式中为四边环状)。
35.阱区10包含焊盘阱区11和线阱区12。焊盘阱区11是呈宽度较宽的岛状导入了p型杂质的区域。在本方式中，焊盘阱区11在第一主面4的表层部形成于第一侧面6a侧的区域。具体而言，焊盘阱区11在第一主面4的表层部从第一侧面6a向第二侧面6b侧隔开间隔地沿着第一侧面6a的中央部的区域形成为四边形形状。
36.线阱区12是呈宽度较窄的线状导入了p型杂质的区域。线阱区12具有比焊盘阱区11的宽度小的宽度，从焊盘阱区11呈线状引出。线阱区12在俯视图中形成为沿着侧面6a～6d延伸，从多个方向划分第一主面4的内部的线状。在本方式中，线阱区12在俯视图中形成为包围第一主面4的内部的无端状。具体而言，阱区10形成为具有与侧面6a～6d平行的4边的环状(在本方式中为四边环状)。
37.线阱区12的宽度w1可以为5μm以上且100μm以下。宽度w1由与线阱区12延伸的方向正交的方向的宽度来定义。宽度w1可以为5μm以上且25μm以下、25μm以上且50μm以下、50μm以上且75μm以下、或者75μm以上且100μm以下。
38.阱区10将半导体基板2划分为有源区13和外侧区14。有源区13在俯视图中被阱区10的内周缘划分。外侧区14在俯视图中划分为侧面6a～6d和阱区10的内周缘之间的区域。
39.阱区10的厚度可以为1μm以上且20μm以下。阱区10的厚度可以为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、或15μm以上且20μm以下。
40.半导体装置1包含形成于有源区13的igbt。igbt包含形成于第二主面5的表层部的p型的集电极区20、以及形成于第一主面4的fet结构21(field effect transistor structure：场效应晶体管结构)。
41.具体而言，集电极区20在缓冲区7中形成于第二主面5侧的表层部。集电极区20形成于第二主面5的表层部的整个区域。集电极区20具有超过半导体基板2的n型杂质浓度的p型杂质浓度。集电极区20的p型杂质浓度可以为1.0
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以下。
42.fet结构21包含形成于第一主面4的表层部的p型的基极区22。基极区22具有超过半导体基板2的n型杂质浓度的p型杂质浓度。基极区22的p型杂质浓度优选小于阱区10的p型杂质浓度。基极区22的p型杂质浓度可以为1.0
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以下。
43.基极区22形成于有源区13的整个区域，与阱区10的内周缘连接。基极区22具有小于阱区10的厚度的厚度。基极区22的厚度优选为阱区10的厚度的1/2以下。基极区22的厚度可以为1μm以上且5μm以下。基极区22的厚度可以为1μm以上且2μm以上、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。
44.fet结构21包含形成于第一主面4的多个沟槽栅极结构23。多个沟槽栅极结构23分别形成为沿着第一方向x延伸的线状，在第二方向y上隔开间隔地形成。多个沟槽栅极结构23形成为沿着第一方向x延伸的长条状。
45.多个沟槽栅极结构23分别包含：栅极沟槽24、栅极绝缘层25以及栅极电极26。栅极沟槽24通过将第一主面4向第二主面5侧深挖而形成。栅极沟槽24贯通基极区22，到达漂移
区3。栅极沟槽24的底壁形成于阱区10的底部以及基极区22的底部之间的深度位置。栅极沟槽24中接近阱区10的部分可以由该阱区10局部性地覆盖。
46.栅极绝缘层25沿着栅极沟槽24的内壁形成为膜状。栅极绝缘层25包含氧化硅层和氮化硅层中的至少1个。在本方式中，栅极绝缘层25由氧化硅层构成。栅极电极26隔着栅极绝缘层25埋设于栅极沟槽24。栅极电极26包含导电性多晶硅。
47.fet结构21包含形成于基极区22的表层部的多个n型的发射极区27。发射极区27具有超过半导体基板2的n型杂质浓度的n型杂质浓度。发射极区27的n型杂质浓度可以为1.0
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以下。
48.多个发射极区27在基极区22的表层部分别形成于多个沟槽栅极结构23之间的区域。多个发射极区27形成为沿着沟槽栅极结构23延伸的带状。多个发射极区27隔着栅极绝缘层25与栅极电极26对置。多个发射极区27的底部形成于第一主面4以及基极区22的底部之间的深度位置。多个发射极区27在基极区22的底部之间划定igbt的沟道。
49.fet结构21包含形成于第一主面4的多个发射极沟槽28。多个发射极沟槽28通过在多个沟槽栅极结构23之间的区域中将第一主面4向第二主面5侧深挖而形成。各发射极沟槽28形成为沿着沟槽栅极结构23延伸的带状。各发射极沟槽28贯通发射极区27到达基极区22。各发射极沟槽28的底壁形成于发射极区27的底部以及基极区22的底部之间的深度位置。
50.fet结构21包含形成于基极区22的表层部的多个p型的接触区29。接触区29具有超过基极区22的p型杂质浓度的p型杂质浓度。接触区29的p型杂质浓度可以为1.0
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以下。
51.具体而言，各接触区29在多个沟槽栅极结构23之间的区域中形成于沿着发射极沟槽28的底壁的区域。各接触区29也可以覆盖发射极沟槽28的侧壁。各接触区29从基极区22的底部向发射极沟槽28的底壁侧隔开间隔地形成。各接触区29形成为沿着沟槽栅极结构23延伸的带状。
52.在本方式中，fet结构21包含形成于第一主面4的表层部的多个n型的载流子存储区30。载流子存储区30具有超过半导体基板2的n型杂质浓度的n型杂质浓度。载流子存储区30的n型杂质浓度小于发射极区27的n型杂质浓度。载流子存储区30的n型杂质浓度可以为1.0
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以上且1.0
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以下。
53.各载流子存储区30在多个沟槽栅极结构23之间的区域中，相对于基极区22形成于沟槽栅极结构23的底壁侧。各载流子存储区30的底部形成于基极区22的底部以及沟槽栅极结构23的底壁之间的深度位置。各载流子存储区30在俯视图中形成为沿着沟槽栅极结构23延伸的带状。各载流子存储区30隔着栅极绝缘层25与栅极电极26对置。
54.载流子存储区30抑制向漂移区3供给的载流子(空穴)被排出到基极区22。由此，在漂移区3中，在fet结构21的正下方的区域蓄积空穴，导通电阻降低。载流子存储区30也可以根据需要而被去除。
55.半导体装置1包含形成于外侧区14的二极管。二极管包含形成于第二主面5的表层部的n型的阴极区31、以及形成于第一主面4的表层部的p型的阳极区32。阳极区32由阱区10形成。即，二极管包含阱区10作为阳极区32。
56.参照图4～图7(特别是图7)，以在第二主面5的表层部通过n型杂质抵消集电极区
20的p型杂质的方式，形成阴极区31。阴极区31具有超过半导体基板2的n型杂质浓度的n型杂质浓度。阴极区31的n型杂质浓度优选超过缓冲区7的n型杂质浓度。阴极区31的n型杂质浓度可以为1.0
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57.阴极区31在第二主面5的表层部仅形成于外侧区14。阴极区31在第二主面5的表层部未形成在fet结构21的正下方的区域。阴极区31在第二主面5的表层部中形成于阱区10的正下方的区域。由此，关于半导体基板2的厚度方向(法线方向z)，阴极区31隔着漂移区3与阱区10对置。
58.阴极区31在俯视图中形成为沿着阱区10延伸的线状。阴极区31在俯视图中从多个方向对有源区13进行划分。在本方式中，阴极区31沿着侧面6a～6d延伸，在俯视图中从4个方向对有源区13进行划分。优选在俯视图中从阱区10的内周缘和外周缘向阱区10的内侧隔开间隔地形成阴极区31。阴极区31优选在俯视图中仅形成于与阱区10重叠的区域。
59.具体而言，阴极区31在第二主面5的表层部中形成在线阱区12的正下方的区域，使焊盘阱区11露出。优选的是，线阱区12的正下方的区域中阴极区31的占有率超过线阱区12的正下方的区域中集电极区20的占有率。
60.另一方面，优选的是，焊盘阱区11的正下方的区域中阴极区31的占有率小于焊盘阱区11的正下方的区域中集电极区20的占有率。在本方式中，阴极区31在第二主面5的表层部中仅形成于线阱区12的正下方的区域，在第二主面5的表层部未形成于焊盘阱区11的正下方的区域。
61.更具体而言，阴极区31形成为包含一侧的第一端部33、另一侧的第二端部34、以及在第一端部33和第二端部34之间的区域延伸的线部35的有端的线状。阴极区31的第一端部33、第二端部34以及线部35分别形成在线阱区12的正下方的区域。
62.第一端部33从焊盘阱区11沿着第一方向x在一侧(第三侧面6c侧)隔开间隔地形成。第二端部34从焊盘阱区11沿着第一方向x向另一侧(第四侧面6d侧)隔开间隔地形成。第二端部34隔着焊盘阱区11与第一端部33对置。第二端部34在与第一端部33之间的区域中形成使焊盘阱区11露出的间隙部36。线部35在俯视图中沿着线阱区12延伸，从多个方向(在本方式中为4个方向)对有源区13进行划分。
63.阴极区31的宽度w2可以为5μm以上且100μm以下。宽度w2可以为5μm以上且25μm以下、25μm以上且50μm以下、50μm以上且75μm以下、或者75μm以上且100μm以下。宽度w2优选小于线阱区12的宽度w1。
64.阴极区31的平面面积相对于有源区13的平面面积的面积比例rs优选为1％以上且10％以下。面积比例rs可以为1％以上且2％以下、2％以上且4％以下、4％以上且6％以下、6％以上且8％以下、或8％以上且10％以下。面积比例rs特别优选为1％以上且5％以下。
65.参照图2及图8，半导体装置1包含在外侧区14中形成于第一主面4的表层部的fl结构40(field limiting structure：场限制结构)。fl结构40从侧面6a～6d和阱区10隔开间隔地形成于侧面6a～6d和阱区10的外周缘之间的区域。fl结构40从阴极区31向有源区13的相反侧的方向隔开间隔地形成。fl结构40在俯视图中未与阴极区31重叠。
66.fl结构40包含1个或多个(在本方式中为4个)p型的fl区41a、41b、41c、41d(field limiting region：场限制区)。fl区41a～41d形成为电浮动状态。fl区41a～41d具有超过半导体基板2的n型杂质浓度的p型杂质浓度。fl区41a～41d的p型杂质浓度优选超过基极区22
的p型杂质浓度。fl区41a～41d的p型杂质浓度可以为1.0
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67.fl区41a～41d在远离阱区10的方向上隔开间隔地依次形成。即，fl区41a～41d在俯视图中从阴极区31向半导体基板2的周缘(侧面6a～6d)侧隔开间隔地形成，未与阴极区31重叠。fl区41a～41d在俯视图中沿着阱区10呈线状延伸。具体而言，fl区41a～41d在俯视图中形成为包围阱区10的环状(四边环状)。由此，fl区41a～41d形成为flr区(field limiting ring region：场限制环区)。
68.fl区41a～41d具有超过基极区22的厚度的厚度。fl区41a～41d的底部相对于基极区22的底部位于第二主面5侧的区域。fl区41a～41d优选以一定的厚度形成。
69.fl区41a～41d的厚度可以为1μm以上且20μm以下。fl区41a～41d的厚度可以为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、或15μm以上且20μm以下。fl区41a～41d的厚度优选与阱区10的厚度相等。
70.fl区41a～41d的宽度可以为5μm以上且50μm以下。fl区41a～41d的宽度可以为5μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或40μm以上且50μm以下。fl区41a～41d的宽度优选为10μm以上且30μm以下。
71.相邻的fl区41a～41d之间的距离可以为5μm以上且50μm以下。fl区41a～41d之间的距离可以是5μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或40μm以上且50μm以下。fl区41a～41d之间的距离可以朝向远离阱区10的方向依次变宽。
72.阱区10与fl区41a之间的距离可以为5μm以上且50μm以下。阱区10和fl区41a之间的距离可以为5μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或40μm以上且50μm以下。
73.半导体装置1包含在外侧区14中形成于第一主面4的表层部的n型的cs区42(channel stop region：沟道阻绝区)。cs区42具有超过半导体基板2的n型杂质浓度的n型杂质浓度。cs区42的n型杂质浓度可以为1.0
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74.cs区42从fl结构40隔开间隔地形成于侧面6a～6d以及fl结构40之间的区域。cs区42也可以从侧面6a～6d露出。cs区42在俯视图中沿着fl结构40呈线状延伸。具体而言，cs区42在俯视图中形成为包围fl结构40的环状(四边环状)。cs区42形成为电浮动状态。
75.cs区42的宽度可以为50μm以上且150μm以下。cs区42的宽度是与cs区42延伸的方向正交的方向的宽度。cs区42的宽度可以为50μm以上且75μm以下、75μm以上且100μm以下、100μm以上且125μm以下、或者125μm以上且150μm以下。
76.半导体装置1包含覆盖第一主面4的绝缘层50。绝缘层50具有包含第一绝缘层51和第二绝缘层52的层叠结构。第一绝缘层51覆盖第一主面4的大致整个区域。具体而言，第一绝缘层51在有源区13中选择性地覆盖fet结构21，在外侧区14中选择性地覆盖阱区10、fl结构40以及cs区42。第一绝缘层51在有源区13中与栅极绝缘层25相连。第二绝缘层52覆盖第一绝缘层51的大致整个区域。
77.第一绝缘层51可以具有层叠了多个绝缘层而成的层叠结构，也可以具有由单一的绝缘层50构成的单层结构。第一绝缘层51也可以包含氧化硅层和氮化硅层中的至少1个。第一绝缘层51也可以具有氧化硅层和氮化硅层以任意的顺序层叠而成的层叠结构。第一绝缘
层51可以具有由氧化硅层或氮化硅层构成的单层结构。
78.第二绝缘层52可以具有层叠了多个绝缘层而成的层叠结构，也可以具有由单一的绝缘层50构成的单层结构。第二绝缘层52也可以包含氧化硅层和氮化硅层中的至少1个。第二绝缘层52也可以具有氧化硅层和氮化硅层以任意的顺序层叠而成的层叠结构。第二绝缘层52也可以具有由氧化硅层或氮化硅层构成的单层结构。
79.参照图4～图6，半导体装置1包含在绝缘层50中埋设于覆盖阱区10的部分的栅极布线层53。具体而言，栅极布线层53形成于在第一绝缘层51中覆盖阱区10的部分之上。栅极布线层53隔着第一绝缘层51与阱区10对置，由第二绝缘层52覆盖。栅极布线层53优选由与栅极电极26相同的电极材料构成。在本方式中，栅极布线层53由导电性多晶硅构成。
80.栅极布线层53包含线布线部54及多个连接布线部55。线布线部54在俯视图中沿着阱区10呈线状延伸。线布线部54包含覆盖焊盘阱区11的部分以及覆盖线阱区12的部分。在线布线部54中覆盖焊盘阱区11的部分在俯视图中未与阴极区31重叠。在线布线部54中覆盖线阱区12的部分在俯视图中与阴极区31重叠。
81.线布线部54优选在俯视图中从多个方向对有源区13进行划分。在本方式中，线布线部54在俯视图中沿着侧面6a～6d延伸，从4个方向对有源区13进行划分。线布线部54可以形成为无端状(环状)，也可以形成为有端状。
82.线布线部54具有小于线阱区12的宽度w1的宽度。线布线部54从阱区10的内周缘和外周缘向阱区10的内侧隔开间隔地形成。由此，线布线部54的整个区域隔着第一绝缘层51与阱区10对置。
83.线布线部54的宽度是任意的。线布线部54可以以一样的宽度形成。在线布线部54中覆盖线阱区12的部分的宽度可以小于在线布线部54中覆盖焊盘阱区11的部分的宽度。
84.多个连接布线部55分别从线布线部54朝向多个沟槽栅极结构23的两端部引出(参照图5)。具体而言，多个连接布线部55从在线布线部54中沿着第三侧面6c(第四侧面6d)延伸的部分朝向多个栅极电极26引出。多个连接布线部55相对于多个栅极电极26以一一对应的关系引出，分别与对应的栅极电极26连接。由此，栅极布线层53与栅极电极26电连接。
85.半导体装置1包含形成于绝缘层50的多个发射极开口61。多个发射极开口61在有源区13中使多个发射极沟槽28以一一对应的关系分别露出。多个发射极开口61分别与多个发射极沟槽28连通。
86.半导体装置1包含形成于绝缘层50的1个或多个(在本方式中为多个)第一阱开口62。多个第一阱开口62在外侧区14中使阱区10的内周缘选择性地露出。在本方式中，多个第一阱开口62以包围有源区13的方式沿着阱区10的内周缘隔开间隔地分别形成。多个第一阱开口62也可以分别形成为沿着阱区10的内周缘延伸的线状。
87.半导体装置1包含形成于绝缘层50的1个或多个(在本方式中为1个)第二阱开口63。第二阱开口63在外侧区14中使阱区10的外周缘选择性地露出。在本方式中，第二阱开口63以包围有源区13的方式形成为沿着阱区10的外周缘延伸的线状。在本方式中，第二阱开口63形成为使阱区10的外周缘露出的环状(四边环状)。第二阱开口63可以形成为无端状，也可以形成为有端状。
88.半导体装置1包含形成于绝缘层50的多个fl开口64。多个fl开口64在外侧区14中使多个fl区41a～41d以一一对应的关系分别选择性地露出。多个fl开口64分别形成为沿着
多个fl区41a～41d延伸的线状。在本方式中，多个fl开口64形成为使多个fl区41a～41d露出的环状(四边环状)。多个fl开口64可以形成为无端状，也可以形成为有端状。
89.半导体装置1包含形成于绝缘层50的1个或多个(在本方式中为1个)cs开口65。cs开口65在外侧区14中选择性地使cs区42露出。cs开口65形成为沿着cs区42延伸的线状。在本方式中，cs开口65形成为使cs区42露出的环状(四边环状)，与侧面6a～6d连通。cs开口65可以形成为无端状，也可以形成为有端状。
90.半导体装置1包含形成于绝缘层50的1个或多个(在本方式中为1个)栅极开口66。栅极开口66在外侧区14中使栅极布线层53选择性地露出。栅极开口66形成为沿着栅极布线层53延伸的线状。栅极开口66可以形成为无端状，也可以形成为有端状。
91.参照图4～图6，半导体装置1包含经由多个发射极开口61而分别埋设于多个发射极沟槽28的多个发射极插塞电极67。多个发射极插塞电极67在对应的发射极沟槽28内分别与发射极区27以及接触区29电连接。多个发射极插塞电极67分别具有包含势垒电极68及主电极69的层叠结构。
92.势垒电极68沿着发射极沟槽28以及发射极开口61的内壁形成为膜状。势垒电极68可以具有包含钛层或氮化钛层的单层结构。势垒电极68也可以具有以任意的顺序包含钛层以及氮化钛层的层叠结构。主电极69隔着势垒电极68埋入发射极沟槽28以及发射极开口61。主电极69可以包含钨。
93.参照图1～图8，半导体装置1包含形成在第一主面4之上的栅极主面电极71。具体而言，栅极主面电极71形成于在绝缘层50中覆盖阱区10的部分之上。栅极主面电极71从绝缘层50之上进入栅极开口66，与栅极布线层53电连接。更具体而言，栅极主面电极71一体地包含栅极焊盘电极72以及栅极指状电极73。
94.栅极焊盘电极72是与导线(例如键合线)等外部连接的外部端子部。栅极焊盘电极72形成于在绝缘层50中覆盖焊盘阱区11的部分之上。由此，栅极焊盘电极72隔着绝缘层50与焊盘阱区11对置。栅极焊盘电极72在俯视图中未与阴极区31重叠。根据这样的结构，能够抑制由栅极焊盘电极72以及阴极区31的配置引起在半导体基板2产生的电流集中。
95.栅极焊盘电极72优选覆盖焊盘阱区11的整个区域。栅极焊盘电极72在俯视图中形成为与焊盘阱区11匹配的四边形形状。栅极焊盘电极72的平面形状是任意的。栅极焊盘电极72从绝缘层50之上进入栅极开口66，与栅极布线层53电连接。
96.栅极指状电极73从栅极焊盘电极72引出到在绝缘层50中覆盖线阱区12的部分之上。由此，栅极指状电极73隔着绝缘层50与线阱区12对置。栅极指状电极73在俯视图中与阴极区31重叠。栅极指状电极73在俯视图中沿着线阱区12呈线状延伸，从多个方向对有源区13进行划分。
97.在本方式中，栅极指状电极73在俯视图中沿着侧面6a～6d延伸，从4个方向对有源区13进行划分。栅极指状电极73形成为具有第一端部74以及第二端部75的有端线状。在本方式中，第一端部74和第二端部75形成于沿着第二侧面6b的区域。第一端部74以及第二端部75之间的区域在第二方向y上与栅极焊盘电极72对置。第一端部74和第二端部75的位置是任意的。栅极指状电极73从绝缘层50之上进入栅极开口66，与栅极布线层53电连接。
98.半导体装置1包含从栅极主面电极71隔开间隔地形成在第一主面4之上的发射极主面电极76。发射极主面电极76兼作二极管的阳极电极。发射极主面电极76在绝缘层50中
形成于栅极主面电极71外的区域之上。
99.发射极主面电极76与多个发射极插塞电极67电连接。发射极主面电极76还从绝缘层50之上进入第一阱开口62和第二阱开口63，与阱区10电连接。具体而言，发射极主面电极76一体地包含发射极焊盘电极77以及发射极指状电极78。
100.发射极焊盘电极77是与导线(例如键合线(bonding wire))等外部连接的外部端子部。发射极焊盘电极77形成于在绝缘层50中覆盖有源区13的部分之上，隔着绝缘层50与fet结构21对置。发射极焊盘电极77形成为沿着栅极焊盘电极72的内缘以及栅极指状电极73的内缘的多边形形状。发射极焊盘电极77与多个发射极插塞电极67电连接。
101.发射极焊盘电极77具有覆盖阱区10的内周缘的周缘部79。发射极焊盘电极77的周缘部79在俯视图中与阴极区31重叠。发射极焊盘电极77的周缘部79可以在俯视图中从阴极区31向有源区13侧隔开间隔地形成。发射极焊盘电极77的周缘部79从绝缘层50之上进入第一阱开口62，与阱区10的内周缘电连接。
102.发射极指状电极78在绝缘层50之上横穿栅极指状电极73的第一端部74及第二端部75之间的区域而引出到栅极指状电极73外的区域。发射极指状电极78形成于在绝缘层50中覆盖阱区10的外周缘的部分之上，沿着阱区10呈线状延伸。
103.发射极指状电极78在俯视图中从多个方向对有源区13进行划分。在本方式中，发射极指状电极78在俯视图中沿着侧面6a～6d延伸，从4个方向对有源区13进行划分。具体而言，发射极指状电极78形成为包围栅极指状电极73的无端状。发射极指状电极78也可以形成为有端状。
104.发射极指状电极78包含覆盖焊盘阱区11的部分、以及覆盖线阱区12的部分。在发射极指状电极78中覆盖焊盘阱区11的部分在俯视图中未与阴极区31重叠。在发射极指状电极78中覆盖线阱区12的部分在俯视图中与阴极区31重叠。发射极指状电极78可以在俯视图中从阴极区31向侧面6a～6d侧隔开间隔地形成。发射极指状电极78从绝缘层50之上进入第二阱开口63，与阱区10的外周缘电连接。
105.参照图1以及图8，半导体装置1包含在外侧区14中形成于第一主面4之上的多个(在本方式中为4个)场电极80a～80d。具体而言，场电极80a～80d分别形成在绝缘层50之上。
106.多个场电极80a～80d相对于多个fl区41a～41d以一一对应的关系形成。多个场电极80a～80d形成为沿着对应的fl区41a～41d延伸的线状。在本方式中，多个场电极80a～80d形成为沿着对应的fl区41a～41d延伸的环状。多个场电极80a～80d从绝缘层50之上进入对应的fl开口64，与对应的fl区41a～41d电连接。场电极80a～80d形成为电浮动状态。
107.最外周的场电极80d可以包含朝向侧面6a～6d引出的板部81。包含板部81的场电极80d的宽度可以为20μm以上且100μm以下。场电极80d的宽度是与场电极80d延伸的方向正交的方向的宽度。场电极80d的宽度可以是20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、或者80μm以上且100μm以下。
108.参照图1和图8，半导体装置1包含在外侧区14中形成于第一主面4之上的等电位电极82。具体而言，等电位电极82形成在绝缘层50之上。等电位电极82形成为沿着cs区42延伸的线状。在本方式中，等电位电极82形成为沿着cs区42延伸的环状。
109.等电位电极82从绝缘层50之上进入对应的cs开口65，与cs区42电连接。等电位电
极82的外周缘从侧面6a～6d向半导体基板2的内部(fl结构40侧)隔开间隔地形成，使第一主面4(cs区42)的周缘部露出。等电位电极82形成为电浮动状态。
110.等电位电极82以及最外周的场电极80d之间的绝缘距离可以为20μm以上且100μm以下。绝缘距离可以为20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、或80μm以上且100μm以下。
111.栅极主面电极71、发射极主面电极76、场电极80a～80d以及等电位电极82分别包含从第一主面4侧依次层叠的势垒电极83以及主电极84。
112.势垒电极83在绝缘层50(第一主面4)之上形成为膜状。势垒电极83可以具有包含钛层或氮化钛层的单层结构。势垒电极83也可以具有以任意顺序包含钛层和氮化钛层的层叠结构。主电极84在势垒电极83之上形成为膜状。主电极84可以包含纯cu层(纯度为99％以上的cu层)、纯al层(纯度为99％以上的al层)、alsi合金层、alcu合金层以及alsicu合金层中的至少1个。
113.半导体装置1包含与第二主面5连接的集电极电极85。集电极电极85兼作二极管的阴极电极。集电极电极85覆盖第二主面5的整个区域，与集电极区20以及阴极区31电连接。
114.集电极电极85包含ti层、ni层、pd层、au层以及ag层中的至少1个。集电极电极85也可以具有以任意顺序层叠了ti层、ni层、pd层、au层以及ag层中的至少2个而成的层叠结构。集电极电极85也可以具有由ti层、ni层、pd层、au层以及ag层构成的单层结构。集电极电极85优选包含作为欧姆电极的ti层。在本方式中，集电极电极85具有包含从第二主面5侧依次层叠的ti层、ni层、pd层、au层以及ag层的层叠结构。
115.图9是表示电流电压特性的图表。在图9中，纵轴表示集电极电流ic[a]，横轴表示集电极-发射极电压vce[v]。
[0116]
图9中示出了第一特性s1(参照虚线)和第二特性s2(参照实线)。第一特性s1示出了比较例的半导体装置的电流电压特性。第二特性s2示出了半导体装置1的电流电压特性。比较例的半导体装置包含在第二主面5的表层部形成于fet结构21的正下方的区域的阴极区31。
[0117]
第一特性s1具有在集电极-发射极电压vce增加后，集电极-发射极电压vce急剧下降，到达低阻抗区域的骤回波形。另一方面，第二特性s2不具有第一特性s1那样的骤回波形。
[0118]
在比较例的半导体装置中，在第二主面5的表层部中在fet结构21的正下方的区域形成有阴极区31。因此，在igbt的上升动作时(集电极-发射极电压vce的上升时)，从发射极区27注入的电子流入阴极区31。结果，产生骤回现象，开关特性降低。
[0119]
与之相对地，在半导体装置1中，在第二主面5的表层部中在fet结构21的正下方的区域未形成阴极区31。半导体装置1的阴极区31仅形成于外侧区14。具体而言，半导体装置1的阴极区31仅形成于阱区10的正下方的区域。
[0120]
根据这样的结构，能够抑制在igbt的上升动作时(集电极-发射极电压vce的上升时)从发射极区27注入的电子流入阴极区31。结果，能够抑制由骤回现象引起的开关特性降低。
[0121]
图10是图7的对应图，是表示本发明的第二实施方式的半导体装置91的第二主面5的结构的俯视图。以下，针对与对半导体装置1所述的结构对应的结构标注相同的参照符号
并省略说明。
[0122]
参照图10，半导体装置91包含在第二主面5的表层部中仅形成于外侧区14的多个(2个以上)阴极区31。多个阴极区31与第一实施方式的情况同样地，在第二主面5的表层部中仅形成于与阱区10重叠的区域。
[0123]
多个阴极区31沿着阱区10呈线状延伸，在远离有源区13的方向上隔开间隔地形成。多个阴极区31与第一方式例的阴极区31同样地，分别包含第一端部33、另一侧的第二端部34、以及在第一端部33与第二端部34之间的区域延伸的线部35。
[0124]
多个阴极区31的平面面积(总平面面积)相对于有源区13的平面面积的面积比例rs优选为1％以上且10％以下。面积比例rs可以为1％以上且2％以下、2％以上且4％以下、4％以上且6％以下、6％以上且8％以下、或8％以上且10％以下。面积比例rs特别优选为1％以上且5％以下。
[0125]
以上，通过半导体装置91，也能够获得与对半导体装置1所述的效果同样的效果。
[0126]
图11是图7的对应图，是表示本发明的第三实施方式的半导体装置101的第二主面5的结构的俯视图。以下，针对与对半导体装置1所述的结构对应的结构标注相同的参照符号并省略说明。
[0127]
参照图11，半导体装置101包含在第二主面5的表层部中仅形成于外侧区14的多个阴极区31。多个阴极区31与第一实施方式的情况同样地，在第二主面5的表层部中仅形成于与阱区10重叠的区域。
[0128]
多个阴极区31在俯视图中沿着阱区10隔开间隔地形成。在本方式中，多个阴极区31在俯视图中分别形成为圆形形状。多个阴极区31的平面形状是任意的。多个阴极区31可以形成为线状、多边形形状或椭圆形形状。
[0129]
具体而言，多个阴极区31在第二主面5的表层部中形成在线阱区12的正下方的区域，使焊盘阱区11露出。线阱区12的正下方的区域中多个阴极区31的占有率优选超过线阱区12的正下方的区域中多个集电极区20的占有率。
[0130]
另一方面，焊盘阱区11的正下方的区域中多个阴极区31的占有率优选小于焊盘阱区11的正下方的区域中集电极区20的占有率。在本方式中，多个阴极区31在第二主面5的表层部中仅形成于线阱区12的正下方的区域，在第二主面5的表层部中未形成于焊盘阱区11的正下方的区域。
[0131]
即，多个阴极区31从焊盘阱区11向第一方向x的一侧(第三侧面6c侧)以及另一侧(第四侧面6d侧)隔开间隔地形成。多个阴极区31隔着焊盘阱区11在第一方向x上对置，形成使焊盘阱区11露出的间隙部36。
[0132]
多个阴极区31的平面面积(总平面面积)相对于有源区13的平面面积的面积比例rs优选为1％以上且10％以下。面积比例rs可以为1％以上且2％以下、2％以上且4％以下、4％以上且6％以下、6％以上且8％以下、或8％以上且10％以下。面积比例rs特别优选为1％以上且5％以下。
[0133]
以上，通过半导体装置101，也能够获得与对半导体装置1所述的效果同样的效果。
[0134]
图12是表示本发明的第四实施方式的半导体装置111的俯视图。图13是图12所示的半导体装置111的第一主面4的主要部分放大图。图12对应于所述的图1，图13对应于所述的图4。以下，针对与对半导体装置1所述的结构对应的结构标注相同的参照符号并省略说
明。
[0135]
参照图12以及图13，半导体装置111的发射极主面电极76不具有发射极指状电极78。在本方式中，半导体装置111的栅极指状电极73在俯视图中形成为包围有源区13的无端状。栅极指状电极73也可以与第一实施方式的情况同样地形成为有端状。
[0136]
栅极指状电极73隔着绝缘层50与阱区10的外周缘对置。在本方式中，栅极指状电极73在俯视图中从阴极区31向阱区10的外周缘侧隔开间隔地形成，使阴极区31的整个区域露出。栅极指状电极73在俯视图中未与阴极区31重叠。根据这样的结构，能够抑制由栅极指状电极73以及阴极区31的配置引起在半导体基板2产生的电流集中。
[0137]
栅极指状电极73可以在俯视图中从阱区10的外周缘向侧面6a～6d侧(fl结构40)隔开间隔地形成，使阱区10的整个区域露出。通过这样的结构，也能够抑制由栅极指状电极73以及阴极区31的配置引起在半导体基板2产生的电流集中。
[0138]
栅极指状电极73可以在俯视图中形成为与阴极区31的一部分重叠。该情况下，优选栅极指状电极73形成为阴极区31的露出部超过阴极区31的覆盖部。通过这样的结构，也能够抑制由栅极指状电极73以及阴极区31的配置引起在半导体基板2产生的电流集中。
[0139]
以上，通过半导体装置111，也能够获得与对半导体装置1所述的效果同样的效果。半导体装置111的结构也能够组装到第二～第三实施方式中。
[0140]
本发明的实施方式还能够以其他方式进行实施。
[0141]
在所述的各实施方式中，对发射极主面电极76经由多个发射极插塞电极67与发射极区27以及接触区29连接的例子进行了说明。但是，也可以采用如下方式：去除发射极插塞电极67，发射极主面电极76进入发射极沟槽28以及发射极开口61，与发射极区27以及接触区29直接连接。
[0142]
在所述的实施方式中，也可以采用将各半导体部分的导电类型反转的结构。即，p型的部分可以为n型，n型的部分可以为p型。
[0143]
第一～第四实施方式的半导体装置1、91、101、111能够组装到逆变器电路、功率因数改善电路、谐振电路等中。但是，在组装于逆变器电路的rc-igbt中，在二极管被用作续流二极管的性质上，优选将阴极区31的平面面积相对于有源区13的平面面积的面积比例rs设定为超过10％的值(例如15％以上且50％以下)。该情况下，优选在fet结构21的正下方的区域形成阴极区31，将基极区22的一部分或全部用作阳极区32。
[0144]
另一方面，在组装于功率因数改善电路、谐振电路等的rc-igbt中，在二极管被用作保护器件的性质上，不要求比较大的面积比例rs，不在fet结构21的正下方的区域形成阴极区31即可。即，面积比例rs例如可以为1％以上且10％以下(优选为1％以上且5％以下)。该情况下，通过抑制骤回现象，能够适当地提高二极管的保护功能。
[0145]
这样，组装于逆变器电路的rc-igbt具有与组装于功率因数改善电路、谐振电路等的rc-igbt不同的设计思想。因此，半导体装置1、91、101、111优选组装于如功率因数改善电路、谐振电路等那样将二极管用作保护器件的电路(特别是，二极管不被积极地用作续流二极管的电路)。
[0146]
以下，表示从本说明书以及附图提取的特征的例子。以下的[a1]～[a17]提供一种半导体装置，能够抑制由骤回现象引起的开关特性降低。
[0147]
[a1]一种半导体装置，包含：第一导电型的半导体基板，其具有一侧的第一主面以
及另一侧的第二主面；第二导电型的阱区，其形成在所述第一主面的表层部，将所述半导体基板划分为有源区以及外侧区；igbt，其包含在所述第二主面的表层部中形成于所述有源区的第二导电型的集电极区、以及在所述第一主面中形成于所述有源区的fet结构；以及二极管，其包含在所述第二主面的表层部中仅形成于所述外侧区的第一导电型的阴极区，所述二极管具有所述阱区作为阳极区。根据该半导体装置，能够抑制由骤回现象引起的开关特性降低。
[0148]
[a2]根据a1所述的半导体装置，其中，所述集电极区形成于所述第二主面的表层部的整个区域，以通过第一导电型杂质抵消所述集电极区的第二导电型杂质的方式，形成所述阴极区。
[0149]
[a3]根据a1或a2所述的半导体装置，其中，所述阴极区形成于与所述阱区重叠的区域。
[0150]
[a4]根据a1～a3中任一项所述的半导体装置，其中，所述阴极区仅形成于与所述阱区重叠的区域。
[0151]
[a5]根据a1～a4中任一项所述的半导体装置，其中，所述阴极区具有所述有源区的平面面积的1％以上且10％以下的平面面积。
[0152]
[a6]根据a1～a5中任一项所述的半导体装置，其中，所述阴极区具有所述有源区的平面面积的1％以上且5％以下的平面面积。
[0153]
[a7]根据a1～a6中任一项所述的半导体装置，其中，所述阱区呈线状延伸，所述阴极区沿着所述阱区呈线状延伸。
[0154]
[a8]根据a1～a7中任一项所述的半导体装置，其中，所述阱区形成为无端状。
[0155]
[a9]根据a1～a8中任一项所述的半导体装置，其中，所述阴极区形成为有端状。
[0156]
[a10]根据a1～a9中任一项所述的半导体装置，其中，所述阱区包含形成为岛状的焊盘阱区以及从所述焊盘阱区呈线状引出的线阱区，所述阴极区在俯视图中形成于与所述线阱区重叠的区域。
[0157]
[a11]根据a10所述的半导体装置，其中，所述阴极区在俯视图中未形成于与所述焊盘阱区重叠的区域。
[0158]
[a12]根据a10或a11所述的半导体装置，其中，所述阴极区在俯视图中仅形成于与所述线阱区重叠的区域。
[0159]
[a13]根据a10～a12中任一项所述的半导体装置，其中，所述半导体装置还包含：栅极焊盘，其在所述第一主面上覆盖所述焊盘阱区。
[0160]
[a14]根据a10～a13中任一项所述的半导体装置，其中，所述半导体装置还包含：发射极焊盘，其在所述第一主面上覆盖所述有源区。
[0161]
[a15]根据a1～a14中任一项所述的半导体装置，其中，所述半导体装置还包含：第二导电型的fl区，其在所述外侧区形成于所述第一主面的表层部，并在俯视图中从所述阴极区向所述有源区的相反侧的方向分离。
[0162]
[a16]根据a15所述的半导体装置，其中，所述fl区在俯视图中包围所述阱区。
[0163]
[a17]根据a1～a16中任一项所述的半导体装置，其中，所述半导体装置还包含：第一导电型的缓冲区，其形成于所述第二主面的表层部，所述集电极区以及所述阴极区在所述缓冲区中分别形成于所述第二主面侧的表层部。
[0164]
本技术对应于2019年9月27日向日本专利局提交的特愿2019-177614号，本技术的全部公开通过引用而并入于此。对本发明的实施方式进行了详细说明，但这些只不过是为了明确本发明的技术内容而使用的具体例，本发明不应被解释为局限于这些具体例，本发明的范围仅由所附的权利要求书所限定。
[0165]
符号说明
[0166]
1 半导体装置
[0167]
2 半导体基板
[0168]
4 第一主面
[0169]
5 第二主面
[0170]
10 阱区
[0171]
11 焊盘阱区
[0172]
12 线阱区
[0173]
13 有源区
[0174]
14 外侧区
[0175]
20 集电极区
[0176]
21 fet结构
[0177]
31 阴极区
[0178]
32 阳极区
[0179]
41a fl区
[0180]
41b fl区
[0181]
41c fl区
[0182]
41d fl区
[0183]
72 栅极焊盘电极
[0184]
77 发射极焊盘电极
[0185]
91 半导体装置
[0186]
101 半导体装置
[0187]
111 半导体装置。