动态随机存取存储结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种动态随机存取存储器及其形成方法。


背景技术：

2.随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，dram)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
3.通常，动态随机存取存储器是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容所构成，且每一个存储单元通过字线与位线彼此电连接。
4.然而，现有的动态随机存取存储器仍存在诸多问题。


技术实现要素：

5.本发明解决的技术问题是提供一种动态随机存取存储器及其形成方法，以减少动态随机存取存储器的翘曲，提高存储器可靠性。
6.为解决上述技术问题，本发明的技术方案提供一种动态随机存取存储器，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括相互分立的若干有源区，所述有源区在第一方向上延伸，所述有源区包括若干相互独立且沿第一方向排列的沟道区；位于每个有源区中的若干字线栅结构，每个字线栅结构与1个沟道区邻接，所述若干字线栅结构沿第二方向贯穿所述有源区，所述第二方向垂直于所述第一方向；位于第一面的第一器件层；位于所述第一器件层上的第一介电层；位于所述第一介电层内的若干应力调节结构；位于第二面的第二器件层。
7.可选的，所述若干应力调节结构包括：沿所述第二方向延伸的若干第一调节结构，所述第一调节结构用于切断第一方向上的应力。
8.可选的，所述若干应力调节结构包括：沿所述第一方向延伸的若干第二调节结构，所述第二调节结构用于切断第二方向上的应力。
9.可选的，还包括：位于所述第一器件层与第一介电层之间的第二应力调节层，所述第二应力调节层用于同时调节所述第一方向和第二方向上的应力。
10.可选的，，还包括：位于所述第一介电层和若干应力调节结构上的第二应力调节层，所述第二应力调节层用于同时调节所述第一方向和第二方向上的应力。
11.可选的，所述第一器件层包括：若干电容，每个所述电容与1个所述沟道区电连接；所述第二器件层包括：若干位线，每个位线与1个有源区内的若干沟道区电连接。
12.可选的，每个所述位线在第二面具有位线投影，并且，每个所述位线投影在1个有源区的范围内。
13.可选的，还包括：位于所述若干电容与第一介电层之间的第二应力调节层，所述第
二应力调节层用于同时调节所述第一方向和第二方向上的应力；位于所述若干电容与第二应力调节层之间的电容极板；位于所述电容极板与所述第二应力调节层之间的第二介电层。
14.可选的，所述第一器件层包括：若干位线，每个位线与1个有源区内的若干沟道区电连接；所述第二器件层包括：若干电容，每个所述电容与1个所述沟道区电连接。
15.可选的，所述应力调节结构的材料与所述第一介电层的材料不同。
16.可选的，所述应力调节结构的材料包括：氧化硅、氮化硅、金属或多晶硅。
17.可选的，所述第二应力调节层的材料包括：氧化硅、氮化硅、金属或多晶硅。
18.可选的，所述应力调节结构的高度等于所述第一介电层的厚度。
19.可选的，还包括：位于所述第一介电层和若干应力调节结构上的键合介电层；与所述键合介电层键合的承载基底。
20.相应的，本发明的技术方案还提供一种动态随机存取存储器的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括相互分立的若干有源区，所述有源区在第一方向上延伸，所述有源区包括若干相互独立且沿第一方向排列的沟道区；在每个有源区内形成若干字线栅结构，每个字线栅结构与1个沟道区邻接，所述若干字线栅结构沿第二方向贯穿所述有源区，所述第二方向垂直于所述第一方向；形成若干字线栅结构之后，在所述第一面形成第一器件层；在所述第一器件层上形成第一介电层；在所述第一介电层内形成若干应力调节结构；形成所述若干应力调节结构后，在所述第二面形成第二器件层。
21.可选的，在所述第一介电层内形成若干应力调节结构的方法包括：在所述第一介电层表面形成第一掩膜层，所述第一掩膜层暴露出部分第一介电层表面；以所述第一掩膜层为掩膜，刻蚀所述第一介电层，在所述第一介电层内形成若干应力调节结构开口；在若干应力调节结构开口内形成若干应力调节结构。
22.可选的，所述应力调节结构开口的深度等于所述第一介电层的厚度。
23.可选的，在形成所述第一介电层之前，还包括：在所述第一器件层上形成第二应力调节层，所述第二应力调节层用于同时调节所述第一方向和第二方向上的应力。
24.可选的，所述第一器件层包括：若干电容，每个所述电容与1个所述沟道区电连接。
25.可选的，形成所述第二应力调节层之前，还包括：在若干电容表面形成电容极板，所述电容极板的表面高于电容表面；在所述电容极板的表面形成第二介电层。
26.可选的，所述第一器件层包括：若干电容，每个所述电容与1个所述沟道区电连接；所述第二器件层包括：若干位线，每个位线与1个有源区内的若干沟道区电连接。
27.可选的，所述第一器件层包括：若干位线，每个位线与1个有源区内的若干沟道区电连接；所述第二器件层包括：若干电容，每个所述电容与1个所述沟道区电连接。
28.可选的，在形成所述第二器件层之前，还包括：在所述第一介电层和若干应力调节结构上形成键合介电层；提供承载基底；将所述承载基底与键合介电层键合；将所述承载基底与键合介电层键合后，自所述第二面减薄所述衬底。
29.可选的，在形成所述第二器件层之前，还包括：在所述第一介电层和若干应力调节结构上形成第二应力调节层，所述第二应力调节层用于同时调节所述第一方向和第二方向上的应力。
30.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
31.本发明的技术方案的动态随机存取存储器的形成方法中，由于在所述第一器件层上形成第一介电层，并且，在所述第一介电层内形成若干应力调节结构后，在所述第二面形成第二器件层，因此，可在形成第二器件层之前，根据存储器的结构翘曲情况，以若干应力调节结构切断、中和第一方向上、第二方向上的应力，实现局部应力调整，使得形成第二器件层之前的第二面的翘曲程度被减小，从而，形成用于图形化第二器件层的光刻图形层时，所述光刻图形层的图案容易与有源区、沟道区在第二面的图案对准，形成的第二器件层的套刻精度高，进而，降低了第二器件层与沟道区之间断路、虚接的风险，提高了存储器的可靠性。
32.进一步，形成所述第一介电层之前，还包括：在所述第一器件层上形成第二应力调节层，所述第二应力调节层用于同时调节所述第一方向和第二方向上的应力，因此，通过第二应力调节层，能够在形成若干应力调节结构前，对存储器的结构整体性施加与翘曲方向相反的力，以预先整体性减少存储器的结构在所述第一方向和第二方向上的翘曲，从而，当翘曲情况较为严重时，不仅更好地减小了第二面的翘曲程度，并且，降低了以若干应力调节结构进行局部应力调整的工艺难度和复杂度。
附图说明
33.图1至图3是一种动态随机存取存储器的形成方法各步骤结构示意图；
34.图4是图2中的结构整体翘曲的示意图；
35.图5至图16是本发明一实施例的动态随机存取存储器的形成方法中各步骤的结构示意图。
具体实施方式
36.如背景技术所述，现有的动态随机存取存储器还有待改善。现结合具体的实施例进行分析说明。
37.图1至图3是一种动态随机存取存储器的形成方法各步骤结构示意图。
38.请参考图1，提供衬底100，所述衬底100具有相对的第一面101和第二面102，所述衬底100还具有相互分立的若干有源区s1，所述有源区s1在第一方向x上延伸，且所述有源区s1内具有若干相互独立并沿第一方向x排列的沟道区s2。
39.请继续参考图1，在每个有源区s1中形成若干字线栅结构120，所述若干字线栅结构120沿第二方向(图中未标识)贯穿所述有源区s1，每个字线栅结构120与1个沟道区s2邻接。
40.其中，所述第二方向垂直于所述第一方向x。字线栅结构120包括字线栅极121、以及位于字线栅与沟道区s2之间的字线栅介质层122。
41.请继续参考图1，在所述第一面101上形成若干电容130，每个电容130与1个沟道区s2电连接。
42.请继续参考图1，提供承载晶圆140，并且，在形成若干电容130后，将承载晶圆140与衬底100键合，承载晶圆140朝向第一面101。
43.请参考图2，将承载晶圆140与衬底100键合后，翻转衬底100，并且，自所述第二面
102减薄衬底100。
44.请参考图3，在减薄所述衬底100后，在所述第二面102形成位线材料层(图中未标识)；在所述位线材料层表面形成位线掩膜层(图中未标识)；以所述位线掩膜层为掩膜刻蚀所述位线材料层，在所述第二面102上形成若干在第一方向x上延伸的位线150，所述位线150与第二面102的沟道区s2表面接触。
45.上述方法中，由于在第二面102形成若干位线150之前，需要自第一面101形成有源区s1、字线栅结构120等结构，并且，还需要朝向第一面101键合承载晶圆140，以及自第二面102减薄衬底100，因此，在形成位线图形化层之前，受到各工艺步骤和已形成的结构引起的局部应力等因素的影响，衬底100、以及在形成所述位线图形化层之前所形成的结构存在整体翘曲(如图4所示)，导致形成所述位线掩膜层的光刻工艺难以与第二面102的有源区s1图案(即第二面102暴露出的有源区s1表面)对准，从而，形成的位线150容易与沟道区s2断路，造成存储器部分或全部失效、存储器可靠性差。
46.为解决上述技术问题，本发明的技术方案提供一种动态随机存取存储器及其形成方法，由于提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括相互分立的若干有源区，所述有源区在第一方向上延伸，所述有源区包括若干相互独立且沿第一方向排列的沟道区；在每个有源区内形成若干字线栅结构，每个字线栅结构与1个沟道区邻接，所述若干字线栅结构沿第二方向贯穿所述有源区，所述第二方向垂直于所述第一方向；形成若干字线栅结构之后，在所述第一面形成第一器件层；在所述第一器件层上形成第一介电层；在所述第一介电层内形成若干应力调节结构；形成所述若干应力调节结构后，在所述第二面形成第二器件层。因此，可减少动态随机存取存储器的翘曲，提高存储器可靠性。
47.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
48.图5至图16是本发明一实施例的动态随机存取存储器的形成方法中各步骤的结构示意图。
49.请参考图5和图6，图5是图6中沿方向a的俯视结构示意图，图6是图5中沿方向a1-a2的剖面结构示意图，提供衬底200。
50.所述衬底200具有相对的第一面201和第二面202。
51.所述衬底200包括相互分立的若干有源区i，所述有源区i在第一方向x上延伸，所述有源区i包括若干相互独立且沿第一方向x排列的沟道区ii。
52.所述衬底200的材料为半导体材料。
53.本实施例中，所述衬底200的材料为硅。其他实施例中，衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
54.在本实施例中，形成所述衬底200的方法包括：提供初始衬底(图中未标识)；在所述初始衬底的表面形成相互分立的若干第一隔离掩膜(图中未标识)，所述第一隔离掩膜沿第一方向x延伸，若干第一隔离掩膜沿第二方向y排列；以若干第一隔离掩膜为掩膜刻蚀所述初始衬底，以在初始衬底内形成若干第一隔离开口(图中未标识)，所述第一隔离开口沿第一方向x延伸，若干第一隔离开口沿第二方向y排列，且第一面201暴露出所述第一隔离开口。
55.其中，所述第二方向y垂直于所述第一方向x。
56.由此，形成衬底200，且相邻的有源区i被所述第一隔离开口间隔。
57.在本实施例中，相邻的有源区i之间具有第一隔离结构210。
58.所述第一隔离结构210的材料包括介电材料，所述介电材料包括氧化硅或低k(k小于3.9)材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
59.形成所述第一隔离结构210的方法包括：在若干第一隔离开口内和所述第一面201形成隔离结构材料层，所述隔离结构材料层的表面高于所述第一面201；平坦化所述隔离结构材料层，直至暴露出所述第一面201，在所述第一隔离开口内形成第一隔离结构210。
60.请参考图7和图8，图7是图8中沿方向a的俯视结构示意图，图8是图7中沿方向b1-b2的剖面结构示意图，在每个有源区i内形成若干字线栅结构220，每个字线栅结构220与1个沟道区ii邻接，所述若干字线栅结构220沿第二方向y贯穿所述有源区i。
61.所述字线栅结构220包括：栅极221、以及位于所述栅极221与衬底200之间的栅介质层222。
62.在本实施例中，形成若干字线栅结构220的方法包括：对所述第一面201和若干第一隔离结构210进行刻蚀，在衬底200和若干第一隔离结构210内形成若干字线栅开口(图中未标识)，所述沟道区ii位于相邻字线栅开口之间，且至少与1个字线栅开口邻接；在所述字线栅开口的内壁面形成栅介质层222；形成栅介质层222之后，在所述字线栅开口内形成栅极221。
63.在本实施例中，所述栅极221为单层。所述栅极221的材料例如是多晶硅或金属材料等。
64.在其他实施例中，栅极为复合栅极，所述栅极包括第一栅极、以及位于第一栅极顶面的第二栅极，并且，所述第一栅极和第二栅极的材料不同。所述第一栅极的材料包括金属材料，所述第二栅极结构包括多晶硅。由于所述栅极包括材料不同的第一栅极和第二栅极，因此，通过对第一栅极、第二栅极体积的比例调整，能够调整字线栅结构的阈值电压，以满足不同的器件设计需求。
65.在本实施例中，栅介质层222的材料包括氧化硅或低k材料。
66.在其他实施例中，栅介质层的材料包括高k(k大于3.9)材料，所述高k材料包括氧化铝或氧化铪。
67.在本实施例中，栅极221的顶面低于第一面201，且形成字线栅结构220后，在字线栅开口内形成覆盖介质层223，所述覆盖介质层223位于栅极221顶面。
68.所述覆盖介质层223的作用在于：保护字线栅结构220，减少后续工艺中对字线栅结构220造成的损伤，并且，确保字线栅结构220与后续形成的第一器件层之间的绝缘性，以满足存储器的电路设计需求。
69.在本实施例中，所述覆盖介质层223的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
70.在本实施例中，形成覆盖介质层223之后，在相邻字线栅结构220之间形成第二隔离结构224，所述第二隔离结构224还位于沟道区ii中，且与1个字线栅结构220邻接。通过所述第二隔离结构224，可使提高在第一方向x上相邻的字线栅结构220之间的绝缘性，以满足器件设计需求。
71.由于在后续形成应力调节结构之前形成所述第二隔离结构224，因此，能够更多地减少后续形成应力调节结构与形成第二器件层之间的步骤，从而，能够在后续更准确地对应力进行调节，以更好地减少翘曲情况。
72.在其他实施例中，还可以在后续自第二面202减薄衬底200后，形成第二隔离结构。
73.需要说明的是，为了便于理解，图7中未示出所述覆盖介电层223。
74.需要理解的是，图6和图7中仅示意性地表现出若干字线栅结构220、第二隔离结构224的一种排布方式，若干字线栅结构220和第二隔离结构224可以根据实际设计需求进行排布。若干字线栅结构220和第二隔离结构224的具体排布方式不应成为限制本发明的保护范围的特征。
75.在本实施例中，在形成覆盖介电层223之后，且在后续形成第一器件层之前，对所述第一面201进行离子注入工艺，在衬底200内注入掺杂离子，以在沟道区ii内形成被第一面201暴露的第一掺杂区(图中未标识)。其中，所述第一掺杂区内的掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子，所述p型离子包括硼离子、硼氟离子或铟离子。
76.接着，请参考图9，图9与图8的视图方向一致，在所述第一面201形成第一器件层230。
77.在本实施例中，所述第一器件层230包括：若干电容231，每个所述电容231与1个所述沟道区ii电连接。
78.在本实施例中，每个电容231与1个沟道区ii中的第一掺杂区表面接触。
79.在本实施例中，所述电容231包括：第一电极层231a、第二电极层231c、位于第一电极层231a与第二电极层231c之间的电容介电层231b。
80.在本实施例中，所述电容介电层231b的形状为“u”型。
81.其他实施例中，电容介电层的形状包括平面型，相应的，第一电极层的表面平整，第二电极层的表面平整。
82.所述第一电极层231a的材料包括：金属或金属氮化物；所述第二电极层231c的材料包括：金属或金属氮化物；其中，所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
83.所述电容介电层231b的材料包括：氧化钛、氧化锆、氧化铪等高k材料。
84.在本实施例中，所述第一器件层230还包括：包围若干电容231的第一器件介电层232。
85.在本实施例中，形成第一器件层230的方法包括：在所述第一面201形成第一器件介电层232；刻蚀所述第一器件介电层232，在所述第一器件介电层232内形成若干电容开口(图中未标识)，所述电容开口的底部暴露出所述第一掺杂区表面；在若干电容开口的内壁面形成第一电极层231a；在所述第一电极层231a表面和第一器件介电层232表面形成电容介电膜(图中未标识)，其中，位于所述第一电极层表面的电容介电膜部分为电容介电层231b；在所述电容介电膜表面形成第二电极膜(图中未标识)，其中，位于所述电容介电层231b表面的第二电极膜部分为所述第二电极层231c。
86.在其他实施例中，第一器件层还包括：位于第一面与若干电容之间且被第一器件介电层包围的若干电容导电结构，每个电容导电结构的顶面与电容接触，每个电容导电结
构的底面与第一掺杂区表面接触，以此使每个电容与1个沟道区电连接。
87.在另一实施例中，所述第一器件层包括：若干位线，每个位线与1个有源区内的若干沟道区电连接；包围若干位线的第一器件介质层。
88.请参考图10，图10与图9的视图方向一致，在若干电容231表面形成电容极板240，所述电容极板240的表面高于电容231表面。
89.在本实施例中，所述电容极板240包括：第一电容极板241，所述第一电容极板241表面高于所述第二电极膜表面；位于所述第一电容极板241表面的第二电容极板242。其中，所述第一电容极板241的材料包括硅，所述第二电容极板242的材料包括钨。
90.形成电容极板240的工艺包括化学气相沉积工艺等。
91.请继续参考图10，在所述电容极板240表面形成第二介电层250。
92.在本实施例中，所述第二介电层250的材料包括介电材料，所述介电材料包括氧化硅或低k(k小于3.9)材料。
93.形成所述第二介电层250的工艺包括化学气相沉积工艺等。
94.请参考图11，图11与图10的视图方向一致，在所述第一器件层230上形成第二应力调节层260，所述第二应力调节层260用于同时调节所述第一方向x和第二方向y上的应力。
95.由于在后续形成第一介电层之前形成所述第二应力调节层260，因此，能够在后续形成若干应力调节结构前，对存储器的结构整体性施加与翘曲方向相反的力，以预先整体性减少存储器的结构在所述第一方向x和第二方向y上的翘曲，从而，当翘曲情况较为严重时，不仅更好地减小了第二面202的翘曲程度，并且，降低了以若干应力调节结构进行局部应力调整的工艺难度和复杂度。
96.具体而言，一方面，可根据已形成的结构的翘曲情况、以及经验预测的翘曲情况，形成所需要的第二应力调节层260以调节应力，整体性降低较为严重的翘曲，另一方面，由于在后续通过若干应力调节结构进行局部应力调整之前，预先通过所述第二应力调节层260进行整体性应力调节，因此，可降低后续需要形成的应力调节结构的数量和结构复杂程度。
97.所述第二应力调节层260的材料包括：氧化硅、氮化硅、金属或多晶硅。
98.需要理解的是，第二应力调节层260的材料根据翘曲方向(即需要进行减小、中和的应力类型)进行选择。例如：当需要对结构的拉应力进行中和时，可采用金属、多金硅、氮化硅等材料；当需要对结构的压应力进行中和时，可采用氧化硅、氮化硅等材料。
99.具体的，在本实施例中，在所述第二介电层250表面形成所述第二应力调节层260。
100.在另一实施例中，第一器件层包括若干位线和第一器件介质层，并且，所述第二应力调节层在所述第一器件层上形成。
101.请参考图12和图13，图12是图13中沿方向a的俯视结构示意图，图13是图12中沿方向b1-b2的剖面结构示意图，在所述第二应力调节层260表面形成第一介电层270。
102.所述第一介电层270的材料包括介电材料。
103.请继续参考图12和图13，在所述第一介电层270内形成若干应力调节结构271。
104.所述应力调节结构271的材料与所述第一介电层270的材料不同。
105.在本实施例中，所述若干应力调节结构271包括：沿所述第二方向y延伸的若干第一调节结构271a、以及沿所述第一方向y延伸的若干第二调节结构271b中的至少一者。
106.其中，所述第一调节结构271b用于切断第一方向x上的应力，以减小第一方向x上的翘曲。所述第二调节结构271b用于切断第二方向y上的应力，以减小第二方向y上的翘曲。
107.所述应力调节结构271的材料包括：氧化硅、氮化硅、金属或多晶硅。
108.类似于第二应力调节层260，所述应力调节结构271的材料根据翘曲方向(即需要进行减小、中和的应力类型)进行选择。例如：当需要对结构的拉应力进行中和时，可采用金属、多金硅、氮化硅等材料；当需要对结构的压应力进行中和时，可采用氧化硅、氮化硅等材料。
109.所述应力调节结构271的高度h1小于或等于第一介电层270的厚度h2。
110.优选的，应力调节结构271的高度h1等于第一介电层270的厚度h2。
111.在本实施例中，在所述第一介电层270内形成若干应力调节结构271的方法包括：在所述第一介电层270表面形成第一掩膜层(图中未标识)，所述第一掩膜层暴露出部分第一介电层270表面；以所述第一掩膜层为掩膜，刻蚀所述第一介电层270，在所述第一介电层270内形成若干应力调节结构开口(图中未标识)；在若干应力调节结构开口内形成若干应力调节结构271。
112.其中，所述应力调节结构开口的深度小于或等于所述第一介电层270的厚度h2，以形成高度h1小于或等于厚度h2的应力调节结构271。
113.优选的，所述应力调节结构开口的深度等于第一介电层270的厚度h2。
114.需要理解的是，所述应力调节结构开口的深度越深(即高度h1越大)，调节的应力越大，能够达到更好的应力调节效果。
115.在本实施例中，刻蚀所述第一介电层270的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
116.在本实施例中，在若干应力调节结构开口内形成若干应力调节结构271的方法包括：在若干应力调节结构开口内和第一介电层270表面形成应力调节结构材料层，所述应力调节结构材料层表面高于第一介电层270表面；平坦化所述应力调节结构材料层，直至暴露出第一介电层270表面。
117.在本实施例中，形成应力调节结构材料层的工艺包括化学气相沉积工艺、物理气相沉积工艺等；平坦化所述应力调节结构材料层的工艺包括化学机械研磨工艺等。
118.在本实施例中，形成若干应力调节结构开口之后，去除所述第一掩膜层。
119.相比本实施例，在又一实施例中，不在形成第一介电层270之前形成第二应力调节层260，而是在形成若干应力调节结构之后，且在后续形成键合介电层之前，在第一介电层和若干若干应力调节结构上形成第二应力调节层，所述第二应力调节层用于同时调节第一方向和第二方向上的应力。由于在形成若干应力调节结构之后，在第一介电层和若干若干应力调节结构上形成第二应力调节层，因此，能够在通过若干应力调节结构进行应力调节的基础上，进一步增加对于应力调节的能力。请参考图14，图14与图13的视图方向一致，在所述第一介电层270和若干应力调节结构271上形成键合介电层280。
120.请继续参考图14，提供承载基底281，并将所述承载基底281与键合介电层280键合。
121.接着，请参考图15和图16，图15是图16中沿方向c的俯视结构示意图，图16是图15中沿方向c1-c2的剖面结构示意图，自所述第二面202减薄所述衬底200。
122.具体的，本实施例中将所述承载基底281与键合介电层280键合后，翻转所述衬底200和承载基底281，并且，自第二面202减薄所述衬底200，直至暴露出所述第一隔离结构210底面。
123.在本实施例中，减薄所述衬底200的工艺包括化学机械研磨工艺。
124.在本实施例中，自第二面202减薄所述衬底200后，对第二面202进行离子注入工艺，在衬底200内注入掺杂离子，以在沟道区ii内形成被第二面202暴露的第二掺杂区(图中未标识)。其中，所述第二掺杂区内的掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子，所述p型离子包括硼离子、硼氟离子或铟离子。
125.请继续参考图15和图16，形成所述若干应力调节结构271后，在所述第二面202形成第二器件层290。
126.由于在所述第一器件层230上形成第一介电层270，并且，在所述第一介电层270内形成若干应力调节结构271后，在第二面202形成第二器件层290，因此，可在形成第二器件层290之前，根据存储器的结构翘曲情况，以若干应力调节结构271切断并中和第一方向x上、第二方向y上的应力，实现局部应力调整，使得形成第二器件层290之前的第二面202的翘曲程度被减小，从而，形成用于图形化第二器件层290的光刻图形层时，所述光刻图形层的图案容易与有源区i、沟道区ii在第二面202的图案对准，形成的第二器件层290的套刻精度高，进而，降低了第二器件层290与沟道区ii之间断路、虚接的风险，提高了存储器的可靠性。
127.具体的，本实施例中在形成所述第二掺杂区后，在第二面202形成第二器件层290。
128.所述第二器件层290包括：若干位线291，每个位线291与1个有源区i内的若干沟道区ii电连接。
129.在本实施例中，每个位线291与1个有源区i内的若干沟道区ii的第二掺杂区表面接触。
130.优选的，每个所述位线291在第二面202具有位线投影(图中未标识)，并且，每个所述位线投影在1个有源区i的范围内。以更进一步降低位线291与沟道区ii之间断路、虚接的风险。
131.需要说明的是，所述位线投影在1个有源区i的范围内是指：所述位线投影在第二面202暴露出的1个有源区i表面的区域内。
132.在本实施例中，所述第二器件层290还包括：包围若干位线291的第二器件介电层292。
133.在本实施例中，形成第二器件层290的方法包括：在所述第二面202形成第二器件介电层292；刻蚀所述第二器件介电层292，在所述第二器件介电层292内形成若干位线开口(图中未标识)，所述位线开口的底部暴露出所述第二掺杂区表面；在所述位线开口内形成位线291。
134.在其他实施例中，第二器件层还包括：位于第二面与若干位线之间且被第二器件介电层包围的若干位线导电结构，每个位线导电结构的表面分别与位线表面、以及第一掺杂区表面接触，以此使每个位线291与1个有源区i内的若干沟道区ii电连接。
135.在另一实施例中，所述第二器件层包括：若干电容，每个所述电容与1个所述沟道区电连接；包围若干电容的第二器件介质层。
136.相应的，本发明一实施例还提供一种上述方法所形成的动态随机存取存储器，请继续参考图15和图16，包括：衬底200，所述衬底200具有相对的第一面201和第二面202，所述衬底200包括相互分立的若干有源区i，所述有源区i在第一方向x上延伸，所述有源区i包括若干相互独立且沿第一方向x排列的沟道区ii；位于每个有源区i中的若干字线栅结构220，每个字线栅结构220与1个沟道区ii邻接，所述若干字线栅结构220沿第二方向y贯穿所述有源区i，所述第二方向y垂直于所述第一方向x；位于所述第一面201的第一器件层230；位于所述第一器件层230上的第一介电层270；位于所述第一介电层270内的若干应力调节结构271；位于第二面202的第二器件层290。
137.所述衬底200的材料为半导体材料。
138.本实施例中，所述衬底200的材料为硅。其他实施例中，衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
139.在本实施例中，相邻的有源区i之间具有第一隔离结构210，所述第一面201暴露出第一隔离结构210顶面，所述第二面202暴露出第一隔离结构210底面。
140.所述第一隔离结构210的材料包括介电材料，所述介电材料包括氧化硅或低k(k小于3.9)材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
141.在本实施例中，所述字线栅结构220包括：栅极221、以及位于所述栅极221与衬底200之间的栅介质层222。
142.在本实施例中，所述栅极221为单层。所述栅极221的材料例如是多晶硅或金属材料等。
143.在其他实施例中，栅极为复合栅极，所述栅极包括第一栅极、以及位于第一栅极顶面的第二栅极，并且，所述第一栅极和第二栅极的材料不同。所述第一栅极的材料包括金属材料，所述第二栅极结构包括多晶硅。由于所述栅极包括材料不同的第一栅极和第二栅极，因此，通过对第一栅极、第二栅极体积的比例调整，能够调整字线栅结构的阈值电压，以满足不同的器件设计需求。
144.在本实施例中，栅介质层222的材料包括氧化硅或低k材料。
145.在其他实施例中，栅介质层的材料包括高k(k大于3.9)材料，所述高k材料包括氧化铝或氧化铪。
146.在本实施例中，栅极221的顶面低于第一面201，且所述动态随机存取存储器还包括：位于栅极221顶面的覆盖介质层223。
147.在本实施例中，所述覆盖介质层223的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
148.在本实施例中，所述动态随机存取存储器还包括：位于相邻字线栅结构220之间的第二隔离结构224，所述第一面暴露出第二隔离结构224表面，所述第二隔离结构224还位于沟道区ii中，且与1个字线栅结构220邻接。
149.需要理解的是，若干字线栅结构220和第二隔离结构224可以根据实际设计需求进行排布。若干字线栅结构220和第二隔离结构224的具体排布方式不应成为限制本发明的保护范围的特征。
150.在其他实施例中，动态随机存取存储器还包括：位于相邻字线栅结构之间的第二
隔离结构，第二面暴露出所述第二隔离结构表面，所述第二隔离结构还位于沟道区中，且与1个字线栅结构邻接。
151.在本实施例中，所述第一介电层270的材料包括介电材料，所述应力调节结构271的材料与所述第一介电层270的材料不同。
152.在本实施例中，所述若干应力调节结构271包括：沿所述第二方向y延伸的若干第一调节结构271a、以及沿所述第一方向x延伸的若干第二调节结构271b中的至少一者。
153.其中，所述第一调节结构271b用于切断第一方向x上的应力，以减小第一方向x上的翘曲。
154.其中，所述第二调节结构271b用于切断第二方向y上的应力，以减小第二方向y上的翘曲。
155.在本实施例中，所述应力调节结构271的材料包括：氧化硅、氮化硅、金属或多晶硅。
156.所述应力调节结构271的高度h1小于或等于第一介电层270的厚度h2。
157.优选的，应力调节结构271的高度h1等于第一介电层270的厚度h2。
158.在本实施例中，所述沟道区ii内具有第一掺杂区(图中未标识)和第二掺杂区，所述第一掺杂区被第一面201暴露，所述第二掺杂区被第二面202暴露。
159.其中，第一掺杂区内的掺杂离子包括n型离子或p型离子，第二掺杂区内的掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子，所述p型离子包括硼离子、硼氟离子或铟离子。
160.在本实施例中，所述第一器件层230包括：若干电容231，每个所述电容231与1个所述沟道区ii电连接。
161.在本实施例中，每个电容231与1个沟道区ii中的第一掺杂区表面接触。
162.在本实施例中，所述电容231包括：第一电极层231a、第二电极层231c、位于第一电极层231a与第二电极层231c之间的电容介电层231b。
163.在本实施例中，所述电容介电层231b的形状为“u”型。
164.其他实施例中，电容介电层的形状包括平面型，相应的，第一电极层的表面平整，第二电极层的表面平整。
165.所述第一电极层231a的材料包括：金属或金属氮化物；所述第二电极层231c的材料包括：金属或金属氮化物；其中，所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
166.所述电容介电层231b的材料包括：氧化钛、氧化锆、氧化铪等高k材料。
167.在本实施例中，所述第一器件层230还包括：包围若干电容231的第一器件介电层232。
168.在其他实施例中，第一器件层还包括：位于第一面与若干电容之间且被第一器件介电层包围的若干电容导电结构，每个电容导电结构的顶面与电容接触，每个电容导电结构的底面与第一掺杂区表面接触，以此使每个电容与1个沟道区电连接。
169.在本实施例中，所述第二器件层290包括：若干位线291，每个位线291与1个有源区i内的若干沟道区ii电连接。
170.在本实施例中，每个位线291与1个有源区i内的若干沟道区ii的第二掺杂区表面
接触。
171.优选的，每个所述位线291在第二面202具有位线投影(图中未标识)，并且，每个所述位线投影在1个有源区i的范围内。以更进一步降低位线291与沟道区ii之间断路、虚接的风险。
172.在本实施例中，所述第二器件层290还包括：包围若干位线291的第二器件介电层292。
173.在其他实施例中，第二器件层还包括：位于第二面与若干位线之间且被第二器件介电层包围的若干位线导电结构，每个位线导电结构的表面分别与位线表面、以及第一掺杂区表面接触，以此使每个位线291与1个有源区i内的若干沟道区ii电连接。
174.在另一实施例中，第一器件层包括：若干位线，每个位线与1个有源区内的若干沟道区电连接；包围若干位线的第一器件介质层；第二器件层包括：若干电容，每个电容与1个沟道区电连接；包围若干电容的第二器件介质层。
175.在本实施例中，所述动态随机存取存储器还包括：位于所述第一器件层230与第一介电层270之间的第二应力调节层260，所述第二应力调节层260用于同时调节所述第一方向x和第二方向y上的应力。
176.具体的，在本实施例中，所述第二应力调节层260位于所述若干电容231与第一介电层270之间。
177.在另一实施例中，第二应力调节层位于若干位线与第一介电层之间，且第二应力调节层用于同时调节所述第一方向和第二方向上的应力。
178.在又一实施例中，第二应力调节层位于第一介电层和若干应力调节结构上，且第二应力调节层用于同时调节所述第一方向和第二方向上的应力。
179.在本实施例中，所述第二应力调节层260的材料包括：氧化硅、氮化硅、金属或多晶硅。
180.在本实施例中，所述动态随机存取存储器还包括：位于所述若干电容231与第二应力调节层260之间的电容极板240；位于所述电容极板240与所述第二应力调节层260之间的第二介电层250。
181.在本实施例中，所述电容极板240的表面高于电容231表面。所述电容极板240包括：第一电容极板241，所述第一电容极板241表面高于所述电容231表面；位于所述第一电容极板241表面的第二电容极板242。其中，所述第一电容极板241的材料包括硅，所述第二电容极板242的材料包括钨。
182.在本实施例中，所述第二介电层250的材料包括介电材料，所述介电材料包括氧化硅或低k(k小于3.9)材料。
183.在本实施例中，所述动态随机存取存储器还包括：位于所述第一介电层270和若干应力调节结构271上的键合介电层280；与所述键合介电层280键合的承载基底281。
184.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。