半导体装置以及半导体装置的制造方法与流程

1.本发明涉及半导体装置以及半导体装置的制造方法。


背景技术：

2.作为在半导体装置中使用的技术之一，存在与熔丝元件相关的技术。半导体装置中的熔丝元件是设置在半导体装置内的能够利用规定的方法切断的元件，是能够通过切断来进行电路的调整（微调）的元件。本发明涉及半导体装置中的熔丝元件特别是高耐压熔丝元件。
3.图8示出通常的熔丝的例子。图8的（a）示出激光熔丝，图8的（a）的＜1＞示出激光熔丝的俯视图，图8的（a）的＜2＞示出剖视图。图8的（a）所示的激光熔丝包含两端与电路元件等连接的al（铝）布线100，在切断区域ca，利用激光切断al布线100，由此，进行作为目的的微调。
4.另外，图8的（b）示出作为另一例的zap熔丝。如图8的（b）所示，zap熔丝具备n＋杂质区域101、p＋杂质区域102以及重叠区域103。n＋杂质区域101是相对地高浓度地添加了n型杂质的区域，p＋杂质区域是相对地高浓度地添加了p型杂质的区域，重叠区域103是n＋杂质区域101和p＋杂质区域重叠的区域。对于zap熔丝来说，在n＋杂质区域101和p＋杂质区域102之间在正向施加电压且流动过电流，由此，将接合破坏，进行微调。


技术实现要素：

5.发明要解决的课题在此，利用熔丝进行的微调不仅有时作为制造工序的一环被进行，还有时以在制造工序结束后安装于封装等的状态（组装后的状态）被进行。因此，如果能够在这两个状态下进行微调，那么是非常方便的。在这一点上，上述的激光熔丝因为在制造工序结束后利用激光将al布线100切断，所以不能在组装后进行微调。另一方面，对于zap熔丝来说，经由封装的端子在重叠区域103流动过电流来进行切断，由此，能够在组装后进行微调。但是，因为使用利用n＋杂质区域101、p＋杂质区域102实现的高浓度的接合，所以存在不能进行被施加高电压的部位的微调这样的缺点。
6.另外，在半导体装置的制造方法中，熔丝元件是附加的元件，因此，如果尽可能减少专用的工序，进而谋求半导体装置的主要的电路元件的制造工艺的兼用化，那么制造工艺被简化，从成本方面考虑，也是优选的。
7.本发明鉴于上述的情况，以提供包含能够在组装后进行微调且制造简单的高耐压的熔丝元件的半导体装置以及半导体装置的制造方法为目的。
8.用于解决课题的方案为了解决上述课题，本发明的半导体装置包含：形成于半导体基板的第一极性的第一阱；在所述第一阱内隔开预先确定的间隔形成的第二极性的源极区域以及漏极区域；包围所述源极区域以及所述漏极区域形成的第一极性的杂质区域；在所述源极区域和所述
漏极区域之间的所述半导体基板上形成的第一栅极氧化膜；在所述第一栅极氧化膜上形成的第二栅极氧化膜；在所述第二栅极氧化膜上形成的栅极电极；以及在所述第一栅极氧化膜的下部形成的第一极性的杂质层。
9.为了解决上述课题，本发明的半导体装置的制造方法是在同一半导体基板上形成作为熔丝起作用的第一元件以及作为晶体管起作用的第二元件的半导体装置的制造方法，其中，在所述半导体基板上形成第一极性的阱，在所述阱内隔开预先确定的间隔形成第二极性的源极区域以及漏极区域，在所述源极区域和所述漏极区域之间的所述半导体基板上形成第一栅极氧化膜，在所述第一栅极氧化膜上形成第二栅极氧化膜，由此，形成所述第二元件，进而，在所述第一栅极氧化膜的下部形成第一极性的杂质层，由此，形成所述第一元件。
10.发明效果根据本发明，起到如下的效果，即，能够提供包含能够在组装后进行微调且制造简单的高耐压的熔丝元件的半导体装置以及半导体装置的制造方法。
附图说明
11.图1示出第一实施方式的半导体装置的结构的一例，（a）是俯视图，（b）是剖视图。
12.图2是示出第一实施方式的高电压mos晶体管的结构的一例的剖视图。
13.图3的（a）是对第一实施方式的半导体装置的写入动作进行说明的剖视图，（b）是示出第一实施方式的半导体装置的写入前后的漏极电流特性的图表。
14.图4示出第一实施方式的半导体装置的写入时的电场分布，（a）是剖视图，（b）是模拟结果。
15.图5的（a）至（c）是示出第一实施方式的半导体装置的制造方法的一例的剖视图。
16.图6是示出第二实施方式的高电压mos晶体管的结构的一例的剖视图。
17.图7示出第三实施方式的半导体装置的结构的一例，（a）是俯视图，（b）是y－y’剖视图，（c）是z－z’剖视图。
18.图8的（a）是示出激光熔丝的俯视图以及剖视图，（b）是示出zap熔丝的俯视图。
具体实施方式
19.以下，参照附图详细地对本发明的实施方式进行说明。在以下的说明中，示例出具备与高电压mos（metal oxide semiconductor：金属氧化物半导体）晶体管（以下，称作“hv（high voltage：高电压）晶体管”）共同的结构并且应用于能够以大部分与hv晶体管的制造工艺共同的制造工艺进行制造的熔丝的方式对本发明的半导体装置进行说明。
20.［第一实施方式］参照图1至图5对本实施方式的半导体装置10进行说明。图1的（a）示出半导体装置10的俯视图，图1的（b）示出沿着图1的（a）中的x－x’线的剖视图。如图1的（b）所示，半导体装置10包含：形成于省略图示的半导体基板内的p阱（添加了p型杂质的阱区域）20、p＋杂质区域11、n－杂质区域12、n＋杂质区域13、第一栅极氧化膜14、第二栅极氧化膜15、栅极电极16、电子吸合层18－2以及沟槽19。电子吸合层18－2以外的结构与hv晶体管（参照图2）是共同的，换而言之，半导体装置10成为在hv晶体管中附加了电子吸合层18－2的结构。因此，在
本实施方式中，能够通过制造工艺的简单的变更而分开制作熔丝和hv晶体管。
21.n－杂质区域12是形成于p阱20内的n阱。n＋杂质区域13形成于n－杂质区域12内并且被沟槽19夹持。n＋杂质区域13具有源极区域以及漏极区域的功能。在半导体装置10中，栅极氧化膜成为第一栅极氧化膜14和第二栅极氧化膜15的两层结构。关于第一栅极氧化膜14，作为一例，作成为厚度10nm至50nm的热氧化膜，关于第二氧化膜15，作为一例，作成为厚度150nm至250nm的利用lp－teos得到的膜（以下，称作“teos膜”）。在此，lp－teos是指通过使用了teos的低压 cvd（chemical vapor deposition：化学气相沉积）形成的氧化膜。电子吸合层18－2是在作为熔丝的半导体装置10中固有的层，是以较高浓度添加了p型杂质的区域。电子吸合层18－2的杂质浓度例如比p阱20的杂质浓度以及p＋杂质区域11的杂质浓度高。在本实施方式的半导体装置10中，使沟槽19为sti（shallow trench isolation：浅槽隔离），但不限定于此。
22.参照图1的（a），p＋杂质区域11以包围半导体装置10的外周的方式形成。活性区域17（有源区域）位于栅极电极16的下部而形成。电子吸合层18－1、18－2被配置为分别与活性区域17部分重叠。此外，在图1的（a）中省略了沟槽19的图示。
23.图2示出作为本实施方式的hv晶体管的半导体装置50。如上述那样，半导体装置50成为从半导体装置10中除去了电子吸合层18－1、18－2（以下，在统称的情况下，称作“电子吸合层18”）的结构。此外，“电子吸合层18”是本发明的“杂质层”的一例。
24.接着，参照图3以及图4，对本实施方式的电子吸合层18－1、18－2的作用进行说明。在半导体装置10中，在进行微调（切断，以下有时称作“写入”）的情况下，如图3的（a）所示那样，施加偏置电压。即，向p＋杂质区域11施加偏置电压bvl，向n＋杂质区域13施加偏置电压bv2，向栅极电极16施加偏置电压bv3。偏置电压bvl、bv2、bv3（以下，在统称的情况下，称作“偏置电压bv”）的组合（bv1、bv2、bv3）例如如以下那样设定。即，设定为（bv1、bv2、bv3）＝（－70v～－100v、0v、0v）或者（bv1、bv2、bv3）＝（0v、70v～80v、70v～80v）。但是，偏置电压bv的组合不限定于此，总之，只要设定为在p＋杂质区域11和n＋杂质区域13以及栅极电极16之间施加规定的电位差即可。
25.当对半导体装置10如上述那样施加偏置电压bv时，在p阱20内产生电子，被由电子吸合层18（在图3的（a）中能看到电子吸合层18－2）造成的高电场吸引，且蓄积于栅极氧化膜（第一栅极氧化膜14、第二栅极氧化膜15）、特别是第一栅极氧化膜14和第二栅极氧化膜15的界面。即，在半导体装置10中，通过进行写入处理，从而电子主要蓄积于第一栅极氧化膜14和第二栅极氧化膜15的界面。进而，即使切断偏置电压bv，该电子也被保持。
26.图3的（b）示出写入前后的栅极电压（vg）-漏极电流（id）特性。如图3的（b）所示，作为hv晶体管的半导体装置10的特性示出如下的特性，即，在写入前，在vg＝0v时导通，在写入后，在vg＝0v时截止。半导体装置10利用以vg＝0v为边界（以下，有时称为“边界电压”）的该特性、即在进行写入前导通（短路）的hv晶体管由于进行写入而被切断（开路）这样的特性，进行写入处理，由此，进行微调。当然，在此示例的偏置电压bv、边界电压为一例，也可以根据hv晶体管的特性等设定适当的值。
27.参照图4，更详细地对电子吸合层18的作用进行说明。在半导体装置10中，通过上述偏压处理，以向栅极氧化膜（第一栅极氧化膜14、第二栅极氧化膜15）的方向侵入的方式产生电场。电子吸合层18具有使该区域的电场进一步变强的作用。图4的（b）示出半导体装
置10中的电场分布的模拟结果，示出两个n－杂质区域12之间的等电位线。如图4的（b）所示，两个n－杂质区域12之间的等电位线示出凸状的形状，越向纸面上前进电位越高。图4的（a）是概念性地示出图4的（b）所示的模拟结果的图，两个n－杂质区域12之间的电场e以朝向栅极氧化膜（第一栅极氧化膜14、第二栅极氧化膜15）侵入的方式产生，越接近栅极氧化膜（第一栅极氧化膜14、第二栅极氧化膜15），电位越高。即，电场e在从纸面上朝向下的方向产生，该电场e被电子吸合层18进一步强化，利用被强化了的电场e，将电子吸合到栅极氧化膜（第一栅极氧化膜14、第二栅极氧化膜15）。
28.在此，参照图1的（a），对电子吸合层18的位置进行说明。为了使电子吸合层18发挥上述的作用，需要适当设定电子吸合层18和活性区域17以及n－杂质区域12的相对的位置关系。这对于电子吸合层18－1、18－2而言均是相同的，因此，以下，示例出电子吸合层18－2进行说明。首先，电子吸合层18－2和活性区域17的重叠长度d1优选为0.2μm至1μm。这是因为，如果电子吸合层18－2和活性区域17重叠的面积的比例大，则对耐压产生影响，如果重叠的面积的比例小，则对微调后的电特性产生影响。另外，电子吸合层18－2和n－杂质区域的距离d2优选设为2μm至4μm。进而，具有第一栅极氧化膜14越厚，写入（微调）特性越差的趋势。
29.如以上那样，本实施方式的半导体装置10基本上成为高电压mos晶体管的结构，因此，能够对漏极施加高电压。即，根据半导体装置10，能够在高电压的半导体装置中租入熔丝功能。通过二重的栅极氧化膜（第一栅极氧化膜14、第二栅极氧化膜15）和以与活性区域17的端部部分重叠的方式配置的电子吸合层18进行写入，因此，能够电气地进行微调。因此，能够进行组装后的微调。另外，因为仅在高电压mos晶体管中附加电子吸合层18就能够进行制造，所以包含熔丝的半导体装置的制造被简化。
30.接着，参照图5，对半导体装置10的制造方法进行说明。如上述那样，本实施方式的半导体装置10与hv晶体管（半导体装置50）混载在同一基板上而形成，由此，能够实现各种电路功能。以下，示例这样的混载了hv晶体管和高耐压熔丝的半导体装置的制造方法进行说明。在图5中，示例出熔丝60（半导体装置10）、n型mos晶体管61（hv晶体管、半导体装置50）、p型mos晶体管62（hv晶体管）的制造来进行说明。
31.如图5的（a）所示，使用光刻、离子注入等在半导体基板（省略图示）中导入p型杂质来形成p阱20，导入n型杂质来形成n阱21。然后，使用光刻来形成n－杂质区域12、p－杂质区域22。然后，进行热处理来进行杂质的扩散，并且，将因热处理而形成的氧化膜除去。
32.然后，如图5的（b）所示，使用光刻、蚀刻来形成沟槽19。然后，例如利用hdp（high density plasma：高密度等离子体）－cvd（chemical vapor deposition：化学气相沉积）以绝缘物填充沟槽19，然后，利用cmp（chemical mechanical polishing：化学机械研磨）磨削绝缘物进行平坦化。然后，高浓度地导入p型杂质来形成电子吸合层18。
33.然后，如图5的（c）所示，使用光刻、蚀刻来形成第一栅极氧化膜14、第二栅极氧化膜15。然后，例如通过cvd使多晶硅成膜，通过光刻、蚀刻形成栅极电极16。然后，使用光刻以及离子注入等，形成成为源极、漏极的n＋杂质区域（在n型mos晶体管61的情况下，省略图示）、p＋杂质区域（在p型mos晶体管62的情况下，省略图示）。
34.［第二实施方式］参照图6，对本实施方式的半导体装置进行说明。本实施方式是在混载了熔丝和hv
晶体管的半导体装置中，将作为hv晶体管的半导体装置50替换为作为hv晶体管的半导体装置50a的方式。因此，组合的熔丝与半导体装置10相同，故而省略图示。
35.如图6所示，半导体装置50a是将图2所示的半导体装置50中的第二栅极氧化膜15除去且将栅极氧化膜设为第一栅极氧化膜14的单层的方式。在半导体装置10中，为了蓄积电子，设置作为teos膜的第二栅极氧化膜15。从制造工艺的共同化的观点考虑，在半导体装置50a中也具备第二栅极氧化膜15是有利的，但是，在hv晶体管中，不需要电子的蓄积，存在电子被蓄积反而作为hv晶体管的可靠性降低的情况。因此，在本实施方式中，将作为用于使电子蓄积的结构的第二栅极氧化膜15除去。
36.在包含半导体装置50a的半导体装置的制造工艺中，在半导体装置10的形成完成后，暂且将形成于半导体装置50a的栅极氧化膜（第一栅极氧化膜14、第二栅极氧化膜15）除去，重新形成第一栅极氧化膜14。因此，在制造工艺上工序数增加，但能够使作为hv晶体管的半导体装置50a的可靠性进一步提高。
37.［第三实施方式］参照图7，对本实施方式的半导体装置10a进行说明。半导体装置10a是对半导体装置10限定了二重的栅极氧化膜（第一栅极氧化膜14、第二栅极氧化膜15）的配置位置的方式。图7的（a）是半导体装置10a的俯视图，图7的（b）是沿着图7的（a）所示的y－y’线切断的剖视图，图7的（c）是沿着图7的（a）所示的z－z’线切断的剖视图。
38.如图7的（b）所示，以半导体装置10a的y－y’切断的截面未从图1的（b）所示的半导体装置10的截面改变。但是，如图7的（c）所示，以z－z’线切断的截面与半导体装置10的截面不同。即，如图7的（c）所示，在半导体装置10a中，栅极氧化膜具备在栅极电极16的下部的两端配置的第一栅极氧化膜14与第二栅极氧化膜15的二重结构的栅极氧化膜和在中央配置的第一栅极氧化膜14的单层的栅极氧化膜。而且，二重结构的栅极氧化膜配置在电子吸合层18－1、18－2的上部。
39.本实施方式的半导体装置10a仅在电子吸合层18的正上部配置了二重栅极氧化膜。由此，与半导体装置10比较，能够更有效地进行写入，因此，能够使微调速度进一步提高（加快）。在制造工艺上，与上述半导体装置50a同样地，存在栅极氧化膜的再形成这样的制造工艺的追加。但是，与半导体装置10相比，配置用于电子蓄积的二重栅极氧化膜的区域被限定，因此，即使以与作为熔丝的半导体装置10a同样的结构制造hv晶体管，可靠性的降低也被抑制。
40.此外，在上述各实施方式中，示例出使用n型mos晶体管形成作为熔丝的半导体装置的方式进行了说明，但也可以为使用p型mos晶体管的方式。在该情况下，在二重的栅极氧化膜中蓄积空穴，因此，电子吸合层成为吸合空穴的空穴吸合层。在该意义上，电子吸合层通常能够认为是载流子吸合层。
41.符号说明10、10a
ꢀꢀ
半导体装置11
ꢀꢀ
p＋杂质区域12
ꢀꢀ
n－杂质区域13
ꢀꢀ
n＋杂质区域14
ꢀꢀ
第一栅极氧化膜
15
ꢀꢀ
第二栅极氧化膜16
ꢀꢀ
栅极电极17
ꢀꢀ
活性区域18、18－1、18－2
ꢀꢀ
电子吸合层19
ꢀꢀ
沟槽20
ꢀꢀ
p阱21
ꢀꢀ
n阱22
ꢀꢀ
p－杂质区域50、50a
ꢀꢀ
半导体装置60
ꢀꢀ
熔丝61
ꢀꢀ
n型mos晶体管62
ꢀꢀ
p型mos晶体管100
ꢀꢀ
al布线101
ꢀꢀ
n＋杂质区域102
ꢀꢀ
p＋杂质区域103
ꢀꢀ
重叠区域bvl、bv2、bv3
ꢀꢀ
偏置电压ca
ꢀꢀ
切断区域d1 重叠长度d2
ꢀꢀ
距离e
ꢀꢀ
电场。