一种集成电路、耗材芯片及MCU芯片的制作方法

一种集成电路、耗材芯片及mcu芯片
【技术领域】
1.本技术涉及电子技术领域，尤其涉及一种集成电路、耗材芯片及mcu芯片。


背景技术：

2.在集成电路中，通常来说，电源地流过的电流较大，信号地流过的电流较小。将不同功能的接地点用地线直接连在一起，大功率电路会通过地线影响小功率电路的零电位参考点，从而导致不同电路信号之间的串扰。
3.

技术实现要素：

4.有鉴于此，本技术实施例提供了一种集成电路、耗材芯片及mcu芯片，以解决上述问题。
5.第一方面，本技术实施例提供一种集成电路，包括半导体衬底，半导体衬底包括第一区域、第二区域和深阱；深阱设置在半导体衬底中，并且延伸至半导体衬底表面，深阱围绕第一区域。第一区域包括第一掺杂区，第二区域包括第二掺杂区；第一掺杂区与信号地、电源地中的一者电连接，第二掺杂区与信号地、电源地中的另一者电连接。
6.在第一方面的一种实现方式中，半导体衬底包括第一刻缝和第二刻缝，第一刻缝与第二刻缝内均设置绝缘结构；第一刻缝位于深阱与第一掺杂区之间，第二刻缝位于深阱与第二掺杂区之间。
7.在第一方面的一种实现方式中，半导体衬底为p型衬底，深阱为n阱。
8.在第一方面的一种实现方式中，半导体衬底为n型衬底，深阱为p阱。
9.在第一方面的一种实现方式中，信号地为模拟地、数字地中的至少一者。
10.在第一方面的一种实现方式中，集成电路还包括共地控制电路，共地控制电路包括第一输入端；其中，第一输入端与系统地电连接，第一掺杂区及第二掺杂区通过共地控制电路与系统地电连接。
11.在第一方面的一种实现方式中，共地控制电路包括第一输出端和第二输出端，第一输出端与第一掺杂区电连接，第二输出端与第二掺杂区电连接；第一输入端与第一输出端、第二输出端电导通时，第一掺杂区及第二掺杂区与系统地电连接。
12.在第一方面的一种实现方式中，共地控制电路包括第一晶体管和第二晶体管，第一晶体管的源极与第一输出端电连接，第二晶体管的源极与第二输出端电连接；第一晶体管的漏极与第一输入端电连接，第二晶体管的漏极与第一输入端电连接。
13.在第一方面的一种实现方式中，共地控制电路还包括第一电阻，第一电阻的一端与模拟信号电源电连接，第一电阻的另一端与第一晶体管的栅极、第二晶体管的栅极电连接；第一掺杂区与模拟地、电源地中的一者电连接，第二掺杂区与模拟地、电源地中的另一者电连接；当模拟信号电源输出模拟信号时，第一输入端与第一输出端、第二输出端电导通。
14.第二方面，本技术实施例提供一种耗材芯片，包括如第一方面提供的集成电路。
15.第三方面，本技术实施例提供一种mcu芯片，包括如第一方面提供的集成电路。
16.在本技术中，信号地与电源地设置在半导体衬底被深阱隔离的不同区域中，并且通过共地控制电路与系统地gnd电连接。当集成电路或芯片工作中不需要统一的地信号时，共地控制电路关闭，信号地与电源地被深阱隔离开来，不仅隔离了信号地与电源地的电位，而且避免了信号地与电源地之间的信号串扰。当集成电路或芯片工作中需要统一的地信号时，共地控制电路导通，信号地、电源地、系统地gnd共地，避免了集成电路或芯片工作中由于地信号不统一出现程序运行出错的问题。
【附图说明】
17.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
18.图1为本技术实施例提供的一种集成电路的半导体结构示意图；
19.图2为本技术实施例提供的又一种集成电路的半导体结构示意图；
20.图3为本技术实施例提供的一种深阱制作流程图；
21.图4为本技术实施例提供的又一集成电路的半导体结构示意图；
22.图5为本技术实施例提供的又一集成电路的半导体结构示意图；
23.图6为本技术实施例提供的又一集成电路的半导体结构示意图；
24.图7为本技术实施例提供的一种共地控制电路示意图；
25.图8为本技术实施例提供的一种共地控制电路的等效电路示意图；
26.图9为本技术实施例提供的又一种共地控制电路的等效电路示意图；
27.图10为本技术实施例提供的一种耗材芯片的示意图；
28.图11为本技术实施例提供的一种耗材芯片中的集成电路板示意图
29.图12为本技术实施例提供的一种mcu芯片的示意图。
【具体实施方式】
30.为了更好的理解本技术的技术方案，下面结合附图对本技术实施例进行详细描述。
31.应当明确，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本技术保护的范围。
32.在本技术实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本技术。在本技术实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
33.应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
34.本说明书的描述中，需要理解的是，本技术权利要求及实施例所描述的“基本上”、“近似”、“大约”、“约”、“大致”“大体上”等词语，是指在合理的工艺操作范围内或者公差范围内，可以大体上认同的，而不是一个精确值。
35.应当理解，尽管在本技术实施例中可能采用术语第一、第二等来描述区域、掺杂区等，但这些区域、掺杂区等不应限于这些术语。这些术语仅用来将区域、掺杂区等彼此区分开。例如，在不脱离本技术实施例范围的情况下，第一区域也可以被称为第二区域，类似地，第二区域也可以被称为第一区域。
36.本案申请人通过细致深入研究，对于现有技术中所存在的问题，而提供了一种解决方案。
37.图1为本技术实施例提供的一种集成电路的半导体结构示意图，图2为本技术实施例提供的又一种集成电路的半导体结构示意图。
38.如图1及图2所示，本技术实施例提供一种集成电路001，集成电路001 包括半导体衬底01，半导体衬底01包括第一区域aa、第二区域bb和深阱 10，第一区域aa包括第一掺杂区11，第二区域bb包括第二掺杂区12。需要说明的是，第一区域aa和第二区域bb包括多个采用相同离子掺杂而成的掺杂区。第一掺杂区11特指第一区域aa中多个掺杂区中的一个，第二掺杂区12特指第二区域bb中多个掺杂区中的一个。深阱10设置在半导体衬底 01中，并且延伸至半导体衬底01的表面。深阱10围绕第一区域aa。需要说明的是，深阱10位于第一区域aa和第二区域bb之间，深阱10围绕第一区域aa的同时，被第二区域bb围绕。
39.其中，第一掺杂区11与信号地sgnd、电源地pgnd中的一者电连接，第二掺杂区12与信号地sgnd、电源地pgnd中的另一者电连接。也就是说，信号地sgnd与电源地pgnd位于半导体衬底01的不同区域中，并且被深阱10隔离开来。
40.可以理解的是，深阱10除了可以隔离深阱10内外的电位外，还可以避免深阱10内模块对深阱10外模块电信号的影响，同时避免深阱10外模块对深阱10内模块电信号的影响。
41.通常来说，电源地流过的电流较大，信号地流过的电流较小。将不同功能的接地点直接连在一起，大功率电路会通过地线影响小功率电路的零电位参考点，从而导致不同电路信号之间的串扰。在本技术中，信号地sgnd与电源地pgnd设置在半导体衬底01被深阱10隔离的不同区域中，不仅隔离了信号地sgnd与电源地pgnd的电位，而且避免了信号地sgnd与电源地 pgnd之间的信号串扰，也就是避免了不同电路信号之间的串扰。例如大功率电路通过地线对小功率电路零电位参考点的干扰，高频电路和低频电路之间的信号串扰等。此外，在半导体工艺中，制备不同的掺杂区会使用到深阱工艺，本技术通过深阱隔离信号地sgnd和电源地pgnd，不用增加额外工艺，有利于简化工艺，节省成本。
42.在本技术实施例的一种实现方式中，如图1所示，第一掺杂区11与信号地sgnd电连接，第二掺杂区12与电源地pgnd电连接。也就是说，信号地 sgnd位于半导体衬底01的第一区域11，电源地pgnd位于半导体衬底01 的第二区域12，在隔离信号地sgnd与电源地pgnd电位的同时，避免了信号地sgnd与电源地pgnd之间的信号串扰。
43.在本技术实施例的又一种实现方式中，如图2所示，第一掺杂区11与电源地pgnd电连接，第二掺杂区12与信号地sgnd电连接。也就是说，电源地pgnd位于半导体衬底01的第一区域11，信号地sgnd位于半导体衬底 01的第二区域12。可以理解的是，信号地sgnd电位的变化会影响半导体衬底01的第二区域12中其他模块的工作。本实施例避免了电源地pgnd对信号地sgnd电位的影响问题，从而避免了信号地sgnd电位的变化造成第二区域12中其他模块工作受到影响的问题。
44.图3为本技术实施例提供的一种深阱制作流程图。
45.请继续参考图1，在本技术实施例的一种实现方式中，半导体衬底01为 p型衬底，深阱10为深n阱。下面简述深n阱的制作工艺：
46.如图3所示，提供硅衬底30，在硅衬底30表面采用湿法形成一层衬垫氧化物31；然后利用深n阱掩膜板，使用光刻胶32暴露出深n阱所在区域；然后将高能量低浓度的n离子注入暴露出的区域，注入杂质为p型离子，形成深n阱，然后使用光刻胶32暴露出深n阱两侧所在区域，将高能量低浓度的n离子注入暴露出的区域，注入杂质为p型离子，使得深n阱延伸至硅衬底30表面。需要说明的是，形成深n阱之后，还需要继续进行掺杂区、隔离浅层等其他部分的制备，在此不做详细介绍。
47.可以理解的是，本技术中利用深n阱将p型半导体衬底隔离出第一区域 aa和第二区域bb。而与信号地sgnd、电源地pgnd中的一者电连接的第一掺杂区11位于第一区域aa中，与信号地sgnd、电源地pgnd中的另一者电连接的第二掺杂区12位于第二区域bb中，也就是说深n阱将信号地sgnd和电源地pgnd隔离开来，在隔离信号地sgnd与电源地pgnd的电位的同时，避免了信号地sgnd与电源地pgnd之间的信号串扰。
48.需要说明的是，本技术中的半导体衬底01还可以为n型衬底，深阱为深p阱。也就是说，利用深p阱将n型半导体衬底隔离出第一区域aa和第二区域bb。从而将信号地sgnd和电源地pgnd隔离开来，在隔离信号地sgnd 与电源地pgnd的电位的同时，避免了信号地sgnd与电源地pgnd之间的信号串扰。
49.请继续参考图1，半导体衬底01还包括第一刻缝13和第二刻缝14，第一刻缝13与第二刻缝14内均设置绝缘结构。具体地，绝缘结构可以是氧化硅材料。
50.其中，第一刻缝13位于深阱10与第一掺杂区11之间，第二刻缝14位于深阱10与第二掺杂区12之间。也就是说，深阱10与第一掺杂区11无电连接，并且与第二掺杂区12无电连接。
51.在本技术中，第一刻缝13的设置，避免了第一掺杂区11与深阱10之间出现电导通的问题。第二刻缝14的设置，避免了第二掺杂区12与深阱10之间出现电导通的问题。从而避免了第一掺杂区11及第二掺杂区12与深阱10 导通而影响集成电路001的正常工作的问题。
52.图4为本技术实施例提供的又一种集成电路的半导体结构示意图，图5 为本技术实施例提供的又一种集成电路的半导体结构示意图，图6为本技术实施例提供的又一种集成电路的半导体结构示意图。
53.在本技术的一个实施例中，信号地sgnd为模拟地agnd、数字地dgnd 中的至少一者。也就是说，信号地sgnd可以是模拟地agnd，也可以是数字地dgnd，还可以包括模拟地agnd、数字地dgnd。
54.当信号地sgnd为模拟地agnd时，可以理解的是，第一掺杂区11与模拟地agnd、电源地pgnd中的一者电连接，第二掺杂区12与模拟地agnd、电源地pgnd中的另一者电连接。需要说明的是，在半导体衬底01中，还设置有隔离浅层sti，隔离浅层sti内填充有绝缘材料。隔离浅层sti用以隔离不同的掺杂区。
55.可选地，如图4所示，第一掺杂区11与电源地pgnd电连接，第二掺杂区12与模拟地agnd电连接。由于第一掺杂区11位于第一区域aa中，第二掺杂区12位于第二区域bb中，也就是电源地pgnd位于第一区域aa中，模拟地agnd位于第二区域bb中。则避免了电源地pgnd与
模拟地agnd 之间的信号串扰，进而避免了模拟地agnd电位变化而影响集成电路001中其他模块正常工作的问题。
56.可选地，如图5所示，第一掺杂区11与模拟地agnd电连接，第二掺杂区12与电源地pgnd电连接。也就是模拟地agnd位于第一区域aa中，电源地pgnd位于第二区域bb中，深阱10将模拟地agnd与电源地pgnd 隔离开来，避免模拟地agnd与电源地pgnd之间的信号串扰。
57.当信号地sgnd为数字地dgnd时，可以理解的是，第一掺杂区11与数字地dgnd、电源地pgnd中的一者电连接，第二掺杂区12与数字地dgnd、电源地pgnd中的另一者电连接。
58.可选地，如图6所示，第一掺杂区11与电源地pgnd电连接，第二掺杂区12与数字地dgnd电连接。由于第一掺杂区11位于第一区域aa中，第二掺杂区12位于第二区域bb中，也就是电源地pgnd位于第一区域aa中，数字地dgnd位于第二区域bb中。可以理解的是，电源地pgnd被隔离在了第一区域aa中，则避免了电源地pgnd与数字地dgnd之间的信号串扰，进而避免了电源地pgnd影响数字地dgnd零电位参考点的问题。
59.图7为本技术实施例提供的一种共地控制电路示意图。
60.在本技术的一个实施例中，请结合图4—图7，集成电路001还包括共地控制电路02，共地控制电路02包括第一输入端in1。
61.其中，第一输入端in1与系统地gnd电连接，第一掺杂区11及第二掺杂区12可以通过共地控制电路02与系统地gnd电连接。也就是说，信号地 sgnd、电源地pgnd通过共地控制电路02与系统地gnd电连接。可以理解的是，系统地gnd为集成电路001的统一接地点。
62.当共地控制电路02关断时，信号地sgnd与电源地pgnd位于半导体衬底01的不同区域中，二者被深阱10隔离开来，信号地sgnd与电源地 pgnd作为独立的接地点互不干扰。
63.当共地控制电路02导通时，信号地sgnd、电源地pgnd均与系统地 gnd电连接。也就是说信号地sgnd、电源地pgnd、系统地gnd共地。
64.可以理解的是，在集成电路001工作过程中，有一些工作是需要统一的地信号的，而此时若地信号不统一会导致程序运行出错。在集成电路001工作中需要统一的地信号时，共地控制电路02导通，使得信号地sgnd、电源地pgnd、系统地gnd共地，从而避免程序运行出错。
65.请继续结合图4—图7，在本技术的一个实施例中，共地控制电路02包括第一输出端out1和第二输出端out2，第一输出端out1与第一掺杂区 11电连接，第二输出端out2与第二掺杂区12电连接。第一输入端in1与第一输出端out1、第二输出端out2电导通时，第一掺杂区11及第二掺杂区 12与系统地gnd电连接。
66.需要说明的是，第一输入端in1与第一输出端out1导通的同时，第一输入端in1与第二输出端out2导通。则第一掺杂区11及第二掺杂区12同时与系统地gnd电连接。也就是说，信号地sgnd、电源地pgnd、系统地 gnd共地。在集成电路001工作中需要统一的地信号时，信号地sgnd、电源地pgnd、系统地gnd共地可以避免程序运行出错。
67.图8为本技术实施例提供的一种共地控制电路的等效电路示意图。
68.如图8所示，在本技术的一个实施例中，共地控制电路02包括第一晶体管21和第二晶体管22，第一晶体管21的源极与第一输出端out1电连接，第二晶体管22的源极与第二输出端out2电连接，第一晶体管21的漏极与第一输入端in1电连接，第二晶体管22的漏极与第一输入端in1电连接。
69.可以理解的是，第一晶体管21的源极与第一掺杂区11电连接，第二晶体管22的源极与第二掺杂区12电连接，第一晶体管21的漏极与系统地gnd 电连接，第二晶体管22的漏极与系统地gnd电连接。也就是说，信号地sgnd 和电源地pgnd通过第一晶体管21和第二晶体管22与系统地gnd电连接。当第一晶体管21导通时，信号地sgnd和电源地pgnd中的一者与系统地 gnd导通。当第二晶体管22导通时，信号地sgnd和电源地pgnd中的另一者与系统地gnd导通。
70.需要说明的是，第一晶体管21与第二晶体管22是同时导通和关闭的。第一晶体管21与第二晶体管22同时导通，则信号地sgnd、电源地pgnd、系统地gnd共地，从而保证集成电路001在需要统一的地信号工作时不会出现程序运行出错的情况。第一晶体管21与第二晶体管22同时关闭，则信号地sgnd与电源地pgnd位于半导体衬底01的不同区域中，二者被深阱10 隔离开来，信号地sgnd与电源地pgnd作为独立的接地点互不干扰。
71.图9为本技术实施例提供的又一种共地控制电路的等效电路示意图。
72.在本技术的一个实施例中，请结合图4、图5和图9，共地控制电路02还包括第一电阻23，第一电阻23的一端与模拟信号电源vcc电连接，第一电阻23的另一端与第一晶体管21的栅极、第二晶体管22的栅极电连接。也就是说，第一晶体管21的栅极与第二晶体管22的栅极均与第一电阻23的同一端电连接。可以理解的是，第一晶体管21与第二晶体管22的通断控制信号相同，也就是说第一晶体管21与第二晶体管22同时导通和关断。
73.第一掺杂区11与模拟地agnd、电源地pgnd中的一者电连接，第二掺杂区12与模拟地agnd、电源地pgnd中的另一者电连接。可以理解的是，由于第一掺杂区11位于半导体衬底01的第一区域aa中，第二掺杂区12位于半导体衬底01的第二区域bb中，且第一区域aa被深阱10围绕。则模拟地agnd与电源地pgnd位于半导体衬底01不同的区域中，并且被深阱10 隔离开来。
74.在本技术实施例的一种实现方式中，第一掺杂区11与电源地pgnd电连接，第二掺杂区12与模拟地agnd电连接。也就是说，电源地pgnd位于第一区域aa中，模拟地agnd位于第二区域bb中。
75.在本技术实施例的另一种实现方式中，第一掺杂区11与模拟地agnd电连接，第二掺杂区12与电源地pgnd电连接。也就是说，模拟地agnd位于第一区域aa中，电源地pgnd位于第二区域bb中。
76.当模拟信号电源vcc输出模拟信号时，第一输入端in1与第一输出端 out1、第二输出端out2电导通。可以理解的是，模拟信号电源输出的模拟信号为第一晶体管21和第二晶体管22的控制信号。由于第一输出端in1与系统地gnd电连接，第一输出端out1与第一掺杂区11电连接，第二输出端out2与第二掺杂区12电连接。则当模拟信号电源输出模拟信号时，第一掺杂区11及第二掺杂区12与系统地gnd电连接，也就是，模拟地agnd、电源地pgnd、系统地gnd共地。
77.在本技术实施例中，当模拟信号电源vcc输出模拟信号时，第一晶体管 21的栅极和第二晶体管22的栅极通过第一电阻23接收到该模拟信号，也就是第一晶体管21和第二晶体管22接收到控制信号。则第一晶体管21的源极与漏极导通，第二晶体管22的源极与漏极导通。由于第一晶体管21的源极与第一掺杂区11电连接，第一晶体管21的漏极与系统地gnd电连接；第二晶体管22的源极与第二掺杂区12电连接，第二晶体管22的漏极与系统地 gnd
电连接。则第一掺杂区11及第二掺杂区12均与系统地gnd电连接。又由于第一掺杂区11与模拟地agnd、电源地pgnd中的一者电连接，第二掺杂区12与模拟地agnd、电源地pgnd中的另一者电连接，则模拟地agnd、电源地pgnd、系统地gnd共地。也就是说，当模拟信号电源输出模拟信号时，模拟地agnd、电源地pgnd、系统地gnd共地，从而避免集成电路001 在需要统一的地信号工作时出现程序运行出错的情况。
78.需要说明的是，请结合图6和图8，当信号模块电路为数字电路时，第一电阻23的一端与数字信号电源vss电连接，第一电阻23的另一端与第一晶体管21的栅极、第二晶体管22的栅极电连接。第一掺杂区11与数字地dgnd、电源地pgnd中的一者电连接，第二掺杂区12与数字地agnd、电源地pgnd 中的另一者电连接。当数字信号电源vss输出数字信号时，第一输入端in1 与第一输出端out1、第二输出端out2电导通。
79.在本技术提供的集成电路001中，信号地sgnd与电源地pgnd设置在半导体衬底01被深阱10隔离的不同区域中，并且通过共地控制电路02与系统地gnd电连接。当集成电路001工作中不需要统一的地信号时，共地控制电路02关闭，信号地sgnd与电源地pgnd被深阱10隔离开来，不仅隔离了信号地sgnd与电源地pgnd的电位，而且避免了信号地sgnd与电源地 pgnd之间的信号串扰。当集成电路001工作中需要统一的地信号时，共地控制电路02导通，信号地sgnd、电源地pgnd、系统地gnd共地，避免了集成电路001工作中由于地信号不统一出现程序运行出错的问题。
80.图10为本技术实施例提供的一种耗材芯片的示意图，图11为本技术实施例提供的一种耗材芯片中的集成电路板示意图。
81.本技术实施例提供一种耗材芯片002，如图10所示，包括如上述任意一项实施例提供的集成电路001。耗材芯片002包括打印机用耗材芯片。
82.在本技术的一个实施例中，如图11所示，耗材芯片002包括集成电路板 2a，集成电路板2a包括用于和主机通信的第一接口c1、第二接口c2、第三接口c3、第四接口c4和第五接口c5，并且第一接口c1、第二接口c2、第三接口c3、第四接口c4和第五接口c5之间具有电连接关系。
83.其中，第一接口c1为耗材芯片002提供地信号；可以理解的是，第一接口c1为耗材芯片002的系统地gnd。第二接口c2为耗材芯片002提供电源电压信号vdd；第三接口c3为耗材芯片002提供片选信号cs；第四接口c4 为耗材芯片002提供控制信号scl；第五接口c5为耗材芯片002提供数据信号sda。需要说明的是，集成电路板2a还可以包括第一传感器接触点h1、第二传感器接触点h2、第一短路检测脚s1和第二短路检测脚s2。
84.可以理解的是，耗材芯片002中包括数字信号、电源信号和模拟信号。如果将数字地dgnd、电源地pgnd和模拟地agnd都直接接到第一接口 c1，则会出现不同信号的串扰、影响模拟电路的精度、增加电路处理emc实验难度。
85.在本技术提供的耗材芯片002中，信号地sgnd与电源地pgnd设置在半导体衬底01被深阱10隔离的不同区域中，并且通过共地控制电路02能够与系统地gnd电连接。当耗材芯片002工作中不需要统一的地信号时，共地控制电路02关闭，信号地sgnd与电源地pgnd被深阱10隔离开来，不仅隔离了信号地sgnd与电源地pgnd的电位，而且避免了信号地sgnd与电源地pgnd之间的信号串扰。当耗材芯片002工作中需要统一的地信号时，共地控制电路02导通，信号地sgnd、电源地pgnd、系统地gnd共地，避免了耗材芯片002工作中由于地信号不统
一出现程序运行出错的问题。其中，信号地sgnd包括数字地dgnd和模拟地agnd中的至少一者。
86.图12为本技术实施例提供的一种mcu芯片的示意图。
87.本技术实施例提供一种微控制单元(microcontroller unit，mcu)芯片 003，如图12所示，包括如上述任意一项实施例提供的集成电路001。mcu 芯片包括遥控器用控制器、电机用控制器、录音机机芯控制器、机器手臂用控制器中的至少一者。
88.在本技术提供的mcu芯片003中，信号地sgnd与电源地pgnd设置在半导体衬底01被深阱10隔离的不同区域中，并且通过共地控制电路02与系统地gnd电连接。当mcu芯片003工作中不需要统一的地信号时，共地控制电路02关闭，信号地sgnd与电源地pgnd被深阱10隔离开来，不仅隔离了信号地sgnd与电源地pgnd的电位，而且避免了信号地sgnd与电源地pgnd之间的信号串扰。当mcu芯片003工作中需要统一的地信号时，共地控制电路02导通，信号地sgnd、电源地pgnd、系统地gnd共地，避免了mcu芯片003工作中由于地信号不统一出现程序运行出错的问题。
89.可以理解的是，当一个测量设备有多个测量值需要通过电流信号输出时，则该测量设备包括多路电流信号输出电路，且多路电流信号输出电路共地。在本技术的一个实施例中，mcu芯片003应用于包括多路电流信号输出电路的测量设备。
90.mcu芯片003包括采样模块、控制模块和脉冲宽度调制(pulse widthmodulation，pwm)模块。
91.采样模块用于将输入电压信号进行滤波后传输到控制模块；输入电压信号可以为从模拟信号电源vcc接收到的信号。
92.控制模块用于对从采样模块传输过来的输入信号进行计算并得到控制值；并且将接收到的测量值转换为pwm模块的控制值。控制模块可以改变pwm 占空比。
93.pwm模块用于产生与mcu芯片003控制值相对应的pwm电压信号，然后将该电压信号转换为一路电流信号输出。
94.在本技术实施例中，mcu芯片可实现n路电流信号输出，且第1路电流信号输出至第n路电流信号输出的输出原理均相同，n可以为大于等于2的任意值，例如n＝2或者n＝6。
95.其中，pwm模块包括pwm发生器。本实施例中，可以采用定时器timer_b 作为pwm发生器。可以理解的是，单片机的一个引脚可以输出一路pwm信号。在本实施例中，单片机的一个引脚输出第一路pwm信号pwm1，单片机的另一个引脚输出第二路pwm信号pwm2，第一路pwm信号pwm1与第二路pwm信号pwm2的输出原理相同。以第一路pwm信号pwm1为例， pwm1由两级电容-电阻电路(rc电路)滤波，滤波后pwm1变为直流电压信号，然后转换为一路电流信号输出。
96.本技术中mcu芯片003的电源接地端口为电源地pgnd，pwm模块的接地端口为模拟地agnd。将模拟地agnd与电源地pgnd设置在半导体衬底01被深阱10隔离的不同区域中，并且通过共地控制电路02电连接。当 mcu芯片003工作中不需要统一的地信号时，共地控制电路02关闭，模拟地agnd与电源地pgnd被深阱10隔离开来，不仅隔离了模拟地agnd与电源地pgnd的电位，而且避免了模拟地agnd与电源地pgnd之间的信号串扰。当mcu芯片003工作中需要统一的地信号时，共地控制电路02导通，模拟地agnd、电源地pgnd共地，避免了mcu芯片003工作中由于地信号不统一出现程序运行出错的问题。
97.以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本技术保护的范围之内。