栅极驱动电路和包括栅极驱动电路的显示装置的制作方法

1.本文中描述的实施方式涉及栅极驱动电路，更具体地，涉及包括栅极驱动电路的显示装置。


背景技术：

2.显示装置包括显示区域和非显示区域。在显示区域中可形成有多个像素、多个栅极线和多个数据线。在非显示区域中可形成有栅极驱动电路。栅极驱动电路可将栅极信号发送到多个栅极线。多个像素可在栅极信号的控制下通过接收数据电压来发光。
3.为了减小栅极驱动电路的面积并且增加显示区域的面积，可在栅极驱动电路中使用双栅极晶体管。当使用双栅极晶体管时，可能需要用于电连接上栅电极和下栅电极的接触部。
4.在本背景技术部分中公开的以上信息仅用于理解本发明概念的背景，并因此，其可能包含不构成现有技术的信息。


技术实现要素：

5.申请人意识到当使用双栅极晶体管时，栅极驱动电路的面积可能由于接触部分而增加。当在显示装置的栅极驱动电路中使用双栅极晶体管时，存在减小栅极驱动电路的面积的需求。
6.根据本发明的原理和说明性实现方式构造的栅极驱动电路以及包括栅极驱动电路的显示装置能够减小栅极驱动电路的面积，并由此增加可用于显示图像的显示面积。例如，栅极驱动电路可使用不需要用于将上栅电极连接到下栅电极的接触部分的双栅极晶体管。因此，与传统的栅极驱动电路和显示装置相比，栅极驱动电路可具有更小的尺寸，并且具有该栅极驱动电路的显示装置可具有更小的非显示区域。
7.根据实施方式的用于显示装置的栅极驱动电路可包括彼此从属连接的多个单元级，其中多个单元级中的每个包括第一晶体管、第一电容器和第二电容器，第一晶体管包括下栅电极、布置在下栅电极上的上栅电极、布置在下栅电极与上栅电极之间的有源层、接触有源层的第一部分的第一电极和接触有源层的第二部分的第二电极，第一电容器由下栅电极与上栅电极重叠的第一区限定，第二电容器由上栅电极与第一电极重叠的第二区限定，其中上栅电极和下栅电极在上栅电极与下栅电极重叠的第一区中彼此电耦合以形成第一电容器。
8.第一晶体管可为nmos晶体管(简称为nmos，并且pmos类似于此)。
9.当上栅电极处的电压为栅极高电压并且第二电极处的电压从栅极低电压改变为栅极高电压时，第二电容器可将上栅电极处的电压和第一电极处的电压自举。
10.第一晶体管可为pmos晶体管。
11.当上栅电极处的电压为栅极低电压并且第二电极处的电压从栅极高电压改变为栅极低电压时，第二电容器可将上栅电极处的电压和第一电极处的电压自举。
12.下栅电极和上栅电极可在平面视图中彼此完全地重叠。
13.有源层可包括与上栅电极重叠的开口。
14.第一晶体管可包括布置在下栅电极与有源层之间的下栅极绝缘层、布置在下栅极绝缘层与上栅电极之间并且覆盖有源层的第一绝缘层，以及布置在第一绝缘层上并且覆盖上栅电极的上栅极绝缘层。
15.多个单元级中的每个可包括能够响应于来自前一单元级的前一输出信号而操作的第二晶体管、响应于来自下一单元级的下一输出信号使第二电容器放电的第三晶体管以及响应于下一输出信号使输出信号放电的第四晶体管。
16.多个单元级可彼此连接，使得多个单元级中的对应一个的输出连接到相对于多个单元级中的该对应一个相邻地定位的、多个单元级中的另一个的输入，并且使得多个单元级中的该另一个的输出连接到多个单元级中的该对应一个的输入。
17.根据实施方式的显示装置可包括包含有显示区域和非显示区域的衬底、形成在显示区域中的多个像素和形成在非显示区域中的栅极驱动电路，其中栅极驱动电路包括彼此从属连接的多个单元级，其中，多个单元级中的每个包括第一晶体管、第一电容器和第二电容器，第一晶体管包括下栅电极、布置在下栅电极上的上栅电极、布置在下栅电极与上栅电极之间的有源层、接触有源层的第一部分的第一电极和接触有源层的第二部分的第二电极，第一电容器由下栅电极和上栅电极限定，第二电容器由上栅电极和第一电极限定，其中上栅电极和下栅电极在上栅电极与下栅电极重叠的第一区中彼此电耦合以形成第一电容器。
18.第一晶体管可为nmos晶体管。
19.当上栅电极处的电压为栅极高电压并且第二电极处的电压从栅极低电压改变为栅极高电压时，第二电容器可将上栅电极处的电压和第一电极处的电压自举。
20.第一晶体管可为pmos晶体管。
21.当上栅电极处的电压为栅极低电压并且第二电极处的电压从栅极高电压改变为栅极低电压时，第二电容器可将上栅电极处的电压和第一电极处的电压自举。
22.下栅电极和上栅电极可在平面视图中彼此完全地重叠。
23.有源层可包括与上栅电极重叠的开口。
24.第一晶体管可包括布置在下栅电极与有源层之间的下栅极绝缘层、布置在下栅极绝缘层与上栅电极之间并且覆盖有源层的第一绝缘层以及布置在第一绝缘层上并且覆盖上栅电极的上栅极绝缘层。
25.多个单元级中的每个可包括能够响应于来自前一单元级的前一输出信号而操作的第二晶体管、响应于来自下一单元级的下一输出信号使第二电容器放电的第三晶体管以及响应于下一输出信号使输出信号放电的第四晶体管。
26.栅极驱动电路的第一晶体管的下栅电极和上栅电极可由第一电容器电耦合。
27.相应地，可通过移除电连接下栅电极和上栅电极的接触部分来减小栅极驱动电路的面积。
28.第一晶体管可为具有上栅电极和下栅电极的双栅极晶体管。双栅极晶体管可具有与有源层重叠的栅电极的相对大的面积。相应地，第一晶体管的电容可大于仅具有上栅电极或仅具有下栅电极的单栅极晶体管的电容。相应地，即使第一晶体管的面积小于单栅极
晶体管的面积，第一晶体管的电容也可等于或大于单栅极晶体管的电容。
29.根据实施方式的显示装置可包括具有小面积的栅极驱动电路，并因此，可减小显示装置的非显示区域的面积。
30.将理解，前面的一般描述和下面的详细描述是示例性说明性的和解释性的，并且旨在提供对所要求保护的本发明的进一步解释。
附图说明
31.附图被包括以提供对本发明的进一步理解，并且被并入并构成本说明书的一部分，附图示出了本发明的示例性说明性的实施方式并且与描述一同用于解释本发明概念。
32.图1是示出根据本发明的原理构造的显示装置的实施方式的框图。
33.图2是图1中所示的栅极驱动电路的框图。
34.图3是图2中的多个单元级之中的第k单元级的电路图。
35.图4是示出图3中所示的q节点的电势和输出信号的波形图。
36.图5、图6和图7是示出根据图4中的波形图的信号流的电路图。
37.图8是示出根据本发明的原理构造的栅极驱动电路的一部分的实施方式的平面视图。
38.图9、图10、图11和图12是示出栅极驱动电路的一部分的实施方式的布局图。
39.图13是沿线i-i'截取的图8中的栅极驱动电路的剖面视图。
40.图14是沿线ii-ii'截取的图8中的栅极驱动电路的剖面视图。
具体实施方式
41.在下面的描述中，为了解释的目的，阐述了许多具体细节以提供对本发明的各种实施方式或实现方式的透彻理解。如本文中所使用的，“实施方式”和“实现方式”为可互换的词，它们是采用本文中所公开的本发明概念中的一种或多种的装置或方法的非限制性实例。然而，显而易见的是，各种实施方式可在没有这些具体细节的情况下或者用一个或多个等同排列的情况下实践。在其它实例中，公知的结构和装置以框图形式示出以避免不必要地混淆各种实施方式。另外，各种实施方式可为不同的，但不必是排他的。例如，在不背离本发明概念的情况下，实施方式的特定形状、配置和特性可在另一实施方式中使用或实现。
42.除非另有说明，否则所示的实施方式应被理解为提供可在实践中实现本发明概念的一些方式的变化细节的说明性特征。因此，除非另有指明，否则各种实施方式的特征、部件、模块、层、膜、面板、区和/或方面等(在下文中被单独称为或统称为“元件”)可在不背离本发明概念的情况下以其它方式组合、分离、互换和/或重新排列。
43.交叉影线和/或阴影在附图中的使用通常被提供以阐明相邻元件之间的边界。由此，除非指明，否则无论交叉影线或阴影的存在与否都不传达或指示对特定材料、材料性能、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、属性、性能等的任何偏好或要求。另外，在附图中，出于清楚和/或描述的目的，元件的尺寸和相对尺寸可被夸大。当实施方式可以不同方式实现时，可与所描述的顺序不同地执行具体工艺顺序。例如，两个连续描述的工艺可基本上同时执行或者以与描述的顺序相反的顺序执行。此外，相似的附图标记表示相似的元件。
44.当元件(诸如，层)被称为在另一元件或层“上”、“连接到”或“耦合到”另一元件或层时，该元件(诸如，层)可直接在另一元件或层上、直接连接到或耦合到另一元件或层，或者可存在有居间元件或层。然而，当元件或层被称为“直接”在另一元件或层“上”、“直接连接到”或“直接耦合到”另一元件或层时，则不存在居间元件或层。为此，措辞“连接”可是指在具有或不具有居间元件的情况下的物理、电和/或流体连接。另外，d1-轴、d2-轴和d3-轴不限于直角坐标系的三个轴(诸如x-轴、y-轴和z-轴)，并且可被解释为更广泛的意义。例如，d1-轴、d2-轴和d3-轴可彼此垂直，或者可表示彼此不垂直的不同方向。为了这种公开的目的，“x、y和z中的至少一个”和“选自由x、y和z构成的集群中的至少一个”可被解释为仅x、仅y、仅z、或x、y和z中的两个或更多个的任何组合，诸如，例如xyz、xyy、yz和zz。如本文中所使用的，措辞“和/或”包括相关联所列项目中的一个或多个的任何和所有组合。
45.虽然措辞“第一”、“第二”等可在本文中用于描述各种类型的元件，但是这些元件不应受这些措辞限制。这些措辞用于将一个元件与另一元件区分开。因此，在不背离本公开的教导的情况下，以下讨论的第一元件能被称作第二元件。
46.空间相对措辞诸如“下面(beneath)”、“下方(below)”、“下(under)”、“下(lower)”、“上方(above)”、“上(upper)”、“上面(over)”、“更高(higher)”、“侧(side)”(例如，如在“侧壁(sidewall)”中)和类似词可在本文中出于描述性目的使用，并且从而描述如图中所示的一个元件与另一元件的关系。除了附图中描绘的取向以外，空间相对措辞还旨在涵盖设备在使用、操作和/或制造中的不同取向。例如，如果附图中的设备被翻转，则被描述为在其它元件或特征“下方”或“下面”的元件将随后被取向为在其它元件或特征“上方”。因此，措辞“下方”能涵盖上方和下方的取向两者。此外，设备可以其它方式取向(例如，旋转90度或以其它取向)，并由此，本文中所使用的空间相对描述词被相应地解释。
47.本文中所使用的专业用语是出于描述特定实施方式的目的，而不旨在进行限制。除非上下文另有清楚指示，否则如本文所使用的单数形式“一(a)”、“一(an)”和“该(the)”也旨在包括复数形式。此外，措辞“包括(comprises)”、“包括(comprising)”、“包括(includes)”和/或“包括(including)”，当在本说明书中使用时，指明所陈述的特征、整数、步骤、操作、元件、部件和/或其集群的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其集群的存在或添加。也注意，如本文中所使用的，措辞“基本上(substantially)”、“约(about)”以及其它相似措辞用作近似的措辞而不是程度的措辞，并且由此，被利用以考虑本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
48.本文中参照作为理想化实施方式和/或中间结构的示意性图示的剖面图示和/或分解图示对各种实施方式进行描述。由此，由例如制造技术和/或公差的结果所导致的图示的形状的变化将被预料。因此，本文中所公开的实施方式不应必须被解释为限于特定所示的区的形状，而是将包括由例如制造导致的形状的偏差。通过这种方式，附图中所示的区本质上可为示意性的，并且这些区的形状可不反映装置的区的实际形状，并由此并不必须旨在进行限制。
49.除非另有限定，否则本文中所使用的所有术语(包括技术和科学术语)具有与本公开所属技术领域的普通技术人员通常理解的含义相同的含义。除非在本文中明确地这样限定，否则术语，诸如常用词典中限定的那些，应被解释为具有与它们在相关领域的上下文中
的含义一致的含义，并且不应以理想化或过于正式的意义来解释。
50.图1是示出根据本发明的原理构造的根据实施方式的显示装置的框图。
51.参照图1，显示装置100可包括显示面板pn、栅极驱动电路gdv、数据驱动电路ddv和时序控制器con。显示面板pn可包括显示区域dp和非显示区域adp。栅极驱动电路gdv、数据驱动电路ddv和时序控制器con可布置在非显示区域adp中。
52.在显示区域dp中可布置有多个栅极线gl1至gln、多个数据线dl1至dlm和多个像素p。多个栅极线gl1至gln可与多个数据线dl1至dlm交叉并且彼此绝缘。多个像素p可电连接到多个栅极线gl1至gln和多个数据线dl1至dlm。多个像素p中的每个可包括发光二极管。在显示区域dp中，发光二极管可显示图像。例如，发光二极管可包括有机发光二极管(oled)、量子点有机发光二极管(qdoled)和量子点纳米发光二极管等。
53.时序控制器con可基于控制信号ctrl和输入图像数据idat来生成栅极控制信号gctrl、数据控制信号dctrl和输出图像数据odat。例如，控制信号ctrl可包括垂直同步信号、水平同步信号、输入数据使能信号、主时钟信号等。例如，输入图像数据idat可为包括红色图像数据、绿色图像数据和蓝色图像数据的rgb数据。替代性地，输入图像数据idat可包括品红色图像数据、青色图像数据和黄色图像数据。
54.栅极驱动电路gdv可基于从时序控制器con提供的栅极控制信号gctrl来生成栅极信号。例如，栅极控制信号gctrl可包括垂直起始信号、时钟信号、栅极关断信号等。
55.栅极驱动电路gdv可通过多个栅极线gl1至gln电连接到像素p，并且可顺序地输出栅极信号。多个像素p中的每个可根据栅极信号中的相应栅极信号的控制来接收数据电压。
56.数据驱动电路ddv可基于从时序控制器con提供的数据控制信号dctrl和输出图像数据odat来生成数据电压。例如，数据控制信号dctrl可包括输出数据使能信号、水平起始信号和负载信号。
57.数据驱动电路ddv可通过多个数据线dl1至dlm电连接到像素p，并且可生成数据电压。多个像素p中的每个可通过接收针对与数据电压中的相应数据电压对应的亮度的信号来显示图像。
58.图2是图1中所示的栅极驱动电路的框图。
59.参照图2，栅极驱动电路gdv可为一个移位寄存器。移位寄存器可包括多个单元级st1至stn和虚拟级std。虚拟级std可不连接到栅极线gl1至gln。多个单元级st1至stn中的每个可以下面的方式从属连接：第一单元级st1的输出被提供为对第二单元级st2的输入并且第二单元级st2的输出被提供为对第一单元级st1的输入，第二单元级st2的输出被提供为对第三单元级st3的输入并且第三单元级st3的输出被提供为对第二单元级st2的输入等。多个单元级st1至stn中的每个可将输出信号cr1至crn顺序地输出到对应的栅极线gl1至gln。多个单元级st1至stn中的每个可从时序控制器con接收栅极控制信号gctrl。栅极控制信号gctrl可包括垂直起始信号和至少一个时钟信号。例如，栅极控制信号gctrl可包括垂直起始信号stv、时钟信号clk和栅极关断信号vss。
60.第一单元级st1可接收垂直起始信号stv、时钟信号clk、栅极关断信号vss和从第二单元级st2输出的第二输出信号cr2。第一单元级st1可将第一输出信号cr1输出到第一栅极线gl1。在这种情况下，第一输出信号cr1可为时钟信号clk。
61.第二单元级st2至第n单元级stn中的每个可接收来自前一单元级的输出信号、来
自下一单元级的输出信号、时钟信号clk和栅极关断信号vss。例如，第二单元级st2可接收从第一单元级st1输出的第一输出信号cr1、从第三单元级st3输出的第三输出信号cr3、时钟信号clk和栅极关断信号vss。第二单元级st2可将第二输出信号cr2输出到第二栅极线gl2。在这种情况下，第二输出信号cr2可为时钟信号clk。
62.图3是图2的多个单元级之中的第k单元级的电路图。
63.参照图3，第k单元级stk可至少包括第一晶体管tr1、第一电容器c1和第二电容器c2。例如，第k单元级stk可包括第一电容器c1、第二电容器c2、第一晶体管tr1、第二晶体管tr2、第三晶体管tr3和第四晶体管tr4。
64.第一晶体管tr1可包括下栅电极m10、连接到q节点qn的上栅电极m20、输入有时钟信号clk的第二电极m32和连接到输出节点on的第一电极m31。下栅电极m10和上栅电极m20可由第一电容器c1电耦合。第二电容器c2可由上栅电极m20和第一电极m31限定。稍后将参照图8对第一晶体管tr1、第一电容器c1和第二电容器c2的详细结构进行描述。
65.当第一晶体管tr1是nmos时，第二电极m32可为漏电极，并且第一电极m31可为源电极。当第一晶体管tr1是pmos时，第二电极m32可为源电极，并且第一电极m31可为漏电极。在下文中，将仅对第一晶体管tr1是nmos的情况进行描述，但是第一晶体管tr1可替代性地为pmos。本领域技术人员将能够清楚地理解第一晶体管tr1是pmos的情况。
66.第二晶体管tr2的漏电极和栅电极可接收第k-1单元级的第k-1输出信号crk-1。第二晶体管tr2的源电极可连接到第三晶体管tr3的漏电极。
67.第三晶体管tr3的栅电极可接收第k 1单元级的第k 1输出信号crk 1。第三晶体管tr3的漏电极可接收栅极关断信号vss。
68.第四晶体管tr4的栅电极可接收第k 1单元级的第k 1输出信号crk 1。第四晶体管tr4的漏电极可接收栅极关断信号vss。第四晶体管tr4的源电极可连接到输出节点on。
69.图4是示出图3中所示的q节点的电势和输出信号的波形图。
70.参照图4，时钟信号clk、第k-1单元级的第k-1输出信号crk-1、第k 1单元级的第k 1输出信号crk 1和栅极关断信号vss可为栅极高电压或栅极低电压。当第一晶体管tr1是nmos时，当栅极高电压vgh被施加到上栅电极m20和下栅电极m10时，第一晶体管tr1导通。当第一晶体管tr1是pmos时，当栅极低电压vgl被施加到上栅电极m20和下栅电极m10时，第一晶体管tr1导通。在下文中，将仅对第一晶体管tr1是nmos的情况进行描述，但是第一晶体管tr1可替代性地为pmos。本领域技术人员将能够清楚地理解第一晶体管tr1是pmos的情况。
71.在第一时段t1中，第k-1输出信号crk-1作为栅极高电压被输入到第k单元级stk，并且时钟信号clk、第k 1输出信号crk 1和栅极关断信号vss被输入为栅极低电压。
72.在第二时段t2中，时钟信号clk作为栅极高电压被输入到第k单元级stk，并且第k-1输出信号crk-1和第k 1输出信号crk 1以及栅极关断信号vss被输入为栅极低电压。
73.在第三时段t3中，第k 1输出信号crk 1作为栅极高电压被输入到第k单元级stk，并且第k-1输出信号crk-1、时钟信号clk和栅极关断信号vss被输入为栅极低电压。
74.图5、图6和图7是示出根据图4的波形图的信号流的电路图。
75.参照图4和图5，当第k-1输出信号crk-1在第一时段t1中作为具有栅极高电压的脉冲被输入到第k单元级stk时，第二晶体管tr2可导通。相应地，可通过导通的第二晶体管tr2将第k-1输出信号crk-1供给到q节点qn。当q节点qn被供给有第k-1输出信号crk-1时，q节点
qn的电压可增加。相应地，连接到q节点qn的上栅电极m20的电压和通过第一电容器c1与上栅电极m20电耦合的下栅电极m10的电压可增加。相应地，第一晶体管tr1可导通。导通的第一晶体管tr1可将被输入为栅极低电压的时钟信号clk输出到输出节点on。
76.参照图4和图6，q节点qn可具有足够高的电压以在第二时段t2中导通第一晶体管tr1。相应地，第一晶体管tr1可导通。当第一晶体管tr1导通时，供给到第一晶体管tr1的第二电极m32的时钟信号clk可输出到输出节点on。
77.当时钟信号clk在第二时段t2中从栅极低电压改变为栅极高电压时，第二电容器c2可将q节点qn处的电压和连接到第一电极m31的输出节点on处的电压自举。具体地，当具有时钟信号clk的栅极高电压的脉冲被供给到输出节点on时，q节点qn处的电压也由于第二电容器c2的耦合而增加。相应地，由于第一晶体管tr1的上栅电极m20和下栅电极m10处的电压以及第一电极m31处的电压被自举，因此上栅电极m20、下栅电极m10和第一电极m31之间的电压可保持恒定。相应地，第一晶体管tr1可保持导通状态。
78.参照图4和图7，在第三时段t3中，当第k 1输出信号crk 1被输出为具有栅极高电压的脉冲时，第三晶体管tr3和第四晶体管tr4可导通。相应地，具有栅极低电压的栅极关断信号vss可被供给到q节点qn和输出节点on。相应地，q节点qn的电压下降，并且连接到q节点qn的上栅电极m20的电压以及通过第一电容器c1与上栅电极m20电耦合的下栅电极m10的电压可下降。当上栅电极m20的电压和下栅电极m10的电压下降时，第一晶体管tr1可关断。此外，栅极关断信号vss可通过导通的第四晶体管tr4供给到输出节点on。
79.图8是示出根据本发明的原理构造的图3的栅极驱动电路的实施方式的一部分3a的平面视图。图9、图10、图11和图12是示出栅极驱动电路的一部分的实施方式的布局图。
80.参照图8，第一晶体管tr1可包括下栅电极m10、上栅电极m20、有源层atv、第一电极m31和第二电极m32。上栅电极m20可布置在下栅电极m10上，并且可连接到q节点qn。有源层atv可布置在下栅电极m10与上栅电极m20之间。第一电极m31连接到输出节点on，并且可接触有源层atv的第一部分31。第二电极m32接触有源层atv的第二部分32，并且可接收时钟信号clk。
81.当第一晶体管tr1是nmos时，当栅极高电压被施加到上栅电极m20和下栅电极m10时，第一晶体管tr1可导通。当第一晶体管tr1导通时，输入到第二电极m32的时钟信号clk可通过有源层atv和第一电极m31输出到输出节点on。
82.当第一晶体管tr1是pmos时，当栅极低电压被施加到上栅电极m20和下栅电极m10时，第一晶体管tr1可导通。当第一晶体管tr1导通时，输入到第二电极m32的时钟信号clk可通过有源层atv和第一电极m31输出到输出节点on。
83.具有上栅电极m20和下栅电极m10的第一晶体管tr1的电容可大于仅具有上栅电极m20或仅具有下栅电极m10的单栅极晶体管的电容。相应地，即使第一晶体管tr1的面积小于单栅极晶体管的面积，第一晶体管tr1的电容也可等于或大于单栅极晶体管的电容。
84.第一电容器c1可限定为下栅电极m10与上栅电极m20重叠的区(图11的a111)。相应地，相比于第一电容器c1与第一晶体管tr1分离地形成的情况，栅极驱动电路gdv的面积可减小。此外，由于第一电容器c1电耦合下栅电极m10和上栅电极m20，因此第一晶体管tr1可不包括用于电连接下栅电极m10和上栅电极m20的接触部分。相应地，栅极驱动电路gdv的面积能减小与接触部分的面积对应的量。
85.第二电容器c2可限定为上栅电极m20与第一电极m31重叠的区(图10的a102)。相应地，相比于第二电容器c2与第一晶体管tr1分离地形成的情况，栅极驱动电路gdv的面积能减小。第一电极m31可通过堆叠在上栅电极m20上而形成。相应地，栅极驱动电路gdv的面积可进一步减小。
86.参照图9，第一电极m31可通过第一连接部a91连接到输出节点on。第二电极m32可通过第二连接部a92接收时钟信号clk。
87.参照图10，上栅电极m20可通过第三连接部a101连接到q节点qn。第二电容器c2可限定为上栅电极m20与第一电极m31重叠的区a102。
88.参照图11，第一电容器c1可限定为下栅电极m10与上栅电极m20重叠的区a111。
89.第一电极m31、第二电极m32、上栅电极m20和下栅电极m10可包括金属。例如，第一电极m31、第二电极m32、上栅电极m20和下栅电极m10可由选自铝(al)、铂(pt)、钯(pd)、银(ag)、镁(mg)、金(au)、镍(ni)、钕(nd)、铱(ir)、铬(cr)、镍(li)、钙(ca)、钼(mo)、钛(ti)、钨(w)、铜(cu)中的一种或多种金属形成，并且可形成为单层或多层。
90.参照图12，有源层atv可包括第一部分31和第二部分32。第一部分31可接触第一电极m31，并且第二部分32可接触第二电极m32。有源层atv可包括一个或多个开口120。开口120可与上栅电极m20重叠。开口120可减少有源层atv的热生成。在一些实施方式中，有源层atv可包括氧化物半导体。在其它实施方式中，有源层atv可包括包含有杂质的多晶硅。
91.图13是沿线i-i'截取的图8的栅极驱动电路的剖面视图。
92.参照图13，第一晶体管tr1可包括下栅极绝缘层131、第一绝缘层132和上栅极绝缘层133。
93.下栅极绝缘层131可布置在下栅电极m10与有源层atv之间。下栅极绝缘层131可使下栅电极m10和有源层atv电绝缘。第一绝缘层132可布置在下栅极绝缘层131与上栅电极m20之间，并且可覆盖有源层atv。第一绝缘层132可使有源层atv和上栅电极m20电绝缘。
94.上栅极绝缘层133可布置在第一绝缘层132上，并且可覆盖上栅电极m20。上栅极绝缘层133可使第一电极m31和第二电极m32与上栅电极m20电绝缘。
95.下栅极绝缘层131、第一绝缘层132和上栅极绝缘层133可包括绝缘材料。例如，下栅极绝缘层131、第一绝缘层132和上栅极绝缘层133中的每个可包括氧化硅。
96.图14是沿线ii-ii'截取的图8的栅极驱动电路的剖面视图。
97.参照图14，第一电容器c1可限定为下栅电极m10与上栅电极m20重叠的区(图11的a111)。第二电容器c2可限定为第一电极m31与上栅电极m20重叠的区(图10的a102)。有源层atv可包括与上栅电极m20重叠的开口120。开口120可减少有源层atv的热生成。
98.根据本发明的原理和实施方式构造的栅极驱动器可应用于显示装置和包括该显示装置的电子装置。例如，它们可用在高分辨率智能电话、移动电话、智能平板、智能手表、平板pc、车辆导航系统、电视、计算机监视器等中。
99.虽然已在本文中描述了某些实施方式和实现方式，但是其它实施方式和变型将通过本描述而显而易见。相应地，如对于本领域普通技术人员显而易见的，本发明概念不限于这样的实施方式，而是限于随附的权利要求以及各种明显变型和等同排列的较宽的范围。