半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.磁性随机存取存储器(magnetic random access memory，mram)是一种非挥发性的磁性随机存储器，所谓“非挥发性”是指关掉电源后，仍可以保持记忆完整。mram器件拥有静态随机存储器(sram)的高速读取写入能力，以及动态随机存储器(dram)的高集成度，而且基本上可以无限次地重复写入，mram器件是一种“全动能”的固态存储器。因而，其应用前景非常可观，有望主导下一代存储器市场。
3.在mram器件中，通过存储元件的磁性状态存储数据。mram单元通常由一个晶体管和一个磁性隧道结(magnetic tunnel junction，mtj)结构共同组成一个存储单元。所述mtj结构包括至少两个电磁层以及用于隔离所述两个电磁层的绝缘层。所述两个电磁层可以维持由绝缘层分隔的两个磁性极化场，其中之一为固定磁性层，或称为被钉扎(pinned)层，其极化方向是固定的：另一个是自由转动磁性层，其极化方向可以外部场的变化而改变。当两个电磁层的极化方向平行时，流经mtj结构的隧穿电流具有最大值，mtj结构单元电阻较低：当两个磁性层的极化方向反平行时，流经mtj结构的穿电流具有最小值，mtj结构单元电阻较高。通过测量mram单元的电阻来读取信息，这就是mtj结构的工作原理。
4.此外，为了与cmos集成电路制各工艺相兼容，通常来说，mtj设置在cmos集成电路的两层金属层之间，例如设置在第一层金属层与第二层金属层之间，所述两层金属层之间通过通孔(via)互连结构实现电连接。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成磁性随机存取存储器的存储区；在所述基底上形成第一介电层、以及贯穿所述存储区的第一介电层的底部插塞；在所述底部插塞的顶面形成互连凸块；在所述存储区中，在所述第一介电层上形成底部电极层，所述底部电极层还延伸覆盖所述互连凸块的各个表面；在所述存储区中，在所述互连凸块侧部的所述底部电极层上形成磁性隧道结叠层结构、以及位于所述磁性隧道结叠层结构顶部的顶部电极层；形成覆盖所述底部电极层和顶部电极层的第二介电层；在所述顶部电极层上方的所述第二介电层中形成顶部插塞，所述顶部插塞电连接所述顶部电极层。
7.相应的，本发明实施例还提供一种半导体结构，包括：基底，包括用于形成磁性随机存取存储器的存储区；第一介电层，位于所述基底上；底部插塞，贯穿所述存储区的第一介电层；互连凸块，位于所述底部插塞的顶面；位于所述存储区中的底部电极层，所述底部电极层覆盖所述第一介电层，且延伸覆盖所述互连凸块的各个表面；位于所述存储区中的
磁性隧道结叠层结构，所述磁性隧道结叠层结构位于所述互连凸块侧部的所述底部电极层上；顶部电极层，位于所述磁性隧道结叠层结构的顶部；第二介电层，覆盖所述底部电极层和顶部电极层；顶部插塞，贯穿所述顶部电极层上方的所述第二介电层，所述顶部插塞电连接所述顶部电极层。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供的形成方法中，在形成底部电极层之前，先在底部插塞的顶面形成互连凸块，因此，在第一介电层上形成底部电极层时，所述底部电极层还延伸覆盖所述互连凸块的各个表面，通过形成互连凸块，不仅实现了底部插塞和底部电极层的电连接，而且，与底部电极层与底部插塞的顶面相接触的方案相比，所述底部电极层和互连凸块的接触面积更大，从而降低底部电极层和底部插塞之间的接触电阻，这有利于降低磁性随机存取存储器的“读取”和“写入”所需的电流，相应可以降低器件的功耗、延长器件的寿命，进而提高了磁性随机存取存储器的性能。
附图说明
10.图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图3至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.目前磁性随机存取存储器的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
13.图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
14.参考图1，提供基底10，所述基底10上用于形成磁性随机存取存储器的区域为存储区10m，剩余的区域为非存储区10n；在所述基底10上形成介电层20、以及贯穿所述介电层20的底部插塞25。
15.参考图2，形成覆盖介电层20和底部插塞25的底部电极材料层30；在所述存储区10m中，在所述底部插塞25侧部的底部电极材料层30上形成磁性隧道结叠层结构35、以及位于所述磁性隧道结叠层结构35顶部的顶部电极层40。
16.继续参考图2，在所述存储区10m中，形成覆盖所述底部电极材料层30和顶部电极层40的遮挡层50；去除所述遮挡层50露出的底部电极材料层30，所述存储区10m中的剩余底部电极材料层30作为底部电极层60。
17.其中，底部电极层40的材料通常为能够产生自旋霍尔效应(spin hall effect)的材料，但是，当底部电极层40的材料满足上述特性时，底部电极层40的材料的电阻率通常较大，这导致底部电极层40和底部插塞25之间的接触电阻较大，从而导致器件“读取”和“写入”所需的电流较大，相应导致器件的功耗较大、器件的寿命减短，进而导致磁性随机存取存储器的性能不佳。
18.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成磁性随机存取存储器的存储区；在所述基底上形成第一介电层、以及贯穿所述存储区的第一介电层的底部插塞；在所述底部插塞的顶面形成互连凸块；在所述
存储区中，在所述第一介电层上形成底部电极层，所述底部电极层还延伸覆盖所述互连凸块的各个表面；在所述存储区中，在所述互连凸块侧部的所述底部电极层上形成磁性隧道结叠层结构、以及位于所述磁性隧道结叠层结构顶部的顶部电极层；形成覆盖所述底部电极层和顶部电极层的第二介电层；在所述顶部电极层上方的所述第二介电层中形成顶部插塞，所述顶部插塞电连接所述顶部电极层。
19.本发明实施例所提供的形成方法中，互连凸块不仅实现了底部插塞和底部电极层的电连接，而且，与底部电极层与底部插塞的顶面相接触的方案相比，所述底部电极层和互连凸块的接触面积更大，从而降低底部电极层和底部插塞之间的接触电阻，这有利于降低磁性随机存取存储器的“读取”和“写入”所需的电流，相应可以降低器件的功耗、延长器件的寿命，进而提高了磁性随机存取存储器的性能。
20.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
21.图3至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
22.参考图3，提供基底100，包括用于形成磁性随机存取存储器的存储区10m。
23.所述基底100用于为后续工艺制程提供工艺平台。本实施例中，所述基底100包括衬底(图未示)。以基底100用于形成平面型场效应晶体管为例，所述衬底为平面型衬底。在其他实施例中，当基底用于形成鳍式场效应晶体管(finfet)时，基底相应还包括位于凸出于衬底的鳍部。作为一种示例，所述衬底为硅衬底。在其他实施例中，所述衬底还可以为其他材料类型的衬底。
24.基底100还包括位于衬底上的功能结构，例如：所述功能结构可以包括mos晶体管等半导体器件、电阻结构等。本实施例中，所述基底100还包括位于衬底上的前层介电层110、以及位于前层介电层110中的前层金属互连线120。
25.所述前层介电层110为金属层间介电层(imd)，用于实现后段制程中金属互连线之间的电隔离。前层介电层110的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等介电材料。作为一种示例，前层介电层110的材料为超低k介质材料，有利于降低后段互连结构之间的寄生电容，进而有利于减小后段rc延迟。具体地，所述超低k介质材料可以为含有孔洞的sioch。
26.前层金属互连线120可以为任意一层金属层(mx)，前层金属互连线120用于与位于基底100中的器件、其他互连结构或者外部电路实现电连接。例如：所述前层金属互连线120与位于基底100中的mos晶体管的源漏掺杂区实现电连接。本实施例中，前层金属互连线120的材料为cu。cu的电阻率较低，有利于减小器件的rc延迟，而且cu具有优良的抗电迁移能力。在其他实施例中，前层金属互连线的材料还可以为al或w等导电材料。
27.本实施例中，所述基底100上用于形成磁性随机存取存储器的区域为存储区10m，后续在存储区10m的基底100上形成磁性随机存取存储器(magnetic random access memory，mram)。通过将磁性随机存取存储器设置在cmos集成电路的两层互连线之间，从而使得磁性随机存取存储器的制备工艺与cmos集成电路制各工艺相兼容。相应的，基底100上剩余的区域为非存储区10n，所述非存储区10n可以用于形成其他类型的器件(例如：逻辑器
件等)。
28.继续参考图3，在所述基底100上形成第一介电层130、以及贯穿所述存储区10m的第一介电层130的底部插塞140。
29.第一介电层130用于实现相邻底部插塞140之间的电隔离，还用于实现前层金属互连线120与后续形成的磁性隧道结叠层结构之间的电隔离。本实施例中，第一介电层130形成在前层介电层110上且覆盖前层金属互连线120。第一介电层130的材料可以为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介电材料。
30.所述底部插塞140电连接前层金属互连线120，所述底部插塞140用于实现前层金属互连线120与磁性随机存取存储器中的底部电极层之间的电连接，从而使底部电极层通过底部插塞140与mos晶体管的源漏掺杂区实现电连接。所述底部插塞140的材料可以包括cu、w、al、tin、tan和ti中的一种或多种。本实施例中，所述底部插塞140的材料为cu。
31.继续参考图3，在所述底部插塞140的顶面形成互连凸块150。
32.后续在存储区10m中，在第一介电层130上形成底部电极层，底部电极层还延伸覆盖互连凸块150的各个表面，互连凸块150不仅实现了底部插塞140和底部电极层的电连接，而且，与底部电极层与底部插塞的顶面相接触的方案相比，底部电极层和互连凸块150的接触面积更大，从而降低底部电极层和底部插塞140之间的接触电阻，这有利于降低磁性随机存取存储器的“读取”和“写入”所需的电流，相应可以降低器件的功耗、延长器件的寿命，进而提高了磁性随机存取存储器的性能。
33.具体地，采用选择性沉积工艺，在底部插塞140的顶面形成互连凸块150。通过采用选择性沉积工艺，互连凸块150能够选择性地沉积在导电性强的膜层(例如：金属层)表面，而难以沉积在导电能力弱的膜层(例如：导电能力弱的导电层或者电介质层)表面，也就是说，互连凸块150能够有选择性地形成在底部插塞140的顶面，而难以形成在第一介电层130表面，从而使互连凸块150能够精准地形成在底部插塞140的顶面，这相应提高了互连凸块150和底部插塞140的对准精度。而且，在互连凸块150的形成过程中，无需进行刻蚀工艺，简化了工艺步骤，且能够避免因刻蚀工艺带来的损伤。
34.本实施例中，所述选择性沉积工艺为选择性化学气相沉积(selective cvd)工艺。选择性化学气相沉积工艺具有较好的选择性沉积效果，且工艺稳定性较高。具体地，所述选择性化学气相沉积工艺所使用的前驱物为仅选择性沉积在导电材料(即底部插塞140)表面的有机金属化合物，且所述有机金属化合物含有所述互连凸块150材料中的元素，所述选择性化学气相沉积工艺所使用的载气为氢气、氦气和氩气中的一种或多种，所述前驱物通过载气进入反应腔室中。其中，通过选用有机金属化合物，从而能够实现分解反应。
35.在选择性化学气相沉积工艺的过程中，由于底部插塞140的导电性强，其表面的自由电子较多，自由电子能够打断前驱物的化学键，使得前驱物发生分解反应，从而在底部插塞140的顶部选择性的地形成互连凸块150。而第一介电层130为绝缘材料，因此，难以在底部插塞140露出的第一介电层130表面形成互连凸块150。
36.选择性化学气相沉积工艺的工艺温度不宜过低，也不宜过高。如果工艺温度过低，则容易导致前驱物无法实现分解反应，即导致前驱物中的沉积材料难以释放处理并用于沉积，从而降低了互连凸块150的形成质量，并容易导致互连凸块150的厚度无法满足工艺需求；增大工艺温度，有利于提高互连凸块150的形成速率，但是，如果工艺温度过高，则容易
导致热预算过大，而且，还可能对基底内100内已形成的掺杂区的掺杂离子分布造成影响，不利于提高半导体结构的性能。为此，本实施例中，所述选择性化学气相沉积工艺的工艺温度为100℃至400℃。例如，选择性化学气相沉积工艺的工艺温度为200℃或300℃。
37.增大所述选择性化学气相沉积工艺的工艺压强，能够增大前驱物的化学键断裂的概率，相应提高互连凸块150的形成速率，但是，如果所述工艺压强过大，容易降低所述选择性化学气相沉积工艺的反应稳定性。为此，本实施例中，所述选择性化学气相沉积工艺的工艺压强为1torr至50torr。例如，所述选择性化学气相沉积工艺的工艺压强为5torr、10torr或30torr。
38.需要说明的是，在实际形成工艺过程中，根据互连凸块150的材料，可相应调整所述选择性化学气相沉积工艺的参数。
39.在其他实施例中，所述选择性沉积工艺还可以为选择性无电金属沉积(selective electroless metal deposition，semd)工艺。利用semd工艺，导电材料可以选择性地沉积在导电性强的导电层表面，也具有很高的选择性。
40.互连凸块150的材料包括钴(co)、钨(w)、钌(ru)、铜(cu)和钴钨(cow)中的一种或多种。这些材料与导电材料具有较好的粘附性，且能够采用选择性沉积工艺形成于底部插塞140的顶面。本实施例中，互连凸块150的材料为钴。钴的选择性沉积效果较佳，且钴与铜具有更好的粘附性，从而提高所述互连凸块150和底部插塞140之间的粘附性。相应的，在所述选择性化学气相沉积工艺中，所述前驱物为含有钴的有机金属化合物。作为一种示例，所述前驱物包括二羰基环戊二烯基钴(c7h5coo2)。
41.互连凸块150的厚度不宜过小，也不宜过大。如果互连凸块150的厚度过小，则相应会减小互连凸块150的侧面的表面积，从而难以显著增加底部电极层和互连凸块150的接触面积，不利于降低底部电极层和底部插塞140之间的接触电阻；如果互连凸块150的厚度过大，则容易降低后续形成的底部电极层的台阶覆盖效果，且还会导致器件的总厚度过大。为此，本实施例中，互连凸块150的厚度为5纳米至50纳米。例如，互连凸块150的厚度为10纳米、20纳米、30纳米或40纳米。
42.根据所选用的沉积工艺，所述互连凸块150的纵截面形状可以为梯形、方形或半圆形。通过形成所述形状的互连凸块150，有利于提高后续底部电极层的台阶覆盖效果。本实施例中，采用选择性化学气相沉积工艺形成所述互连凸块150，因此，互连凸块150的纵截面形状为梯形。也就是说，互连凸块150的侧面和基底100表面的夹角为钝角，互连凸块150的侧面为倾斜面，从而提高后续底部电极层的台阶覆盖能力。
43.其中，互连凸块150的侧面和基底100表面的夹角不宜过大。如果互连凸块150的侧面和基底100表面的夹角过大，则容易导致互连凸块150的顶面的表面积过小，从而难以显著增加底部电极层和互连凸块150的接触面积，不利于降低底部电极层和底部插塞140之间的接触电阻。为此，本实施例中，互连凸块150的侧面和基底100表面的夹角小于或等于80度。例如，互连凸块150的侧面和基底100表面的夹角为75度。
44.在另一些实施例中，采用选择性无电金属沉积工艺形成所述互连凸块，所述互连凸块的纵截面形状相应为半圆形，即所述互连凸块为半球体。
45.结合参考图4至图5，图5是图4中虚线圈所示位置的放大图，在所述存储区10m中，在所述第一介电层130上形成底部电极层210，所述底部电极层210还延伸覆盖所述互连凸
块150的各个表面
46.底部电极层210通过互连凸块150和底部插塞140实现电连接，从而使磁性随机存取存储器通过底部电极210、互连凸块150和底部插塞140与mos晶体管的源漏掺杂区电连接。
47.具体地，底部电极层210为自旋转轨道扭矩(spin orbit torque，sot)材料层，用于提供自旋轨道矩(sot layer)。后续在底部电极层210上形成磁性隧道结叠层结构，磁性隧道结叠层结构包括由下而上依次堆叠的自由磁层(free layer)、隧穿层(tunnel barrier layer)和固定磁层(pin layer)，在磁性随机存取存储器写入数据时，电流经过整个底部电极层210，底部电极层210形成自旋霍尔效应(spin hall effect)，从而改变了临近的自由磁层的自旋方向，进而完成“写入”操作。在磁性随机存取存储器读取数据时，电流流经磁性隧道结叠层结构和部分的底部电极层210并流向底部插塞140，从而完成“读取”操作。
48.其中，为了使磁性随机存取存储器能够实现“写入”的功能，底部电极层210的材料为能够有效形成自旋霍尔效应的材料，从而能够有效改变自由磁层的自旋方向。具体地，底部电极层210的材料可以包括钽、钨、铂、硼掺杂的钽、铂金合金、铂钯合金、硒化铋和锑化铋中的一种或多种。
49.本实施例中，底部电极层210采用沉积工艺形成，因此，形成底部电极层210后，底部电极层210保形覆盖第一介电层130和互连凸块150。具体地，沉积工艺可以为物理气相沉积工艺。
50.需要说明的是，底部电极层210的材料为能够有效形成自旋霍尔效应的材料，从而导致所述底部电极层210的材料的电阻率通常较大，但是，由于底部电极层210和互连凸块150的接触面积较大，因此，能够在所述底部电极层210的材料不变的情况下，降低底部电极层和底部插塞140之间的接触电阻。
51.结合参考图4至图7，图7是图6中虚线圈所示位置的放大图，在存储区10m中，在互连凸块150侧部的底部电极层210上形成磁性隧道结叠层结构240(如图7所示)、以及位于磁性隧道结叠层结构240顶部的顶部电极层230(如图7所示)。
52.磁性随机存取存储器通过顶部电极层230与外部电路电连接。本实施例中，顶部电极层230的材料可以包括钽(ta)、氮化钽(tan)、钛(ti)和氮化钛(tin)中的一种或多种。在磁性随机存取存储器的读取操作中，电流流经顶部电极层230，磁性隧道结叠层结构240、底部电极层210和底部插塞140到达mos晶体管的源漏掺杂区。
53.如图7所示，本实施例中，磁性隧道结叠层结构240包括由下而上依次堆叠的自由磁层241、隧穿层242和固定磁层243。
54.自由磁层241的磁化方向是自由的。具体地，自由磁层241的磁化方向可以自由旋转，所述自由磁层241的磁化方向有两个稳定的取向，分别与固定磁层241的磁化方向平行或反平行，从而使得磁性隧道结叠层结构240能够处于低阻态或高阻态。所述自由磁层241的材料为铁磁材料，例如：cofeb或cofe。
55.固定磁层243的磁化方向是固定的，从而够作为所述自由磁层241的磁化方向参考层。所述固定磁层243的材料也为铁磁材料，例如：cofeb或cofe。
56.隧穿层242用于隔离自由磁层241和固定磁层243。本实施例中，所述隧穿层242的
材料为mgo。在其他实施例中，所述隧穿层的材料还可以为为sro、bao、rao、sio2、al2o3、hfo2、nio、gdo、ta2o5、moo2、tio2或wo2。
57.本实施例中，磁性隧道结叠层结构240还包括位于固定磁层243上的合成反铁磁(synthetic antiferromagnets)层244。合成反铁磁层244提高了器件的热稳定性，并将固定磁层243的磁化方向规定在一个方向，自由磁层241的磁化方向可通过实施外部电磁力改变。作为一种示例，合成反铁磁层244包括由下而上交替堆叠的钴层和铂层。
58.本实施例中，利用图形化处理的方式，确定磁性隧道结叠层结构240的宽度。具体地，形成磁性隧道结叠层结构240以及顶部电极层230的步骤包括：如图4和图5所示，形成保形覆盖底部电极层210的磁性隧道结材料叠层220、以及位于磁性隧道结材料叠层220上的顶部电极材料层235；如图6和图7所示，依次图形化顶部电极材料层235和磁性隧道结材料叠层220，剩余磁性隧道结材料叠层220作为磁性隧道结叠层结构240，剩余顶部电极材料层235作为顶部电极层230。
59.相应的，磁性隧道结材料叠层220包括由下而上依次堆叠的自由磁材料层221、隧穿材料层222、固定磁材料层223和抗铁磁材料层224。
60.本实施例中，采用沉积工艺，形成磁性隧道结材料叠层220和顶部电极材料层235。具体地，所述沉积工艺可以为物理气相沉积工艺。
61.结合参考图8和图9，形成磁性隧道结叠层结构240(如图7所示)以及顶部电极层230后，还包括：去除位于非存储区10n中的底部电极层210。
62.通过去除非存储区10n中的底部电极层210，从而避免对其他类型的器件产生影响。
63.本实施例中，形成磁性隧道结叠层结构240以及顶部电极层230后，去除位于非存储区10n中的底部电极层210之前，所述形成方法还包括：在存储区10m中，形成覆盖底部电极层210和顶部电极层230的保护介电层260。
64.去除位于非存储区10n中的底部电极层210的过程中，保护介电层260用于作为掩膜，从而保护存储区10m的底部电极层210。而且，保护介电层260的材料为介电材料，与采用有机材料的掩膜层的方案相比，通过采用介电材料，减小对器件的损伤，此外，后续去除位于非存储区10n中的底部电极层210后，能够省去去除保护介电层260的步骤，从而简化工艺步骤。
65.保护介电层260的材料可以为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介电材料。本实施例中，保护介电层260的材料为氧化硅。
66.具体地，通过依次进行的沉积工艺、平坦化工艺和刻蚀工艺，形成保护介电层260。其中，沉积工艺可以为化学气相沉积工艺，平坦化工艺可以为化学机械研磨工艺，刻蚀工艺可以为各向异性的干法刻蚀工艺。
67.相应的，如图9所示，去除位于非存储区10n中的底部电极层210的步骤包括：以保护介电层260作为掩膜，去除保护介电层260露出的底部电极材料层210。作为一种示例，采用各向异性的干法刻蚀工艺刻蚀所述保护介电层260露出的所述底部电极材料层210。
68.参考图10，形成覆盖底部电极层210和顶部电极层230的第二介电层270。
69.后续在顶部电极层230上方的第二介电层270中形成电连接顶部电极层230的顶部插塞，所述第二介电层270用于对顶部插塞实现电隔离。
70.具体地，所述第二介电层270覆盖所述保护介电层260。本实施例中，所述第二介电层270和保护介电层260构成顶部介电层280。
71.第二介电层270的材料可以为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介电材料。本实施例中，第二介电层270的材料为氧化硅，第二介电层270和保护介电层260的材料相同，在后续形成顶部插塞，降低了刻蚀工艺的复杂度。
72.具体地，通过依次进行的沉积工艺和平坦化工艺，形成第二介电层270。其中，沉积工艺可以为化学气相沉积工艺，平坦化工艺可以为化学机械研磨工艺。
73.结合参考图11至图14，在所述顶部电极层230上方的第二介电层270中形成顶部插塞320(如图14所示)，所述顶部插塞320电连接顶部电极层230。
74.顶部插塞320用于与外部电路(例如：位线)实现电连接。本实施例中，顶部插塞320的材料为cu。cu的电阻率较低，有利于减小器件的rc延迟，而且cu具有优良的抗电迁移能力。在其他实施例中，顶部插塞的材料还可以为al或w等导电材料。
75.以下结合附图，对形成所述顶部插塞320的步骤做详细说明。
76.如图11所示，形成贯穿所述顶部电极层230上方的第二介电层270的顶部导电孔290。所述顶部导电孔290用于为后续形成顶部插塞提供空间位置。
77.本实施例中，顶部导电孔290的底部露出顶部电极层230，从而使后续顶部插塞能够与顶部电极层230相接触。具体地，所述第二介电层270和保护介电层260构成顶部介电层280，所述顶部导电孔290贯穿所述顶部介电层280。本实施例中，采用各向异性的干法刻蚀工艺，依次刻蚀第二介电层270和保护介电层260。干法刻蚀工艺具有较好的刻蚀剖面控制性，有利于提高所述顶部导电孔290的剖面形貌质量。
78.如图12和图13所示，沿垂直于所述基底100表面的方向，对所述顶部导电孔290底部的顶部电极层230进行轰击(re-sputter)处理。
79.通过轰击处理，能够去除顶部电极层230表面的自然氧化层，从而使后续顶部插塞与顶部电极层230更好地接触，进而减小两者的接触电阻。
80.本实施例中，采用中性等离子体进行轰击处理。在轰击处理的过程中，中性等离子体沿垂直于基底100表面的方向运动，离子轰击的方向性较强，该工艺具有较高的各向异性，从而减小对顶部导电孔290的侧壁的损伤。而且，采用中性等离子体进行所述轰击处理，防止引入杂质，此外，中性等离子体由轰击气体被等离子体化后所获得，轰击气体不会与其他膜层发生反应，从而减小对各膜层性能的影响，进而防止对半导体结构的性能产生不良影响。中性等离子体所对应元素的相对分子质量较大，以提高轰击处理的效率。具体地，所述中性等离子体包括ar等离子体、n等离子体和he等离子体中的一种或多种。本实施例中，采用ar等离子体进行所述轰击处理，轰击气体相应包括氩气。氩气为常用的气体，具有成本低、工艺兼容性高、操作安全等优点。
81.氩气的气体流量不宜过小，也不宜过大。如果气体流量过小，则相应会导致等离子体密度过低，容易降低所述轰击处理的效率和效果；如果气体流量过大，等离子体密度相应过高，容易对所述顶部导电孔290底部的底部电极层230造成损伤。为此，本实施例中，氩气的气体流量为2sccm(标准毫升/分钟)至100sccm。其中，根据腔室(chamber)的大小适应性调整氩气的气体流量。
82.ar等离子体是利用射频电源产生并维持，且所述轰击处理采用两个射频电源，其
中一个射频电源用来在反应腔体(chamber)中产生并维持ar等离子体，另一个射频电源加在衬底背面，用于产生偏压，使得等离子体中的ar粒子受到偏压电场的作用而垂直轰击顶部导电孔290的底部。因此，所述轰击处理的射频功率不宜过小，也不宜过大。如果射频功率过小，容易引起等离子体的不稳定性以及分布均匀性，且还容易降低等离子体中的离子能量，从而降低所述轰击处理的效果均一性；如果射频功率过大，等离子体中的离子能量过大，从而容易对所述顶部导电孔290底部的底部电极层230造成损伤。本实施例中，两个射频电源的射频功率均为100kw(千瓦)至5000w。
83.偏置电压的电源功率不宜过小，也不宜过大。如果偏置电压的电源功率过小，则容易降低轰击处理的效率和效果；如果偏置电压的电源功率过大，则容易对顶部电极层230造成损伤。为此，本实施例中，偏置电压的电源功率为100w至2000w。例如，偏置电压的电源功率为200w、500w、1000w或1500w。
84.所述轰击处理的工艺压强不宜过小，也不宜过大。如果所述轰击处理的工艺压强过小，则容易引起等离子体的不稳定性，从而降低所述轰击处理的效果均一性；如果所述轰击处理的工艺压强过大，则容易降低轰击处理的效率和效果。为此，本实施例中，所述轰击处理的工艺压强为0.1pa至10pa。所述轰击处理的工艺压强为1pa或3pa。
85.轰击处理的工艺时间不宜过长，也不宜过短。如果工艺时间过短，在上述参数的设定下，所述轰击处理的效果较差；由于所述轰击处理为物理轰击，如果工艺时间过长，对所述顶部导电孔290底部的底部电极层230造成损伤。为此，本实施例中，所述轰击处理的工艺时间为1s(秒)至10s。
86.本实施例中，通过合理设定轰击处理的各个参数并相互配合，从而在提高轰击处理的效果的同时，减小或避免对顶部导电孔290底部的底部电极层230造成损伤。而且，根据所述轰击处理所选用的反应气体，相应调整各工艺参数。
87.如图12所示，需要说明的是，形成顶部导电孔290后，进行轰击处理之前，还包括：形成保形覆盖顶部导电孔290的底部和侧壁的粘附材料层300。
88.粘附材料层300用于为后续形成位于顶部导电孔290的侧壁的粘附层提供工艺基础。后续在顶部导电孔290中形成顶部插塞的过程中，粘附层用于提高顶部插塞的材料在顶部导电孔290中的粘附性。本实施例中，粘附材料层300的材料包括tan或ta中的一种或两种，粘附材料层300的厚度为1纳米至5纳米。
89.因此，如图13所示，轰击处理的步骤还包括：去除顶部导电孔290底部的粘附材料层300，露出所述顶部电极层230，顶部导电孔290侧壁上的剩余粘附材料层300作为粘附层310。
90.通过去除顶部导电孔290底部的粘附材料层300，使得后续顶部插塞与顶部电极层230直接接触，从而降低两者的接触电阻。而且，在轰击处理的过程中，顶部导电孔290底部的粘附材料层300的材料会反溅到顶部导电孔290底部位置处的侧壁上，恰好补充了该位置处的粘附层310厚度，从而提高了粘附层310的性能。
91.如图14所示，在轰击处理后，在顶部导电孔290(如图13所示)中填充导电插塞材料，形成顶部插塞320。
92.具体地，形成顶部插塞320的步骤包括：在顶部导电孔290的底部和侧壁上形成籽晶层(seed layer)(图未示)；在形成有籽晶层的顶部导电孔290中填充导电插塞材料。
93.形成籽晶层的步骤用于为填充导电插塞材料的步骤做好工艺准备，且籽晶层用于提高导电插塞材料在顶部导电孔290内的形成质量。本实施例中，采用物理气相沉积工艺形成籽晶层，籽晶层形成于顶部导电孔290的底部和侧壁上，且还覆盖第二介电层270顶部。本实施例中，形成籽晶层后，采用电化学镀(electro chemical plating，ecp)工艺，向顶部导电孔290中填充导电插塞材料，导电插塞材料覆盖籽晶层。
94.为此，形成顶部插塞320的步骤还包括：对导电插塞材料和籽晶层进行平坦化处理，去除高于第二介电层270顶部的导电插塞材料和籽晶层，保留顶部导电孔290内的剩余导电插塞材料和籽晶层作为所述顶部插塞320。具体地，平坦化处理的工艺可以为化学机械研磨工艺。本实施例中，顶部插塞320的材料为cu，导电插塞材料和籽晶层的材料相应为cu。
95.相应的，本发明还提供一种半导体结构。继续参考图14，示出了本发明半导体结构一实施例的结构示意图。
96.所述半导体结构包括：基底100，包括用于形成磁性随机存取存储器的存储区10m；第一介电层130，位于所述基底100上；底部插塞140，贯穿所述存储区10m的第一介电层130；互连凸块150，位于所述底部插塞140的顶面；位于所述存储区10m中的底部电极层210，所述底部电极层210覆盖第一介电层130，且延伸覆盖所述互连凸块150的各个表面；位于所述存储区10m中的磁性隧道结叠层结构240(如图7所示)，所述磁性隧道结叠层结构240位于所述互连凸块150侧部的底部电极层210上；顶部电极层230，位于所述磁性隧道结叠层结构240的顶部；第二介电层270，覆盖所述底部电极层210和顶部电极层230；顶部插塞320，贯穿所述顶部电极层230上方的第二介电层270，所述顶部插塞320电连接所述顶部电极层230。
97.通过在底部插塞140的顶面设置互连凸块150，不仅实现了底部插塞140和底部电极层210的电连接，而且，底部电极层210延伸覆盖互连凸块150的各个表面，与底部电极层与底部插塞的顶面相接触的方案相比，底部电极层210和互连凸块150的接触面积更大，从而降低底部电极层210和底部插塞140之间的接触电阻，这有利于降低磁性随机存取存储器的“读取”和“写入”所需的电流，相应可以降低器件的功耗、延长器件的寿命，进而提高了磁性随机存取存储器的性能。
98.本实施例中，基底100包括衬底(图未示)，衬底为平面型衬底。在其他实施例中，基底相应还包括位于凸出于衬底的鳍部。作为一种示例，衬底为硅衬底。在其他实施例中，衬底还可以为其他材料类型的衬底。基底100还包括位于衬底上的功能结构，例如：功能结构可以包括mos晶体管等半导体器件、电阻结构等。
99.本实施例中，基底100还包括位于衬底上的前层介电层110、以及位于前层介电层110中的前层金属互连线120。前层介电层110为金属层间介电层(imd)。作为一种示例，前层介电层110的材料为超低k介质材料。具体地，所述超低k介质材料可以为含有孔洞的sioch。
100.前层金属互连线120可以为任意一层金属层(mx)，前层金属互连线120用于与位于基底100中的器件、其他互连结构或者外部电路实现电连接。例如：所述前层金属互连线120通过接触孔插塞，与位于基底100中的mos晶体管的源漏掺杂区电连接。本实施例中，所述前层金属互连线120的材料为cu。在其他实施例中，所述前层金属互连线的材料还可以为al或w等导电材料。
101.本实施例中，基底100上用于形成磁性随机存取存储器的区域为存储区10m。相应的，基底100上剩余的区域为非存储区10n，非存储区10n可以用于形成其他类型的器件(例
如：逻辑器件等)。
102.第一介电层130用于实现相邻底部插塞140之间的电隔离，还用于实现前层金属互连线120与磁性隧道结叠层结构240之间的电隔离。本实施例中，第一介电层130位于前层介电层110上且覆盖前层金属互连线120。第一介电层130的材料可以为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介电材料。
103.底部插塞140电连接前层金属互连线120，底部插塞140用于实现前层金属互连线120与底部电极层210之间的电连接，从而使底部电极层210通过底部插塞140与mos晶体管的源漏掺杂区实现电连接。底部插塞140的材料可以包括cu、w、al、tin、tan和ti中的一种或多种。本实施例中，底部插塞140的材料为cu。
104.底部电极层210和互连凸块150的接触面积较大，从而降低底部电极层210和底部插塞140之间的接触电阻。
105.互连凸块150的材料包括钴、钨、钌、铜和钴钨中的一种或多种。本实施例中，互连凸块150的材料为钴。钴的选择性沉积效果较佳，使得所述互连凸块150能够采用选择性沉积工艺形成，且钴与铜具有更好的粘附性，从而提高互连凸块150和底部插塞140之间的粘附性。
106.互连凸块150的厚度不宜过小，也不宜过大。如果互连凸块150的厚度过小，则相应会减小互连凸块150的侧面的表面积，从而难以显著增加底部电极层和互连凸块150的接触面积，不利于降低底部电极层和底部插塞140之间的接触电阻；如果互连凸块150的厚度过大，则容易降低后续形成的底部电极层210的台阶覆盖性，且还会导致器件的总厚度过大。为此，本实施例中，互连凸块150的厚度为5纳米至50纳米。
107.互连凸块150的纵截面形状可以为梯形、方形或半圆形。底部电极层210在这些形状的互连凸块150表面的台阶覆盖效果较佳。本实施例中，互连凸块150的纵截面形状为梯形，互连凸块150的侧壁为倾斜面，从了提高底部电极层210的台阶覆盖能力。其中，互连凸块150的侧面和基底100表面的夹角不宜过大。如果所述夹角过大，则容易导致互连凸块150的顶面的表面积过小，从而难以显著增加底部电极层和互连凸块150的接触面积，不利于降低底部电极层和底部插塞140之间的接触电阻。为此，本实施例中，所述互连凸块150的侧面和基底100表面的夹角小于或等于80度。
108.底部电极层210通过互连凸块150和底部插塞140实现电连接，从而使磁性随机存取存储器通过底部电极210、互连凸块150和底部插塞140与mos晶体管的源漏掺杂区电连接。
109.具体地，底部电极层210为自旋转轨道扭矩材料层。磁性隧道结叠层结构240包括由下而上依次堆叠的自由磁层241、隧穿层242和固定磁层243，在磁性随机存取存储器写入数据时，电流经过整个底部电极层210，底部电极层210形成自旋霍尔效应，从而改变了临近的自由磁层241的自旋方向，进而完成“写入”的过程。在磁性随机存取存储器读取数据时，电流流经磁性隧道结叠层结构240和部分的底部电极层210并流向底部插塞140，从而完成“读取”操作。
110.其中，为了使磁性随机存取存储器能够实现“写入”的功能，底部电极层210的材料为能够有效形成自旋霍尔效应的材料，从而能够有效改变自由磁层的自旋方向。因此，底部电极层210的材料可以包括钽、钨、铂、硼掺杂的钽、铂金合金、铂钯合金、硒化铋和锑化铋中
的一种或多种。
111.如图7所示，图7示出了磁性隧道结叠层结构240的局部放大图，本实施例中，所述磁性隧道结叠层结构240包括由下而上依次堆叠的自由磁层241、隧穿层242和固定磁层243。
112.自由磁层241的磁化方向是自由的，自由磁层241的材料为铁磁材料，例如：cofeb或cofe。固定磁层243的磁化方向是固定的，固定磁层243的材料也为铁磁材料，例如：cofeb或cofe。隧穿层242用于隔离自由磁层241和固定磁层243。本实施例中，隧穿层242的材料为mgo。在其他实施例中，隧穿层的材料还可以为为sro、bao、rao、sio2、al2o3、hfo2、nio、gdo、ta2o5、moo2、tio2或wo2。
113.本实施例中，磁性隧道结叠层结构240还包括位于固定磁层243上的合成反铁磁层244。合成反铁磁层244将固定磁层243的磁化方向规定在一个方向，自由磁层241的磁化方向可通过实施外部电磁力改变。作为一种示例，合成反铁磁层244包括由下而上交替堆叠的钴层和铂层。
114.磁性随机存取存储器通过顶部电极层230与外部电路(例如：位线)电连接。本实施例中，顶部电极层230的材料可以包括钽、氮化钽、钛和氮化钛中的一种或多种。
115.本实施例中，所述半导体结构还包括：位于存储区10m中的保护介电层260，保护介电层260覆盖底部电极层210和顶部电极层230。在半导体结构的形成过程中，底部电极层210通过沉积工艺形成，因此，在形成底部电极层210后，底部电极层210保形覆盖第一介电层130和互连凸块150，相应的，还需要去除非存储区10n中的底部电极层210，所述保护介电层260用于作为去除非存储区10n中的底部电极层210时的掩膜。保护介电层260的材料可以为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介电材料。本实施例中，保护介电层260的材料为氧化硅。
116.第二介电层270用于对顶部插塞320实现电隔离。具体地，第二介电层270覆盖保护介电层260。本实施例中，第二介电层270和保护介电层260构成顶部介电层280。第二介电层270的材料可以为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介电材料。作为一种示例，第二介电层270的材料为氧化硅。
117.顶部插塞320用于与外部电路(例如：位线)实现电连接。本实施例中，顶部插塞320的材料为cu。在其他实施例中，顶部插塞的材料还可以为al或w等导电材料。具体地，顶部插塞320贯穿顶部介电层280。本实施例中，顶部插塞320的底部和顶部电极层230的顶部相接触，从而降低两者的接触电阻。
118.所述半导体结构还包括：粘附层310，位于顶部插塞320的侧壁和第二介电层270之间。具体地，粘附层310位于顶部插塞320的侧壁和顶部电极层230之间。在所述半导体结构的形成过程中，顶部介电层280中形成有顶部导电孔，顶部插塞320形成于顶部导电孔中。粘附层310相应位于顶部导电孔的侧壁，用于提高顶部插塞320的材料在顶部导电孔中的粘附性。其中，粘附层310仅位于顶部插塞320的侧壁，从而使得顶部插塞320与顶部电极层230直接接触。
119.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
120.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。