半导体器件及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。


背景技术：

2.随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
3.在半导体器件的制作过程中，通常通过金属连接结构实现电流的导通，进而实现半导体器件的特定功能。一般的，在不同半导体器件之间连接有金属插塞，分别与栅极和源/漏区相连接，形成金属插塞后，在金属插塞上形成互联层用于与上层金属之间的连接，但是目前形成金属插塞和互联层的形成质量差，导致形成的半导体器件也具有较差的电学性能。
4.如何形成质量高的金属插塞和互联层，从而保证形成的半导体器件具有良好的性能，这是目前急需解决的问题。


技术实现要素：

5.本发明解决的问题是提供一种半导体器件及其形成方法，使得形成的金属插塞和互联层具有较好的成形质量，保证形成的半导体器件具有良好的性能和良率。
6.为解决上述问题，本发明提供一种半导体器件，包括：基底；源漏插塞层，位于所述基底内；栅极结构，位于所述基底内；介质层，位于所述基底上，且覆盖所述栅极结构和所述源漏插塞层；第一通孔，位于所述介质层内，且底部暴露出一个所述源漏插塞层的顶部表面；第二通孔，位于所述介质层内，且底部暴露出一个所述栅极结构的顶部表面；界面层，位于所述第一通孔暴露出的所述源漏插塞层的顶部表面和所述第二通孔暴露出的所述栅极结构的顶部表面。
7.可选的，还包括：互联层，位于所述界面层的顶部表面，且填充满所述第一通孔和所述第二通孔。
8.可选的，所述界面层的厚度为至
9.可选的，所述界面层的材料为钛-钨合金、钛-钼合金、钽-钨合金或钽-钼合金。
10.相应的，本发明提供还一种半导体器件的形成方法，包括：提供基底，所述基底上具有介质层；刻蚀所述介质层，形成第一通孔和第二通孔，所述第一通孔的底部暴露出所述基底内的一个源漏插塞层的顶部表面，所述第二通孔的底部暴露出所述基底内的一个栅极结构的顶部表面；在暴露出的所述源漏插塞层和所述栅极结构的顶部表面形成界面层。
11.可选的，形成所述界面层的步骤包括：在暴露出的所述源漏插塞层和所述栅极结构的顶部表面形成阻挡层；在所述阻挡层上形成反应层，所述反应层和所述阻挡层发生反应，在所述源漏插塞层和所述栅极结构的表面形成所述界面层。
12.可选的，所述阻挡层的材料为tin、ti或tan中的一种或多种组合。
13.可选的，所述界面层的电阻小于所述阻挡层的电阻。
14.可选的，形成所述阻挡层的工艺为选择性生长工艺、原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺。
15.可选的，所述反应层的材料为钨或者钼。
16.可选的，所述界面层的厚度为至
17.可选的，所述界面层的材料为钛-钨合金、钛-钼合金、钽-钨合金或钽-钼合金。
18.可选的，形成所述界面层之后，还包括：在所述界面层上形成互联层，所述互联层分别填充满所述第一通孔和所述第二通孔。
19.与现有技术相比，本发明的技术方案具有以下优点：
20.本发明的形成方法中，在所述源漏插塞层和所述栅极结构的顶部表面形成界面层，使得所述源漏插塞层和所述栅极结构的顶部表面具有相同性质的界面层，这样后续在所述源漏插塞层和所述栅极结构的顶部表面形成互联层的过程中，能够保证在所述源漏插塞层和所述栅极结构上形成的互联层的速率一致，避免由于生长速率不均衡，导致互联层中孔洞的存在，提高形成的互联层的质量；同时由于所述源漏插塞层上有所述界面层的存在，使得所述源漏插塞层的顶部表面被密封住，这样可以避免所述源漏插塞层在后续工艺中的遭到损伤，提高最终形成的源漏插塞层的质量，从而使得最终形成的半导体器件的性能和良率都得到提高。
21.进一步，所述界面层的电阻小于所述阻挡层的电阻，后续在所述界面层上形成互联层的过程中，由于所述界面层的存在，使得所述第一通孔和所述第二通孔底部的电阻得到降低，从而降低了形成的半导体器件的接触电阻(rc)/方块电阻(rs)，提升形成的半导体器件的电学性能和使用性能。
22.在本发明的器件中，由于界面层位于所述第一通孔暴露出的所述源漏插塞层的顶部表面和所述第二通孔暴露出的所述栅极结构的顶部表面，使得暴露出的源漏插塞层和暴露出的栅极结构的顶部表面具有相同材料性质的界面层，后续形成互联层的过程中，使得互联层的生长具有相同的环境，从而保证互联层在所述源漏插塞层和所述栅极结构的顶部能够具有相同的生长速率，避免由于生长速率不均衡，导致互联层中孔洞的存在，使得最终形成的半导体器件的性能得到提高；同时由于所述源漏插塞层上有所述界面层的存在，使得所述源漏插塞层的顶部表面被密封住，这样可以避免所述源漏插塞层在后续工艺中的损伤，提高最终形成的源漏插塞层的质量。
23.进一步，所述界面层的材料为金属合金，暴露出的所述源漏插塞层的顶部表面和暴露出的所述栅极结构的顶部表面的电阻得到降低，从而降低了形成的半导体器件的接触电阻(rc)/方块电阻(rs)，提升形成的半导体器件的电学性能和使用性能。
附图说明
24.图1是一实施例中半导体器件形成过程的结构示意图；
25.图2至图7是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
26.目前在coag的结构中，在源漏插塞层和栅极结构上形成互联层作为接触插塞
(contact plug)，从而实现源漏插塞层和栅极结构分别与在接触插塞上形成的金属层之间的电连接，而源漏插塞层在后续的工艺中容易发生缺失，同时形成的半导体器件的接触电阻(rc)/方块电阻(rs)较大，影响半导体器件的电学性能和使用性，限制了半导体器件的使用，具体的结构请参考图1。
27.首先参考图1，基底100，所述基底100包括衬底101，所述衬底101上形成有多个相互平行排布的栅极结构102、位于相邻栅极结构102之间的源漏插塞层103，所述源漏插塞层103是形成在源漏掺杂层(图中未示出)上的，源漏掺杂层形成所述栅极结构102两侧的所述衬底101内；栅极结构102包括栅介质层(图中未标示出)、栅极层104、位于所述栅极层104顶部的保护层105、位于所述栅极层104及所述保护层105侧壁上的侧墙106；介质层107，位于所述基底100上且覆盖所述源漏插塞层103和所述栅极结构102；第一通孔108，位于所述介质层107内且底部暴露出一个所述源漏插塞层103的顶部表面；第二通孔109，位于所述介质层107内且底部暴露出一个所述栅极结构102的所述栅极层104的顶部表面；阻挡层110，位于所述第一通孔108和所述第二通孔109的底部和侧壁上；互联层111，位于所述阻挡层110上且分别填充满所述第一通孔108和所述第二通孔109。
28.发明人发现，这种方法形成的半导体器件的使用性能的稳定性差，容易出现失效等现象，限制了半导体器件的使用。这是因为一方面由于所述阻挡层110的存在，使得形成的半导体器件的接触电阻(rc)/方块电阻(rs)较大，影响半导体器件的电学性能；另外一方面，在后续刻蚀过程中或者清洗的过程中，容易出现源漏插塞层103的缺失，从而影响形成的半导体器件的质量；同时在第一通孔108内和第二通孔109内形成互联层111的速率不同，导致在生长速率慢的互联层内易出现孔洞的缺陷。
29.发明人研究发现，在第一通孔底部暴露出的所述源漏插塞层的顶部表面和第二通孔底部暴露出的所述栅极结构的顶部表面形成阻挡层，在阻挡层上形成反应层，利用所述阻挡层与所述反应层之间发生反应，在所述源漏插塞层和所述栅极结构的顶部表面形成界面层，使得所述源漏插塞层和所述栅极结构的顶部表面具有相同性质的界面层，这样后续在所述源漏插塞层和所述栅极结构的顶部表面形成互联层的过程中，能够保证在所述源漏插塞层和所述栅极结构上形成的互联层的速率一致，避免由于生长速率不均衡，导致互联层中孔洞的存在，提高形成的互联层的质量；同时由于所述源漏插塞层上有所述界面层的存在，使得所述源漏插塞层的顶部表面被密封住，这样可以避免所述源漏插塞层在后续工艺中的损伤，提高最终形成的源漏插塞层的质量，从而使得最终形成的半导体器件的性能和良率都得到提高。
30.发明人还研究发现，经过所述阻挡层与所述反应层之间发生反应形成的所述界面层，所述界面层的电阻小于所述阻挡层的电阻，后续在所述界面层上形成互联层的过程中，由于所述界面层的存在，使得所述第一通孔和所述第二通孔底部的电阻得到降低，从而降低了形成的半导体器件的接触电阻(rc)/方块电阻(rs)，提升形成的半导体器件的电学性能和使用性能。
31.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
32.图2至图7是本发明一实施例中半导体器件形成过程的结构示意图。
33.首先参考图2，提供基底200，所述基底200上具有介质层201。
34.在本实施例中，所述基底200包括衬底202和位于所述衬底202上的栅极结构203。
35.在本实施例中，所述衬底202采用的材料为单晶硅。
36.在其他实施例中，所述衬底202还可以为多晶硅或非晶硅。所述衬底201的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(soi)、绝缘体上锗(goi)等半导体材料。
37.在本实施例中，还在所述衬底202上形成若干平行排布的鳍部(图中未示出)，所述栅极结构203横跨所述鳍部且覆盖所述鳍部的部分侧壁和底部表面。
38.在其他实施例中，还可不在所述衬底202上形成所述鳍部。
39.在本实施例中，还在所述衬底202上形成隔离结构(图中未示出)，所述隔离结构覆盖所述鳍部的部分侧壁。
40.在本实施例中，所述隔离结构的作用在于形成电学隔离。
41.在本实施例中，所述栅极结构203包括栅介质层(图中未标示)、位于所述栅介质层上的栅极层204、位于所述栅极层204上的保护层205以及位于所述栅极层204和所述保护层205侧壁上的侧墙206。
42.在本实施例中，所述栅介质层的材料包括高k介质材料，如：氧化物
–
al2o3，hfo2，ta2o5，tio2，zro2等。
43.在其他实施例中，所述栅介质层的材料还可以包括其他介电常数高于3.9的介质材料。
44.在本实施例中，所述栅极层204的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
45.在本实施例中，所述保护层205的材料包括：氮化硅或氧化硅；在其它实施例中，所述保护层205的材料还可以为碳化硅(sic)、氮氧化硅(sion)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
46.在本实施例中，所述侧墙206的材料为氧化硅；在其他实施例中，所述侧墙206的材料还可以为氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
47.所述侧墙206用于定义源漏掺杂层的位置。
48.在本实施例中，形成所述栅极结构203的工艺为后栅工艺，即先在所述衬底202上形成伪栅极结构，形成源漏掺杂层之后，将伪栅极结构去掉，在伪栅极结构的位置上形成所述栅极结构203。
49.在其他实施例中，还可采用前栅工艺，即直接在所述衬底202上形成所述栅极结构203，不需要预先用伪栅极结构占位。
50.在本实施例中，还包括：在所述栅极结构203两侧的所述衬底202内形成源漏掺杂层(图中未示出)，在所述源漏掺杂层上形成源漏插塞层207，所述源漏插塞层207用于实现所述源漏掺杂层与外部的电路实现连接。
51.所述源漏插塞层207的材料为金属。
52.在本实施例中，所述源漏插塞层207的材料为钴；在其他实施例中，所述源漏插塞层207的材料还可为铜、铝、钛等不同的金属材料。
53.在本实施例中，所述栅极结构203为多个，呈平行分布的方式分布在所述衬底202上。
54.在本实施例中，所述源漏插塞层207也位于所述栅极结构203的两侧，所述源漏插塞层207的数量也为多个。
55.在本实施例中，在所述基底200上形成所述介质层201，在所述介质层201上形成图形化层(图中未示出)，所述图形化层中具有开口，所述开口的位置对应后续需要在所述介质层内形成互联层的通孔的位置。
56.在本实施例中，在所述基底200上形成所述介质层201之前，还包括：在所述源漏插塞层207的顶部表面形成硬掩膜层208，所述硬掩膜层208的顶部表面与所述保护层205的顶部表面齐平。
57.在本实施例中，所述介质层201作为金属间介质隔离材料，采用的材料为碳化硅、氧化硅或者氮化硅中的一种或者多种组合等。
58.在本实施例中，形成所述介质层201的工艺为化学气相沉积工艺；在其他实施例中，还可采用物理气相沉积或者原子层气相沉积形成所述介质层201。
59.请参考图3，刻蚀所述介质层201，形成第一通孔209和第二通孔210，所述第一通孔209的底部暴露出所述基底200上的一个源漏插塞层207的顶部表面，所述第二通孔210的底部暴露出所述基底200上的一个栅极结构203的顶部表面。
60.在本实施例中，在所述介质层201上形成图形化层(图中未示出)，以所述图形化层为掩膜，刻蚀所述介质层201，在所述介质层201内形成所述第一通孔209和所述第二通孔210。
61.在本实施例中，在形成所述第一通孔209的过程中还刻蚀去除所述源漏插塞层207顶部的所述硬掩膜层208，至暴露出所述源漏插塞层207的顶部波表面。
62.在本实施例中，形成所述第二通孔210的过程中，还刻蚀去除所述保护层205，至暴露出所述栅极层204的顶部表面。
63.在本实施例中，形成所述第一通孔209和所述第二通孔210的工艺为干法刻蚀工艺；在其他实施例中，形成所述第一通孔209和所述第二通孔210的工艺为湿法刻蚀工艺、干法刻蚀工艺或者湿法工艺和干法刻蚀工艺相结合。
64.在本实施例中，采用干法刻蚀形成所述第一通孔209和所述第二通孔210的原因在于，干法刻蚀具有很强的刻蚀方向性，干法刻蚀工艺在纵向上的刻蚀速率大于在横向上的刻蚀速率，这样能够保证在形成所述第一通孔209和所述第二通孔210的过程中，不会对周围的器件造成损伤。
65.在本实施例中，所述第一通孔209和所述第二通孔210不是在一个水平线上，从而在形成所述第一通孔209和所述第二通孔210的过程中，会有部分所述源漏插塞层207是被覆盖住的，没有暴露出来。
66.在本实施例中，所述第一通孔209和所述第二通孔210的形成位置是根据实际的图形设计的需要进行刻蚀形成的；在其他实施例中，还可形成其他的图形，即所述第一通孔209和所述第二通孔210的形成位置不是固定的。
67.在暴露出的所述源漏插塞层和所述栅极结构的顶部表面形成界面层，形成所述界面层的步骤请参考图4至图5。
68.请参考图4，在暴露出的所述源漏插塞层207和所述栅极结构203的顶部表面形成阻挡层211。
69.在本实施例中，分别在所述第一通孔209和所述第二通孔210的底部分别形成所述阻挡层211。
70.在本实施例中，所述阻挡层211的材料为tin。
71.在其他实施例中，所述阻挡层211的材料为tin、ti或tan中的一种或多种组合。
72.在本实施例中，形成所述阻挡层211的目的一方面起到保护暴露出来的所述源漏插塞层207和所述栅极结构203，另外一方面后续能够起到阻挡互联层中的扩散离子对所述源漏插塞层207的损伤作用。
73.在本实施例中，形成所述阻挡层211的工艺为选择性生长工艺；在其他实施例中，还可采用原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺形成所述阻挡层211。
74.在本实施例中，利用选择性生长工艺形成所述阻挡层211的原因在于：由于选择性生长法形成的所述阻挡层211是从所述第一通孔209和所述第二通孔210的底部逐步往上长，从而不会在所述第一通孔209和所述第二通孔210的侧壁上形成所述阻挡层211，这样就不需要再采用刻蚀工艺去除所述第一通孔209和所述第二通孔210侧壁上的所述阻挡层211，减少了工艺流从而减少了对器件的损伤。
75.请参考图5，在所述阻挡层211上形成反应层(图中未示出)，所述反应层和所述阻挡层211发生反应，在所述源漏插塞层207和所述栅极结构203的表面形成界面层212。
76.在本实施例中，由于所述反应层与所述阻挡层211之间相互反应，使得所述阻挡层211被消耗掉，形成所述界面层212。
77.所述界面层212的电阻小于所述阻挡层211的电阻。
78.在本实施例中，所述反应层与所述阻挡层211发生置换反应，将所述阻挡层211中的非金属物质置换出来；或者所述反应层与所述阻挡层211发生化学反应，达到的效果都是使得形成的所述界面层212的电阻小于所述阻挡层211的电阻，这样后续形成互联层的过程中，使得所述第一通孔209和所述第二通孔210底部的接触电阻rc或者方块电阻rs得到降低，从而使得形成的半导体器件的电学性能得到增强。
79.在本实施例中，利用所述阻挡层211与所述反应层之间发生反应，在所述源漏插塞层207和所述栅极结构203的顶部表面形成所述界面层212，使得所述源漏插塞层207和所述栅极结构203的顶部表面具有相同性质的所述界面层212，这样后续在所述第一通孔209和所述第二通孔210内形成互联层的过程中，能够保证在所述源漏插塞层207和所述栅极结构203上形成的互联层的速率一致，提高形成的互联层的质量。这是因为当所述第一通孔209和所述第二通孔210内的互联层形成的速度不一样时，就会存在通孔内生长较快的互联层会扩散到通孔内生长较慢的互联层中，这样生长较慢的通孔内的互联层就会存在孔洞的现象，从而使得互联层的形成质量差；但是当所述第一通孔209和所述第二通孔210内的互联层的生长速率相同时，就避免在形成互联层的过程中出现孔洞的现象，从而使得互联层的形成质量提高，保证最终形成的半导体器件的性能得到提高。
80.在本实施例中，同时由于所述源漏插塞层207上有所述界面层212的存在，使得所述源漏插塞层207的顶部表面被密封住，这样可以避免所述源漏插塞层207在后续工艺中的遭到损伤，提高最终形成的源漏插塞层207的质量，从而使得最终形成的半导体器件的性能和良率都得到提高。
81.在本实施例中，所述反应层的材料为钨。
82.在本实施例中，形成所述反应层的工艺类似于原子层沉积工艺，形成所述反应层的工艺参数包括：采用氯化钨气体和氢气，所述氯化钨气体的气体流量为50sccm至500sccm、所述氢气的气体流量为300sccm至3000sccm、温度为300℃至600℃、压强为5托至40托。
83.在其他实施例中，所述反应层的材料还可为钼。
84.在本实施例中，所述反应层与所述阻挡层211完全反应形成所述界面层212；在其他实施例中，还可剩余部分厚度的所述阻挡层211，即所述反应层与所述阻挡层211完全反应后没有将形成的所述界面层212都消耗完，会有部分厚度的所述阻挡层211，虽然此时还有部分厚度的所述阻挡层211，但是由于形成的所述界面层212的电阻是小于所述阻挡层211的电阻的，这样后续形成互联层的过程中，使得所述第一通孔209和所述第二通孔210底部的接触电阻rc或者方块电阻rs仍然得到降低，从而使得形成的半导体器件的电学性能得到增强。
85.在本实施例中，所述界面层212的厚度为至当所述界面层212的厚度小于时，此时形成的所述界面层212的厚度太薄，导致在后续形成互联层的过程中，对互联层的粘附能力差，导致互联层与所述源漏插塞层207之间、与所述栅极结构203之间的成型质量差，同时由于形成的所述界面层212的厚度太薄，不能够起到将所述源漏插塞层207顶部进行密封的作用，从而不能够起到保护所述源漏插塞层207的作用；当所述界面层212的厚度大于时，此时形成的所述界面层212的厚度太厚，导致后续形成的互联层的体积相对应的减少，这样使得最终形成的半导体器件的电阻增大，降低了半导体器件的电学性能。
86.在本实施例中，所述界面层212的材料为钛-钨合金；在其他实施例中，所述界面层212的材料还可为钛-钼合金、钽-钨合金或钽-钼合金。
87.请参考图6，形成所述界面层212之后，还包括：在所述界面层212上形成互联层213，所述互联层213分别填充满所述第一通孔209和所述第二通孔210。
88.所述互联层213的材料为金属材料。
89.在本实施例中，所述互联层213的材料具体采用钨；在其他实施例中，所述互联层213的材料还可采用铜、银、ru、钴(co)或钛(ti)等金属材料。
90.在本实施例中，所述互联层213的形成工艺为选择性生长工艺；在其他实施例中，所述互联层213的形成工艺还可为化学气相沉积工艺、原子层沉积工艺或者物理气相沉积中的一种或者多种组合。
91.在本实施例中，采用选择性生长工艺形成所述互联层213的原因在于：一方面是由于选择性生长法形成的所述互联层213是从所述界面层212的顶部表面逐步往上长，形成的所述互联层213的致密性好；另外一方面，由于所述第一通孔209和所述第二通孔210的侧壁的所述介质层201经过前驱处理，表面带有大量的极性键或电荷等，而所述互联层213的表面也具有大量的极性键或电荷，这样所述互联层213和所述介质层201之间能够相互吸引，从而所述互联层213容易在所述第一通孔209和所述第二通孔210的侧壁生长，从而形成质量好的所述互联层213。
92.在本实施例中，所述前驱处理是对形成所述互联层213之前，对各个面进行处理的
工艺。
93.在本实施例中，所述互联层213的顶部表面高于所述介质层201的顶部表面。
94.请参考图7，形成所述互联层213之后，在所述介质层201的表面形成粘附层214，在所述粘附层214上和所述互联层213上形成金属层215。
95.在本实施例中，所述粘附层214的材料为tin。
96.在本实施例中，形成所述粘附层214的工艺为原子层沉积工艺。
97.在本实施例中，所述金属层215的材料为钨。
98.在本实施例中，形成金属层215的工艺为化学气相沉积工艺。
99.形成所述金属层215之后，对其表面进行平坦化，使得所述金属层215的表面平整。
100.相应的，本发明还提供一种半导体器件，包括：基底200；源漏插塞层207，位于所述基底200内；栅极结构203，位于所述基底200内；介质层201，位于所述基底200上，且覆盖所述栅极结构203和所述源漏插塞层207；第一通孔209，位于所述介质层201内，且底部暴露出一个所述源漏插塞层207的顶部表面；第二通孔210，位于所述介质层201内，且底部暴露出一个所述栅极结构203的顶部表面；界面层212，位于所述第一通孔209暴露出的所述源漏插塞层207的顶部表面和所述第二通孔210暴露出的所述栅极结构203的顶部表面。
101.在本实施例中，由于所述界面层212位于所述第一通孔209暴露出的所述源漏插塞层207的顶部表面和所述第二通孔210暴露出的所述栅极结构203的顶部表面，使得暴露出的所述源漏插塞层207和暴露出的所述栅极结构203的顶部表面具有相同材料性质的所述界面层212，后续形成互联层的过程中，使得互联层的生长具有相同的环境，从而保证互联层在所述源漏插塞层207和所述栅极结构203的顶部能够具有相同的生长速率，避免由于生长速率不均衡，导致互联层中孔洞的存在，使得最终形成的半导体器件的性能得到提高。
102.在本实施例中，由于所述源漏插塞层207上有所述界面层212的存在，使得所述源漏插塞层207的顶部表面被密封住，这样可以避免所述源漏插塞层207在后续工艺中的损伤，提高最终形成的源漏插塞层207的质量。
103.还包括：互联层213，位于所述界面层212的顶部表面，且填充满所述第一通孔209和所述第二通孔210。
104.在本实施例中，所述互联层213的材料具体采用钨；在其他实施例中，所述互联层213的材料还可采用铜、银、ru、钴(co)或钛(ti)等金属材料。
105.在本实施例中，所述互联层213的形成工艺为选择性生长工艺；在其他实施例中，所述互联层213的形成工艺还可为化学气相沉积工艺、原子层沉积工艺或者物理气相沉积中的一种或者多种组合。
106.在本实施例中，所述界面层212的厚度为至当所述界面层212的厚度小于时，此时形成的所述界面层212的厚度太薄，导致在后续形成互联层的过程中，对互联层的粘附能力差，导致互联层与所述源漏插塞层207之间、与所述栅极结构203之间的成型质量差，同时由于形成的所述界面层212的厚度太薄，不能够起到将所述源漏插塞层207顶部进行密封的作用，从而不能够起到保护所述源漏插塞层207的作用；当所述界面层212的厚度大于时，此时形成的所述界面层212的厚度太厚，导致后续形成的互联层的体积相对应的减少，这样使得最终形成的半导体器件的电阻增大，降低了半导体器件的电学性
能。
107.在本实施例中，所述界面层212的材料为钛-钨合金、钛-钼合金、钽-钨合金或钽-钼合金。，所述界面层212使得暴露出的所述源漏插塞层的顶部表面和暴露出的所述栅极结构的顶部表面的电阻得到降低，从而降低了形成的半导体器件的接触电阻(rc)/方块电阻(rs)，提升形成的半导体器件的电学性能和使用性能。
108.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。