半导体封装的制作方法

技术特征：
1.一种半导体封装，包括：重分布基板；以及半导体芯片，设置在所述重分布基板上，其中，所述重分布基板包括：接地凸块下图案；多个信号凸块下图案，与所述接地凸块下图案横向地间隔开；多个第一信号线图案，设置在所述多个信号凸块下图案上，并与所述多个信号凸块下图案中的对应图案耦接；以及第一接地图案，耦接到所述接地凸块下图案，并与所述第一信号线图案横向地间隔开，其中，所述信号凸块下图案和所述接地凸块下图案中的每一个包括：第一部分；以及第二部分，形成在所述第一部分上并且比所述第一部分宽，其中，所述接地凸块下图案的所述第二部分比所述信号凸块下图案的所述第二部分宽，其中，所述接地凸块下图案与所述多个第一信号线图案在竖直方向上重叠，并且其中，所述第一接地图案不与所述多个信号凸块下图案在竖直方向上重叠。2.根据权利要求1所述的半导体封装，其中，所述接地凸块下图案的所述第一部分包括多个第一部分，并且所述接地凸块下图案的所述第二部分连接到所述接地凸块下图案的所述多个第一部分。3.根据权利要求1所述的半导体封装，其中，所述重分布基板还包括第二接地图案，所述第二接地图案设置在所述第一接地图案上并电连接到所述第一接地图案，其中，所述第二接地图案与所述多个第一信号线图案在竖直方向上重叠。4.根据权利要求3所述的半导体封装，其中，所述第二接地图案比所述多个第一信号线图案中的每一个宽。5.根据权利要求1所述的半导体封装，其中，所述重分布基板还包括凸块下种子图案，所述凸块下种子图案覆盖所述信号凸块下图案的所述第一部分的侧壁和所述信号凸块下图案的所述第二部分的底表面，其中，所述凸块下种子图案不覆盖所述信号凸块下图案的所述第一部分的底表面。6.根据权利要求1所述的半导体封装，其中，所述信号凸块下图案比所述多个第一信号线图案中的每一个厚，并且所述接地凸块下图案比所述多个第一信号线图案中的每一个厚。7.根据权利要求6所述的半导体封装，其中，所述信号凸块下图案的厚度在5μm至20μm的范围内。8.一种半导体封装，包括：重分布基板，包括彼此面对的第一表面和第二表面；半导体芯片，设置在所述重分布基板的第一表面上；以及多个接地焊接图案，设置在所述重分布基板的第二表面上；其中，所述重分布基板包括：凸块下图案，包括多个接地凸块下图案和多个信号凸块下图案，所述多个信号凸块下
图案与所述接地凸块下图案横向地间隔开；第一导电图案，设置在所述凸块下图案的顶表面上并电连接到所述凸块下图案；以及第二导电图案，设置在所述第一导电图案上并耦接到所述第一导电图案，其中，所述接地凸块下图案包括：多个第一部分，连接到所述多个接地焊接图案中的相应图案；以及第二部分，在平行于所述半导体芯片的顶表面的第一方向上延伸并连接到所述多个第一部分，其中，所述第一导电图案包括多个第一信号线图案，所述多个第一信号线图案耦接到所述多个信号凸块下图案中的相应图案，其中，所述第二导电图案包括在所述第一方向上延伸的第二接地线图案，并且其中，所述多个第一信号线图案设置在所述接地凸块下图案的顶表面和所述第二接地线图案的底表面之间。9.根据权利要求8所述的半导体封装，其中，所述第一导电图案还包括第一接地图案，所述第一接地图案与所述多个第一信号线图案横向地间隔开，其中，所述第一接地图案不与所述信号凸块下图案在竖直方向上重叠。10.根据权利要求8所述的半导体封装，其中，每个信号凸块下图案的顶表面的平面面积小于所述接地凸块下图案的所述顶表面的平面面积。11.根据权利要求8所述的半导体封装，还包括布置在所述重分布基板的所述第二表面上的信号焊接图案，其中，所述多个第一信号线图案中的每一个包括：第一部分，与所述信号焊接图案接触；以及第二部分，在所述第一部分上并且比所述第一部分宽。12.根据权利要求8所述的半导体封装，其中，所述重分布基板还包括介电层，所述介电层覆盖所述凸块下图案的侧壁和所述顶表面，并暴露所述凸块下图案的底表面，其中，所述凸块下图案的底表面位于比所述介电层的底表面更高的水平处。13.根据权利要求12所述的半导体封装，其中，所述重分布基板还包括凸块下种子图案，所述凸块下种子图案覆盖所述接地凸块下图案的所述多个第一部分的侧壁和所述接地凸块下图案的所述第二部分的底表面，其中，所述凸块下种子图案的最下表面位于与所述接地凸块下图案的底表面相同的水平处或位于更高的水平处。14.根据权利要求13所述的半导体封装，其中，所述凸块下种子图案在所述接地凸块下图案的所述第二部分的所述底表面上具有第一厚度，并且所述凸块下种子图案的最下表面和所述介电层的所述底表面之间的水平差的范围是所述第一厚度的1倍至10倍。15.根据权利要求8所述的半导体封装，其中，所述重分布基板还包括：第三导电图案，设置在所述第二导电图案上并耦接到所述第二导电图案；第四导电图案，设置在所述第三导电图案上并耦接到所述第三导电图案；以及接合焊盘，介于所述第四导电图案和所述半导体芯片的芯片焊盘之间并与所述第四导
电图案和所述半导体芯片的芯片焊盘耦接，其中，所述第三导电图案包括多个第三信号线图案，其中，所述第四导电图案包括第四接地线图案，以及其中，所述多个第三信号线图案设置在所述第二接地线图案的顶表面和所述第四接地线图案的底表面之间。16.根据权利要求8所述的半导体封装，还包括在所述重分布基板的所述第二表面上的多个电源焊接图案，其中，所述凸块下图案还包括电源凸块下图案，所述电源凸块下图案与所述多个信号凸块下图案和所述接地凸块下图案间隔开，其中，所述电源凸块下图案包括：多个第一部分，连接到所述多个电源焊接图案中的对应图案；以及第二部分，设置在所述电源凸块下图案的所述多个第一部分上并连接到所述多个第一部分。17.一种半导体封装，包括：重分布基板，具有彼此面对的第一表面和第二表面；半导体芯片，设置在所述重分布基板的所述第一表面上；以及多个焊接图案，设置在所述重分布基板的所述第二表面上，其中，所述重分布基板包括：接地凸块下图案；下接地线图案，设置在所述接地凸块下图案上，所述下接地线图案在平行于所述半导体芯片的顶表面的第一方向上延伸；上接地线图案，与所述下接地线图案在竖直方向上间隔开，所述上接地线图案在所述第一方向上延伸；接地接合焊盘，介于所述上接地线图案和所述半导体芯片的芯片焊盘之间；信号凸块下图案，与所述接地凸块下图案横向地间隔开；多个下信号线图案，设置在所述接地凸块下图案的顶表面和所述下接地线图案的底表面之间；以及多个上信号线图案，设置在所述下接地线图案的顶表面和所述上接地线图案的底表面之间，其中，所述接地凸块下图案和所述信号凸块下图案中的每一个包括：第一部分，耦接到所述多个焊接图案之一；以及第二部分，连接到所述第一部分并且比所述第一部分宽，其中，所述接地凸块下图案的所述第二部分的截面面积大于所述信号凸块下图案的所述第二部分的截面面积。18.根据权利要求17所述的半导体封装，其中，所述重分布基板还包括接地通孔，所述接地通孔介于所述下接地线图案和所述上接地线图案之间并耦接到所述下接地线图案和所述上接地线图案，其中，所述接地通孔与所述多个下信号线图案横向地间隔开，并且其中，所述接地通孔未延伸到所述信号凸块下图案的顶表面上。19.根据权利要求17所述的半导体封装，其中，所述重分布基板还包括焊盘种子图案，
所述焊盘种子图案介于所述上接地线图案和所述接地接合焊盘之间，其中，所述焊盘种子图案直接物理地接触所述上接地线图案。20.根据权利要求17所述的半导体封装，其中，所述重分布基板还包括凸块下种子图案，所述凸块下种子图案覆盖所述信号凸块下图案的所述第一部分的侧壁和所述信号凸块下图案的所述第二部分的底表面，其中，所述凸块下种子图案不介于所述多个焊接图案的对应图案和所述信号凸块下图案之间。

技术总结
半导体封装包括重分布基板和在其上的半导体芯片。重分布基板包括：接地凸块下图案；信号凸块下图案，与接地凸块下图案横向地间隔开；第一信号线图案，设置在信号凸块下图案上并耦接到对应的信号凸块下图案；以及第一接地图案，耦接到接地凸块下图案并与第一信号线图案横向地间隔开。信号凸块下图案和接地凸块下图案中的每一个包括：第一部分；以及第二部分，形成在第一部分上并且比第一部分宽。接地凸块下图案的第二部分比信号凸块下图案的第二部分宽。接地凸块下图案与第一信号线图案在竖直方向上重叠。第一接地图案不与信号凸块下图案在竖直方向上重叠。在竖直方向上重叠。在竖直方向上重叠。


技术研发人员：石敬林 金京范 金东奎 金珉呈 李锡贤
受保护的技术使用者：三星电子株式会社
技术研发日：2021.06.30
技术公布日：2022/3/25