半导体器件及其制作方法与流程

1.本发明涉及半导体制作技术领域，尤其是涉及一种半导体器件及其制作方法。


背景技术：

2.以碳化硅、氮化镓为代表的第三代半导体材料是未来功率电子器件应用的主要材料，由于宽禁带半导体材料具高温、高压、高频等特性，因此对于电力电子器件有着非常重要的意义。其中gan和sic材料相比具有更大的禁带宽度，更高的电子饱和速度等优点，这些材料特性保证了gan材料在微波等领域的高性能表现。因此gan材料是制备电力电子器件的理想选择。
3.由于缺少单纯的gan衬底，因此目前所有的gan器件都是在si、sic或者蓝宝石衬底上制作，受制于衬底材料的限制，gan目前二极管结构仍然只能采用横向结构，其耐压等级一直上不去，限制了gan二极管在高压领域的应用。因此合理的垂直结构gan器件更能发挥出其材料优势。
4.但是，现有技术中采用垂直结构的功率器件时刻需要优化的问题是降低导通电阻，目前的技术方案主要是通过减少jfet区的电阻来降低电阻，或者通过优化导通沟道的质量，降低沟道电阻，几种方式都可以有效提高导通电流的能力，但是提升的效率和成品率不高。并且对于沟道的优化本身进展很慢，而且在氧化层和gan之间的界面质量不是很高，导致缺陷较多，因此单纯的改善沟道质量不足以明显降低导通电阻。而如果单纯的增加jfet区掺杂浓度，会导致击穿电压在p-well区边缘过度升高，使器件过早击穿。


技术实现要素：

5.有鉴于此，本技术提供了一种半导体器件及其制作方法，可以有效提高导通电流能力，降低导通电阻。
6.为了实现上述目的，本发明提供如下技术方案：
7.一种半导体器件，包括：
8.半导体衬底，所述半导体衬底具有相对的第一表面和第二表面；
9.设置于所述第一表面上的第一外延层；
10.设置于所述第一外延层背离所述半导体衬底一侧表面的第二外延层，所述第二外延层具有刻蚀凹槽；
11.设置于所述第二外延层背离所述第一外延层一侧表面以及设置于所述刻蚀凹槽内的第三外延层；其中，所述第三外延层填满所述刻蚀凹槽，且所述第三外延层与所述第一外延层接触；
12.设置于所述第三外延层背离所述第二外延层一侧表面内的阱区；
13.其中，所述第一外延层的掺杂浓度等于所述第三外延层的掺杂浓度，所述第二外延层的掺杂浓度大于所述第一外延层或所述第三外延层的掺杂浓度。
14.优选的，在上述的半导体器件中，所述第一外延层、所述第二外延层和所述第三外
延层的掺杂类型相同，均为第一类型掺杂；
15.所述阱区为第二类型掺杂；
16.其中，所述第一类型掺杂和所述第二类型掺杂不同。
17.优选的，在上述的半导体器件中，所述第一类型掺杂为n型掺杂，所述第二类型掺杂为p型掺杂；
18.或，所述第一类型掺杂为p型掺杂，所述第二类型掺杂为n型掺杂。
19.优选的，在上述的半导体器件中，所述第一类型掺杂为n型掺杂；
20.所述第一外延层、所述第二外延层和所述第三外延层均为gan层。
21.优选的，在上述的半导体器件中，所述第二外延层的厚度大于所述第一外延层的厚度；所述第三外延层的厚度大于所述第二外延层的厚度。
22.优选的，在上述的半导体器件中，所述第一外延层的厚度为100-500nm；
23.所述第二外延层的厚度为0.5-2um。
24.优选的，在上述的半导体器件中，还包括：
25.设置于所述阱区背离所述第二外延层表面内的源区；
26.设置于所述阱区背离所述第二外延层表面内的欧姆接触层；
27.设置于所述第三外延层背离所述第二外延层一侧的栅极和源极；
28.设置于所述第二表面上的漏极。
29.本发明还提供一种半导体器件的制作方法，所述制作方法包括：
30.提供一半导体衬底，所述半导体衬底具有相对的第一表面和第二表面；
31.在所述第一表面上设置第一外延层；
32.在所述第一外延层背离所述半导体衬底的一侧表面设置第二外延层，所述第二外延层具有刻蚀凹槽；
33.在所述第二外延层背离所述第一外延层的一侧表面以及在所述刻蚀凹槽内设置第三外延层；其中，所述第三外延层填满所述刻蚀凹槽，且所述第三外延层与所述第一外延层接触；
34.在所述第三外延层背离所述第二外延层的一侧表面内设置阱区；
35.其中，所述第一外延层的掺杂浓度等于所述第三外延层的掺杂浓度，所述第二外延层的掺杂浓度大于所述第一外延层或所述第三外延层的掺杂浓度。
36.通过上述描述可知，本发明技术方案提供的半导体器件及其制作方法中，通过利用不同掺杂浓度下电流的选择性，通过在漂移区制作高掺杂和低掺杂区域，改变电流方向，从而增加pwell下方漂移区的电流流通能力，降低导通电阻。
附图说明
37.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
38.本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术
上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的技术内容得能涵盖的范围内。
39.图1为本发明实施例提供的一种半导体器件的结构示意图；
40.图2-图12为本发明实施例提供的一种半导体器件的制作方法工艺流程图。
具体实施方式
41.下面将结合本技术实施例中的附图，对本技术中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
42.为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本技术作进一步详细的说明。
43.参考图1，图1为本发明实施例提供的一种半导体器件的结构示意图，如图1所示，所述半导体器件包括：
44.半导体衬底11，所述半导体衬底11具有相对的第一表面和第二表面；
45.设置于所述第一表面上的第一外延层12；
46.设置于所述第一外延层12背离所述半导体衬底11一侧表面的第二外延层13，所述第二外延层13具有刻蚀凹槽15；
47.设置于所述第二外延层13背离所述第一外延层12一侧表面以及设置于所述刻蚀凹槽15内的第三外延层16；其中，所述第三外延层16填满所述刻蚀凹槽15，且所述第三外延层16与所述第一外延层12接触；
48.设置于所述第三外延层16背离所述第二外延层13一侧表面内的阱区17；
49.其中，所述第一外延层12的掺杂浓度等于所述第三外延层16的掺杂浓度，所述第二外延层13的掺杂浓度大于所述第一外延层12或所述第三外延层16的掺杂浓度。
50.本发明实施例中，所述半导体衬底11、所述第一外延层12、所述第二外延层13以及所述第三外延层16的掺杂类型相同，均为第一类型掺杂；
51.所述阱区17为第二类型掺杂；
52.其中，所述第一类型掺杂和所述第二类型掺杂不同。
53.本发明实施例中，所述第一类型掺杂可以为n型掺杂，所述第二类型掺杂可以为p型掺杂，即所述半导体衬底11、所述第一外延层12、所述第二外延层13以及所述第三外延层16可以均为n型掺杂，所述阱区17可以为p型掺杂；
54.或，所述第一类型掺杂可以为p型掺杂，所述第二类型掺杂可以为n型掺杂，即所述半导体衬底11、所述第一外延层12、所述第二外延层13以及所述第三外延层16可以均为p型掺杂，所述阱区17为n型掺杂。
55.需要说明的是，本发明实施例中仅以第一类型掺杂为n型掺杂，第二类型掺杂为p型掺杂为例进行说明，其他方式中，也可以以第一类型掺杂为p型掺杂，第二类型掺杂为n型掺杂为例进行说明，不限于本技术所述方式。
56.进一步的，所述半导体衬底11、所述第一外延层12、所述第二外延层13以及所述第三外延层16均可以为n型掺杂的gan层。
57.本发明实施例中，所述第二外延层13的厚度大于所述第一外延层12的厚度；所述第三外延层16的厚度大于所述第二外延层12的厚度。
58.其中，所述第一外延层12的厚度为100-500nm，如可以为200nm或300nm。
59.所述第二外延层13的厚度为0.5-2um，如可以为1um。
60.所述第三外延层16的厚度不设限制，可以为器件耐压所需的厚度。
61.基于图1所示半导体器件，还包括：
62.设置于所述阱区17背离所述第二外延层13表面内的源区18，所述源区18可以为n型重掺杂；
63.设置于所述阱区17背离所述第二外延层13表面内的欧姆接触层19；其中，所述欧姆接触层19与所述源区18接触，且所述欧姆接触层19可以为p型重掺杂；
64.设置于所述第三外延层16背离所述第二外延层13一侧表面的栅氧化层20，所述栅氧化层20可以为sio2层；
65.设置于所述栅氧化层20背离所述第三外延层16一侧表面的栅极21；其中，所述栅极21可以为多晶栅极，且所述栅极21可以为al2o3层；
66.设置于所述栅极21背离所述栅氧化层20表面和侧壁以及栅氧化层20侧壁的隔离介质层22；所述隔离介质层22可以为sio2层；
67.设置于所述隔离介质层22背离所述栅极21表面以及侧壁的源极23；其中，所述源极23可以为金属源极，该金属源极分别与所述源区18和所述欧姆接触层19电接触；
68.设置于所述第二表面上的漏极24，所述漏极24可以为金属漏极。
69.其中，所述源极23和漏极24的欧姆接触可以采用ti/al/ni/au的组合完成。
70.在图1所示方式中，箭头表示的是电流方向，本方案通过利用不同掺杂浓度下电流的选择性，在漂移区制作高掺杂和低掺杂区域，改变电流方向，形成完整的gan垂直结构的mosfet，从而增加pwell下方漂移区的电流流通能力，降低导通电阻。
71.通过上述描述可知，本方案主要是为了增强p阱区下方材料的导电能力，使之能够明显高于jfet下方区域，因为电流从都是从jfet区域流出然后进入漏极24，所以常规mosfet在p阱区下方电流密度明显偏低，导通电阻偏大，本发明的结构就是要充分利用p阱区下方区域，并利用不同掺杂浓度下电流的选择性，通过在漂移区制作高掺杂和低掺杂区域，改变电流方向，从而增加p阱区下方漂移区的电流流通能力，降低导通电阻。
72.基于上述实施例，本发明另一实施例还提供一种半导体器件的制作方法，如图1-图12所示，图2-图12为本发明实施例提供的一种半导体器件的制作方法工艺流程图，所述制作方法包括：
73.步骤s11：如图2所示，提供一半导体衬底11，所述半导体衬底11具有相对的第一表面和第二表面；
74.所述半导体衬底11可以为n型掺杂的gan层。
75.步骤s12：如图3所示，在所述第一表面上设置第一外延层12；
76.所述第一外延层12可以采用外延生长的方式生长于所述第一表面，所述第一外延层12的掺杂浓度一般会低于3个数量级左右，所述第一外延层12的厚度为100-500nm，如可以为200nm或300nm。
77.步骤s13：如图4-图8所示，在所述第一外延层12背离所述半导体衬底11的一侧表
面设置第二外延层13，所述第二外延层13具有刻蚀凹槽15；
78.其中，所述刻蚀凹槽15的形成方法包括：
79.首先，如图5所示，在所述第二外延层13背离所述第一外延层12的一侧表面形成掩膜层14；
80.然后，如图6所示，通过光刻或干法刻蚀是方式对所述掩膜层14进行刻蚀，形成图形化的掩膜层14；
81.再然后，如图7所示，基于图形化的掩膜层14，对所述第二外延层13进行刻蚀，在需要制作栅极(jfet区)的地方，将所述第二外延层13完全刻蚀掉，可以稍微刻到第一外延层12，但是不要出现第二外延层13刻蚀不干净的情况；
82.最后，如图8所示，去除剩余的所述掩膜层14，形成具有刻蚀凹槽15的第二外延层13。
83.其中，所述第二外延层13可以采用外延生长的方式生成，所述第二外延层13的厚度大于所述第一外延层12的厚度。所述第一外延层12的厚度为100-500nm，如可以为200nm或300nm。所述第二外延层13的厚度为0.5-2um，如可以为1um。
84.步骤s14：如图9所示，在所述第二外延层13背离所述第一外延层12的一侧表面以及在所述刻蚀凹槽15内设置第三外延层16；其中，所述第三外延层16填满所述刻蚀凹槽15，且所述第三外延层16与所述第一外延层12接触；
85.其中，所述第三外延层16可以采用外延生长的方式生成，所述第三外延层16的厚度大于所述第二外延层12的厚度。所述第三外延层16的厚度不设限制，可以为器件耐压所需的厚度。
86.步骤s15：如图10所示，在所述第三外延层16背离所述第二外延层13的一侧表面内形成阱区17；可以采用离子注入的方式形成阱区17，所述阱区17可以为p阱区；
87.其中，所述第一外延层12的掺杂浓度等于所述第三外延层16的掺杂浓度，所述第二外延层13的掺杂浓度大于所述第一外延层12或所述第三外延层16的掺杂浓度。
88.需要说明的是，高掺杂区域也可以通过其他方式获得，如离子注入，但是难度相对更大，成本跟高，因为高能离子注入比较少且注入的掺杂区域扩散不好控制。
89.基于上述制作方法，还包括：
90.步骤s16：如图11所示，在所述阱区17背离所述第二外延层13的表面内形成源区18，所述源区18可以为n型重掺杂；
91.步骤s17：如图11所示，在所述阱区17背离所述第二外延层13的表面内形成欧姆接触层19；其中，所述欧姆接触层19与所述源区18接触，且所述欧姆接触层19可以为p型重掺杂；
92.步骤s18：如图12所示，在所述第三外延层16背离所述第二外延层13的一侧表面形成栅氧化层20，所述栅氧化层20可以为sio2层；
93.步骤s19：如图12所示，在所述栅氧化层20背离所述第三外延层16的一侧表面形成栅极21；其中，所述栅极21可以为多晶栅极，且所述栅极21可以为al2o3层；
94.步骤s20：如图12所示，在所述栅极21背离所述栅氧化层20的表面和侧壁以及栅氧化层20的侧壁形成隔离介质层22；所述隔离介质层22可以为sio2层；
95.步骤s21：如图12所示，在所述隔离介质层22背离所述栅极21的表面以及侧壁形成
源极23；其中，所述源极23可以为金属源极，该金属源极分别与所述源区18和所述欧姆接触层19电接触；
96.步骤s22：如图1所示，在所述第二表面上形成漏极24，所述漏极24可以为金属漏极。其中，所述源极23和漏极24的欧姆接触可以采用ti/al/ni/au的组合完成。
97.通过上述描述可知，本方案主要是为了增强p阱区下方材料的导电能力，使之能够明显高于jfet下方区域，因为电流从都是从jfet区域流出然后进入漏极24，所以常规mosfet在p阱区下方电流密度明显偏低，导通电阻偏大，本发明的结构就是要充分利用p阱区下方区域，并利用不同掺杂浓度下电流的选择性，通过在漂移区制作高掺杂和低掺杂区域，改变电流方向，从而增加p阱区下方漂移区的电流流通能力，降低导通电阻。
98.本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的制作方法而言，由于其与实施例公开的半导体器件相对应，所以描述的比较简单，相关之处参见半导体器件部分说明即可。
99.需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
100.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。