半导体装置及半导体装置的制造方法与流程

1.本发明涉及半导体装置及半导体装置的制造方法。


背景技术：

2.通常，对于功率器件而言，存在耐压保持能力，用于在动作时不至使元件破坏的安全动作区域的保证等各种要求，其中重要的一个是低损耗化。功率器件的低损耗化具有装置的小型化、轻量化等效果，从广义上讲，具有由能耗降低带来的关心地球环境的效果。而且，要求尽量以低成本来实现这些特性。
3.作为解决上述问题的一个办法，提出通过一个构造形成igbt(insulated gate bipolar transistor)和二极管的特性的反向导通igbt(rc-igbt、reverse-conducting igbt)。
4.该反向导通igbt存在若干技术课题，其中之一在于二极管动作时的恢复损耗大。在专利文献1中公开了为了改善二极管动作时的恢复损耗，将二极管区域的p

型接触层的面积比率减少的结构。
5.专利文献1：日本专利第5924420号公报
6.但是，如果采用将二极管区域的p

型接触层的面积比率减小而使二极管动作时的恢复损耗降低的办法，则会出现虽然恢复损耗降低但正向电压降恶化这样的问题。在反向导通igbt的性能改善中，重要的是二极管动作时的恢复损耗和正向电压降之间的权衡关系的改善。


技术实现要素：

7.本发明就是为了改善这样的问题而提出的，其目的在于，提供改善了二极管动作时的恢复损耗和正向电压降之间的权衡关系的反向导通igbt。
8.本发明的一个方式的半导体装置将晶体管和二极管形成于共通的半导体基体，在该半导体装置中，半导体基体具有：作为一个主面及另一个主面的第1主面及第2主面；晶体管区域，其形成有晶体管；以及二极管区域，其形成有二极管，晶体管区域具有：第1导电型的第1半导体层，其设置于半导体基体的第2主面侧；第2导电型的第2半导体层，其设置于第1半导体层之上；第1导电型的第3半导体层，其与第2半导体层相比设置于半导体基体的第1主面侧；第2导电型的第4半导体层，其设置于第3半导体层之上；第2电极，其与第4半导体层电连接；以及第1电极，其与第1半导体层电连接，二极管区域具有：第2导电型的第5半导体层，其设置于半导体基体的第2主面侧；第2半导体层，其设置于第5半导体层之上；第1导电型的第6半导体层，其与第2半导体层相比设置于半导体基体的第1主面侧；第1导电型的第7半导体层，其设置于第6半导体层之上，第1导电型的杂质浓度比第6半导体层高；第2电极，其与第7半导体层电连接；以及第1电极，其与第5半导体层电连接，第1复合区域至少设置于第6半导体层中的第7半导体层的第2主面侧且与第7半导体层在俯视观察时重叠的区域。
9.发明的效果
10.在本发明的一个方式的半导体装置中，第1复合区域至少设置于第6半导体层中的第7半导体层的第2主面侧且与第7半导体层在俯视观察时重叠的区域。由此，改善二极管动作时的恢复损耗和正向电压降之间的权衡关系。
附图说明
11.图1是实施方式1的条型的半导体装置的整体俯视图。
12.图2是实施方式1的岛型的半导体装置的整体俯视图。
13.图3是实施方式1半导体装置的igbt区域和二极管区域的边界部分的俯视图。
14.图4是实施方式1半导体装置的igbt区域和二极管区域的边界部分的剖视图。
15.图5是实施方式1半导体装置的igbt区域和二极管区域的边界部分的剖视图。
16.图6是实施方式1半导体装置的igbt区域和外周区域的边界部分的剖视图。
17.图7是实施方式1半导体装置的二极管区域和外周区域的边界部分的剖视图。
18.图8是说明实施方式1的半导体装置的制造方法的剖视图。
19.图9是说明实施方式1的半导体装置的制造方法的剖视图。
20.图10是说明实施方式1的半导体装置的制造方法的剖视图。
21.图11是说明实施方式1的半导体装置的制造方法的剖视图。
22.图12是说明实施方式1的半导体装置的制造方法的剖视图。
23.图13是说明实施方式1的半导体装置的制造方法的剖视图。
24.图14是说明实施方式1的半导体装置的制造方法的剖视图。
25.图15是说明实施方式1的半导体装置的制造方法的剖视图。
26.图16是说明实施方式1的半导体装置的制造方法的剖视图。
27.图17是说明实施方式1的半导体装置的制造方法的剖视图。
28.图18是说明实施方式1的半导体装置的制造方法的剖视图。
29.图19是说明实施方式1的半导体装置的制造方法的剖视图。
30.图20是说明实施方式1的半导体装置的制造方法的剖视图。
31.图21是说明实施方式1的半导体装置的制造方法的剖视图。
32.图22是说明实施方式1的半导体装置的制造方法的剖视图。
33.图23是说明实施方式1的半导体装置的缺陷区域的面积比率和恢复电流峰值的关系的图。
34.图24是实施方式2半导体装置的igbt区域和二极管区域的边界部分的剖视图。
35.图25是实施方式2半导体装置的igbt区域和二极管区域的边界部分的剖视图。
36.图26是说明实施方式2的半导体装置的制造方法的剖视图。
37.图27是说明实施方式2的半导体装置的制造方法的剖视图。
38.图28是说明实施方式2的半导体装置的制造方法的剖视图。
39.图29是说明实施方式2的半导体装置的制造方法的剖视图。
40.图30是实施方式3半导体装置的igbt区域和二极管区域的边界部分的剖视图。
41.图31是实施方式3半导体装置的igbt区域和二极管区域的边界部分的剖视图。
42.图32是说明实施方式3的半导体装置的制造方法的剖视图。
43.图33是说明实施方式3的半导体装置的制造方法的剖视图。
44.图34是说明实施方式3的半导体装置的制造方法的剖视图。
45.图35是说明实施方式3的半导体装置的制造方法的剖视图。
46.图36是说明实施方式3的半导体装置的制造方法的剖视图。
47.图37是说明实施方式3的半导体装置的制造方法的剖视图。
48.图38是实施方式4半导体装置的igbt区域和二极管区域的边界部分的剖视图。
49.图39是实施方式4半导体装置的igbt区域和二极管区域的边界部分的剖视图。
50.图40是说明实施方式4的半导体装置的制造方法的剖视图。
51.图41是说明实施方式4的半导体装置的制造方法的剖视图。
52.图42是说明实施方式4的半导体装置的制造方法的剖视图。
53.图43是说明实施方式4的半导体装置的制造方法的剖视图。
54.图44是实施方式5半导体装置的igbt区域和二极管区域的边界部分的剖视图。
55.图45是实施方式5半导体装置的igbt区域和二极管区域的边界部分的剖视图。
56.图46是说明实施方式5的半导体装置的制造方法的剖视图。
57.图47是说明实施方式5的半导体装置的制造方法的剖视图。
58.图48是说明实施方式5的半导体装置的制造方法的剖视图。
59.图49是说明实施方式5的半导体装置的制造方法的剖视图。
60.图50是实施方式6半导体装置的igbt区域和二极管区域的边界部分的俯视图。
61.图51是实施方式6半导体装置的igbt区域和二极管区域的边界部分的剖视图。
62.图52是实施方式6半导体装置的igbt区域和二极管区域的边界部分的剖视图。
63.图53是实施方式7半导体装置的igbt区域和二极管区域的边界部分的俯视图。
64.图54是实施方式7半导体装置的igbt区域和二极管区域的边界部分的剖视图。
65.图55是实施方式7半导体装置的igbt区域和二极管区域的边界部分的剖视图。
66.图56是实施方式8半导体装置的igbt区域和二极管区域的边界部分的俯视图。
67.图57是实施方式8半导体装置的igbt区域和二极管区域的边界部分的剖视图。
68.图58是实施方式8半导体装置的igbt区域和二极管区域的边界部分的剖视图。
69.图59是实施方式9半导体装置的igbt区域和二极管区域的边界部分的剖视图。
70.图60是实施方式9半导体装置的igbt区域和二极管区域的边界部分的剖视图。
71.图61是实施方式10半导体装置的igbt区域和二极管区域的边界部分的剖视图。
72.图62是实施方式10半导体装置的igbt区域和二极管区域的边界部分的剖视图。
73.图63是实施方式11半导体装置的igbt区域和二极管区域的边界部分的剖视图。
74.图64是实施方式11半导体装置的igbt区域和二极管区域的边界部分的剖视图。
75.图65是实施方式12半导体装置的igbt区域和二极管区域的边界部分的俯视图。
76.图66是实施方式12半导体装置的igbt区域和二极管区域的边界部分的剖视图。
77.图67是实施方式12半导体装置的igbt区域和二极管区域的边界部分的剖视图。
78.图68是实施方式13半导体装置的igbt区域和二极管区域的边界部分的剖视图。
79.图69是对比例的半导体装置的igbt区域和二极管区域的边界部分的剖视图。
具体实施方式
80.《前言》
81.在下面的说明中，n型及p型表示半导体的导电型，在本发明中，以第1导电型为p型，第2导电型为n型进行说明，但也可以以第1导电型为n型，以第2导电型为p型。另外，n-型表示杂质浓度比n型低的浓度，n

型表示杂质浓度比n型高的浓度。相同地，p-型表示杂质浓度比p型低的浓度，p

型表示杂质浓度比p型高的浓度。
82.另外，附图只是示意性地表示，在不同的附图各自示出的图像的尺寸及位置的相互关系未必是准确地记载的，能够进行适当变更。另外，在下面说明中，对相同的结构要素标注相同的标号而进行图示，它们的名称及功能也相同。因此，有时会省略对它们的详细的说明。
83.另外，在下面的说明中，有时使用“上”、“下”、“侧”、“表”及“背”等表示特定位置及方向的术语，这些术语只是为了容易对实施方式的内容进行理解，出于方便而使用的，与实际实施时的方向没有关系。
84.《对比例》
85.在说明实施方式前，图69示出对比例。本对比例的半导体装置1000与实施方式1中说明的图1或图2所示的半导体装置200或半导体装置201相比，图4所示的p

型接触层6的配置不同。另外，半导体装置1000与半导体装置200或半导体装置201相比，没有设置缺陷区域15。半导体装置1000其它方面与半导体装置200或半导体装置201相同，这里省略说明。
86.半导体装置1000的结构的目的在于，通过在二极管区域102设置p

型接触层6而对正向的电压降的恶化进行抑制，并且将p

型接触层6的面积比率减少，从而降低由二极管区域102的p型阳极层5和p

型接触层6构成的阳极区域中的p型杂质的有效浓度，对二极管的恢复损耗进行抑制。
87.但是，如果p

型接触层6的面积比率过高，则二极管的恢复损耗无法充分地降低。在将p

型接触层6的面积比率降低的情况下，随着面积比率变低，与发射极电极13的欧姆电阻增大，因此正向电压降(vf)变大。这样，在vf与恢复损耗之间存在权衡关系。
88.另外，即使是将p

型接触层6的面积比率设得低的情况，也无法将恢复损耗降低至面积比率零的状态，因此降低恢复损耗存在界限，需要使用其它方法来实现进一步的恢复损耗改善。
89.《a.实施方式1》
90.《a-1.结构》
91.图1是表示实施方式1涉及的rc-igbt即半导体装置200的俯视图。另外，图2是表示实施方式1的其它结构的rc-igbt即半导体装置201的俯视图。就图1所示的半导体装置200而言，条状地排列设置有igbt区域101和二极管区域102，可以仅称为“条型”。就图2所示的半导体装置201而言，在纵向和横向设置多个二极管区域102，在二极管区域102的周围设置有igbt区域101，可以仅称为“岛型”。后面对条型及岛型的详细平面构造进行叙述。
92.如图1所示，条型的半导体装置200在1个半导体装置内具有igbt区域101和二极管区域102。igbt区域101及二极管区域102从半导体装置200的一端侧延伸至另一端侧，在与igbt区域101及二极管区域102的延伸方向正交的方向交替地设置为条状。在图1中出3个igbt区域101、2个二极管区域102，全部二极管区域102被igbt区域101夹着的结构，但igbt区域101和二极管区域102的数量并不限于此，igbt区域101的数量可以是大于或等于3个，也可以是小于或等于3个，二极管区域102的数量可以是大于或等于2个，也可以是小于或等
于2个。另外，可以是将图1的igbt区域101和二极管区域102的位置交换的结构，也可以是全部igbt区域101被二极管区域102夹着的结构。另外，igbt区域101和二极管区域102也可以是设置为各自1个1个地彼此相邻的结构。
93.如图2所示，岛型的半导体装置201在1个半导体装置内具有igbt区域101和二极管区域102。在俯视观察时，二极管区域102在半导体装置201内在纵向及横向各自排列配置多个，二极管区域102的周围被igbt区域101包围。即，在igbt区域101内多个二极管区域102设置为岛状。在图2中示出二极管区域102在纸面左右方向具有4列，在纸面上下方向具有2行的设置为矩阵状的结构，但二极管区域102的个数及配置并不限于此，只要是在igbt区域101内散布地设置1个或多个二极管区域102，各个二极管区域102的周围被igbt区域101包围的结构即可。
94.如图1或图2所示，在半导体装置200或半导体装置201中，栅极焊盘区域104设置为与igbt区域101相邻。栅极焊盘区域104是设置有栅极焊盘(下面，设为栅极焊盘104a)的区域。栅极焊盘104a是施加用于对半导体装置200或半导体装置201进行通断控制的栅极驱动电压的控制焊盘。栅极焊盘104a与后述的igbt区域101的埋入栅极电极8电连接。另外，在半导体装置200或半导体装置201中，除了栅极焊盘104a之外，也可以设置有用于对在半导体装置200或半导体装置201的单元区域流动的电流进行检测的控制焊盘即电流感测焊盘、用于与后述的igbt区域101的p型沟道掺杂层2电连接且施加对半导体装置200或半导体装置201进行通断控制的栅极驱动电压的开尔文发射极焊盘、用于对半导体装置200或半导体装置201的温度进行测定的温度感测二极管焊盘等。
95.在半导体装置200或半导体装置201中，将igbt区域101及二极管区域102合并地称为单元区域。为了半导体装置200或半导体装置201的耐压保持，在合并了单元区域及栅极焊盘区域104的区域的周围设置有外周区域103。在外周区域103能够适当选择性地设置公知的耐压保持构造。就耐压保持构造而言，例如可以构成为在半导体装置200或半导体装置201的表面侧即第1主面侧，设置通过p型半导体的p型末端阱层将单元区域包围的flr(field limitting ring)、通过具有浓度梯度的p型阱层将单元区域包围的vld(variation of lateral doping)，flr所使用的环状的p型末端阱层的数量、vld所使用的浓度分布可以根据半导体装置200或半导体装置201的耐压设计而进行适当选择。半导体装置200或半导体装置201的第1主面侧为图4、5的箭头c所示的方向，第2主面侧为图4、5的箭头d所示的方向。
96.《a-1-1.局部平面结构》
97.图3是表示rc-igbt即本实施方式的半导体装置的igbt区域101及二极管区域102的结构的放大俯视图，是放大表示图1所示的半导体装置200或图2所示的半导体装置201中的由虚线82包围的区域的图。另外，图3示出半导体基体120的第1主面中的结构。
98.如图3所示，在igbt区域101及二极管区域102中条状地设置有沟槽栅极50。在半导体装置200中，沟槽栅极50在igbt区域101及二极管区域102的长度方向延伸，igbt区域101及二极管区域102的长度方向为沟槽栅极50的长度方向。另一方面，在半导体装置201中，没有特别区分igbt区域101及二极管区域102的长度方向和宽度方向，在图2中可以将纸面左右方向设为沟槽栅极50的长度方向，也可以将纸面上下方向设为沟槽栅极50的长度方向，但下面设为沟槽栅极50在与线e-e垂直的方向延伸。
99.沟槽栅极50构成为在形成于半导体基板的沟槽内隔着栅极绝缘膜7设置埋入栅极电极8。沟槽栅极50的埋入栅极电极8与栅极焊盘104a电连接。
100.在igbt区域101中，在相邻的2个沟槽栅极50之间的区域设置n

型发射极层3、p

型接触层4。n

型发射极层3及p

型接触层4设置为各自在与沟槽栅极50的延伸方向相同的方向延伸。n

型发射极层3与沟槽栅极50的栅极绝缘膜7接触，p

型接触层4设置为与沟槽栅极50的栅极绝缘膜7分离。n

型发射极层3为作为n型杂质具有例如as(砷)或p(磷)等的半导体层，n型杂质的浓度为1.0e 17/cm3～1.0e 20/cm3。p

型接触层4为作为p型杂质具有例如b(硼)或al(铝)等的半导体层，p型杂质的浓度为5.0e 18/cm3～1.0e 20/cm3。
101.在二极管区域102中，在相邻的2个沟槽栅极50之间的区域设置有p型阳极层5及p

型接触层6。p型阳极层5和p

型接触层6交替地设置于沟槽栅极50的长度方向。p型阳极层5为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为1.0e 12/cm3～5.0e 18/cm3。p

型接触层6为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为5.0e 18/cm3～1.0e 20/cm3。
102.《a-1-2.剖面结构》
103.图4是半导体装置200或半导体装置201的图3所示的a-a线处的剖视图。图5是半导体装置200或半导体装置201的图3所示的b-b线处的剖视图。
104.半导体装置200或半导体装置201具有n-型漂移层1(第2半导体层)。n-型漂移层1为作为n型杂质具有例如砷或磷等的半导体层，n型杂质的浓度为1.0e 12/cm3～1.0e 15/cm3。二极管区域102的n-型漂移层1和igbt区域101的n-型漂移层1连续地构成为一体，通过同一半导体基板构成。
105.半导体基体120是在图4及图5的igbt区域101中从n

型发射极层3(第4半导体层)及p

型接触层4(第9半导体层)至p型集电极层11(第1半导体层)为止的范围、在图4的二极管区域102中从p

型接触层6(第7半导体层)至n

型阴极层12(第5半导体层)为止的范围、在图5的二极管区域102中从p型阳极层5(第6半导体层)至n

型阴极层12为止的范围的p型或n型的半导体层，这些半导体层是通过向半导体基板导入杂质离子，之后通过热处理使其在半导体基板内扩散而形成的。
106.在图4中将n

型发射极层3及p

型接触层4及p

型接触层6的发射极电极13侧的端部称为半导体基体120的第1主面，将p型集电极层11及n

型阴极层12的集电极电极14侧的端部称为半导体基体120的第2主面。在图5中将n

型发射极层3及p

型接触层4及p型阳极层5的发射极电极13侧的端部称为半导体基体120的第1主面，将p型集电极层11及n

型阴极层12的集电极电极14侧的端部称为半导体基体120的第2主面。半导体基体120的第1主面为半导体装置200或半导体装置201的表面侧的主面，半导体基体120的第2主面为半导体装置200或半导体装置201的背面侧的主面。在制造方法的说明或从制造方法的观点出发的说明中，对于在形成半导体基体120时使用的半导体基板，也将与半导体基体120的第1主面侧对应的半导体基板的主面称为半导体基板的第1主面，将与半导体基体120的第2主面侧对应的半导体基板的主面称为半导体基板的第2主面。半导体装置200或半导体装置201在igbt区域101及二极管区域102中，在第1主面和与第1主面相对的第2主面之间具有n-型漂移层1。
107.《a-1-2-1.igbt区域的剖面结构》
108.如图4及图5所示，在igbt区域101中，在n-型漂移层1的第1主面侧设置有p型沟道
掺杂层2(第3半导体层)。p型沟道掺杂层2为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为1.0e 12/cm3～5.0e 18/cm3。p型沟道掺杂层2与沟槽栅极50的栅极绝缘膜7接触。在p型沟道掺杂层2的第1主面侧与沟槽栅极50的栅极绝缘膜7接触地设置n

型发射极层3，在剩余区域设置有p

型接触层4。n

型发射极层3及p

型接触层4构成半导体基体120的第1主面的一部分。
109.如图4及图5所示，在半导体装置200或半导体装置201的igbt区域101中，在n-型漂移层1的第2主面侧设置有n型杂质的浓度比n-型漂移层1高的n型缓冲层10。n型缓冲层10是为了在半导体装置200或半导体装置201成为断开状态时对从p型沟道掺杂层2延伸至第2主面侧的耗尽层被击穿进行抑制而设置的。n型缓冲层10例如可以是注入磷或质子而形成的，也可以是注入磷或质子这两者而形成的。n型缓冲层10的n型杂质的浓度为1.0e 12/cm3～1.0e 18/cm3。
110.此外，半导体装置200或半导体装置201也可以是不设置n型缓冲层10，而在图4及图5所示的n型缓冲层10的区域也设置有n-型漂移层1的结构。也可以将n型缓冲层10和n-型漂移层1合并称为漂移层(第2半导体层)。
111.半导体装置200或半导体装置201在igbt区域101中，在n型缓冲层10的第2主面侧设置有p型集电极层11。即，在n-型漂移层1和第2主面之间设置有p型集电极层11。p型集电极层11为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为1.0e 16/cm3～1.0e 20/cm3。p型集电极层11构成半导体基体120的第2主面的一部分。p型集电极层11不仅设置在igbt区域101，而且设置在外周区域103，p型集电极层11中的设置于外周区域103的部分构成p型末端集电极层11a(参照图6、图7)。另外，p型集电极层11的一部分也可以设置为从igbt区域101伸出到二极管区域102。
112.如图4及图5所示，半导体装置200或半导体装置201在igbt区域101中，形成有从半导体基体120的第1主面贯穿p型沟道掺杂层2而到达n-型漂移层1的沟槽。通过在沟槽内隔着栅极绝缘膜7设置埋入栅极电极8从而构成沟槽栅极50。埋入栅极电极8隔着栅极绝缘膜7与n-型漂移层1相对。igbt区域101的沟槽栅极50的栅极绝缘膜7与p型沟道掺杂层2及n

型发射极层3接触。如果将栅极驱动电压施加于埋入栅极电极8，则在与沟槽栅极50的栅极绝缘膜7接触的p型沟道掺杂层2形成沟道。
113.如图4及图5所示，在igbt区域101的沟槽栅极50的埋入栅极电极8之上设置有层间绝缘膜9。在半导体基体120的第1主面的没有设置层间绝缘膜9的区域之上及层间绝缘膜9之上设置有发射极电极13。发射极电极13在igbt区域101中与n

型发射极层3及p

型接触层4进行欧姆接触，与n

型发射极层3及p

型接触层4电连接。发射极电极13例如可以通过铝硅合金(al-si类合金)等铝合金形成，也可以是由在铝合金形成的电极之上通过化学镀或电镀形成了镀膜的多层金属膜构成的电极。通过化学镀或电镀形成的镀膜例如可以是镍(ni)镀膜。另外，在存在相邻的层间绝缘膜9间等微小的区域即发射极电极13得不到良好的埋入的区域的情况下，也可以将与发射极电极13相比埋入性良好的钨配置于微小的区域，在钨之上设置发射极电极13。
114.也可以在半导体基体120的第1主面的没有设置层间绝缘膜9的区域之上及层间绝缘膜9之上形成阻挡金属，在该阻挡金属之上设置发射极电极13(下面，将该阻挡金属设为阻挡金属27)。阻挡金属27例如可以是包含钛(ti)的导体，例如可以是氮化钛，可以是使钛
和硅(si)合金化后的tisi。另外，在形成阻挡金属27的情况下，阻挡金属27与n

型发射极层3及p

型接触层4进行欧姆接触，与n

型发射极层3及p

型接触层4电连接。可以将阻挡金属27和发射极电极13合并称为发射极电极。另外，也可以仅在n

型发射极层3等n型的半导体层之上设置阻挡金属27。
115.在p型集电极层11的第2主面侧设置集电极电极14。集电极电极14也可以与发射极电极13相同地，由铝合金、或者铝合金和镀膜构成。另外，集电极电极14也可以是与发射极电极13不同的结构。集电极电极14与p型集电极层11进行欧姆接触，与p型集电极层11电连接。
116.《a-1-2-2.二极管区域的剖面结构》
117.如图4及图5所示，在二极管区域102中也与igbt区域101相同地，在n-型漂移层1的第2主面侧设置有n型缓冲层10。在二极管区域102设置的n型缓冲层10为与在igbt区域101设置的n型缓冲层10相同的结构。另外，与igbt区域101相同地，也可以将n-型漂移层1及n型缓冲层10合并称为漂移层。
118.在二极管区域102中，在n-型漂移层1的第1主面侧设置有p型阳极层5。p型阳极层5设置于n-型漂移层1和第1主面之间。也可以将p型阳极层5的p型杂质的浓度设为与igbt区域101的p型沟道掺杂层2相同的浓度，同时形成p型阳极层5和p型沟道掺杂层2。另外，也可以构成为将p型阳极层5的p型杂质的浓度设得比igbt区域101的p型沟道掺杂层2的p型杂质的浓度低，在二极管动作时使流入至n-型漂移层1的空穴的量减少。通过使在二极管动作时流入至n-型漂移层1的空穴的量减少能够降低二极管动作时的恢复损耗。
119.在图4所示的剖面的二极管区域102中，在p型阳极层5的第1主面侧设置有p

型接触层6。p

型接触层6的p型杂质的浓度可以设为与igbt区域101的p

型接触层4的p型杂质相同的浓度，也可以设为不同的浓度。p

型接触层6构成半导体基体120的第1主面的一部分。此外，p

型接触层6为p型杂质的浓度比p型阳极层5高的区域，是阳极区域中的p型杂质浓度大于或等于5.0e 18/cm3的区域。另外，p型阳极层5是p型杂质浓度比5.0e 18/cm3小的区域。
120.如图4所示，在p型阳极层5形成有缺陷区域15(第1晶体缺陷区域)。缺陷区域15至少设置于p型阳极层5中的p

型接触层6的第2主面侧且在俯视观察时与p

型接触层6重叠的区域。缺陷区域15可以设置于p型阳极层5中的与p

型接触层6的第2主面侧的表面接触的区域，也可以在p

型接触层6的第2主面侧的表面、包含与p型阳极层5接触的表面，跨越p型阳极层5和p

型接触层6而设置。缺陷区域15也可以设置为与p

型接触层6分离，但通过设置于与p

型接触层6的第2主面侧的表面接触的区域，或设置为也跨越p

型接触层6，从而更有效地对流入n-型漂移层1的空穴的量进行抑制。在本实施方式中，特别地，对缺陷区域15和p

型接触层6是使用了相同的掩模通过离子注入而形成的并在俯视观察时形成于相同区域的情况进行说明。但是，缺陷区域15和p

型接触层6在俯视观察时形成于相同的区域是指与通过如《a-2.制造方法》后面叙述的那样使用了相同的掩模的离子注入及之后的热处理实现的程度相同，即使在通过这些处理而存在通常设想的偏移的情况下，也认为缺陷区域15和p

型接触层6在俯视下形成于相同的区域。
121.在二极管区域102中，在n型缓冲层10的第2主面侧设置有n

型阴极层12。n

型阴极层12设置于n-型漂移层1和第2主面之间。n

型阴极层12为作为n型杂质具有例如砷或磷等的半导体层，n型杂质的浓度为1.0e 16/cm3～1.0e 21/cm3。如图4、图5所示，n

型阴极层12设
置于二极管区域102的一部分或全部。n

型阴极层12构成半导体基体120的第2主面的一部分。此外，虽然未图示，但也可以进一步选择性地将p型杂质注入至如上所述形成了n

型阴极层12的区域，将形成了n

型阴极层12的区域的一部分作为p型半导体而设置p型阴极层。
122.在图4、图5中，在半导体装置200或半导体装置201的二极管区域102中，形成有从半导体基体120的第1主面贯穿p型阳极层5而到达n-型漂移层1的沟槽。在二极管区域102中也与igbt区域101相同地，通过在沟槽内隔着栅极绝缘膜7设置埋入栅极电极8从而构成沟槽栅极50。二极管区域102的埋入栅极电极8隔着栅极绝缘膜7与n-型漂移层1相对。
123.如图4所示，在二极管区域102的沟槽栅极50的埋入栅极电极8之上设置有层间绝缘膜9。在半导体基体120的第1主面的没有设置层间绝缘膜9的区域之上及层间绝缘膜9之上设置有发射极电极13。发射极电极13与p

型接触层6进行欧姆接触，与p

型接触层6电连接。另外，二极管区域102的沟槽栅极50的埋入栅极电极8和发射极电极13在与图4所示的剖面不同的剖面电连接。在二极管区域102设置的发射极电极13与在igbt区域101设置的发射极电极13连续地形成。在图4中，示出在二极管区域102的沟槽栅极50的埋入栅极电极8之上也设置有层间绝缘膜9的图，但在二极管区域102的沟槽栅极50的埋入栅极电极8之上也可以不设置层间绝缘膜9。
124.在二极管区域102中也与igbt区域101相同地，可以在半导体基体120的第1主面的没有设置层间绝缘膜9的区域之上及层间绝缘膜9之上形成阻挡金属27，在阻挡金属27之上设置发射极电极13。在二极管区域102设置阻挡金属27的情况下，该阻挡金属27可以是与可以设置于igbt区域101的阻挡金属27相同的结构。在二极管区域102设置阻挡金属27的情况下，阻挡金属27与p

型接触层6进行欧姆接触，与p

型接触层6电连接。可以将阻挡金属27和发射极电极13合并称为发射极电极。
125.在n

型阴极层12的第2主面侧设置集电极电极14。与发射极电极13相同地，二极管区域102的集电极电极14与在igbt区域101设置的集电极电极14连续地形成。集电极电极14与n

型阴极层12进行欧姆接触，与n

型阴极层12电连接。
126.图5的二极管区域102与图4的二极管区域102相比，区别在于没有设置p

型接触层6，p型阳极层5构成半导体基体120的第1主面的一部分。即，图4所示的p

型接触层6选择性地设置于p型阳极层5的第1主面侧。就其它方面而言，图5的剖面与图4的剖面相同。
127.《a-1-3.外周区域的构造》
128.图6和图7是表示rc-igbt即本实施方式的半导体装置的外周区域的结构的剖视图。图6是图1或图2中的单点划线e-e的剖视图，是从igbt区域101到外周区域103的剖视图。另外，图7是图1中的单点划线f-f的剖视图，是从二极管区域102到外周区域103的剖视图。
129.如图6及图7所示，半导体装置200或半导体装置201的外周区域103在半导体基体120的第1主面和第2主面之间具有n-型漂移层1。外周区域103的第1主面及第2主面分别与igbt区域101及二极管区域102的第1主面及第2主面为同一面。另外，外周区域103的n-型漂移层1分别与igbt区域101及二极管区域102的n-型漂移层1为相同结构，连续地形成为一体。
130.在n-型漂移层1的第1主面侧即半导体基体120的第1主面和n-型漂移层1之间设置有p型末端阱层31。p型末端阱层31为作为p型杂质具有例如硼或铝等的半导体层，p型杂质的浓度为1.0e 14/cm3～1.0e 19/cm3。p型末端阱层31设置为将包含igbt区域101及二极管
区域102的单元区域包围。p型末端阱层31设置为多个环状，设置p型末端阱层31的数量是根据半导体装置200或半导体装置201的耐压设计而适当选择的。另外，在p型末端阱层31的更边缘侧设置有n

型沟道截断层32，n

型沟道截断层32将p型末端阱层31包围。
131.在n-型漂移层1和半导体基体120的第2主面之间设置有p型末端集电极层11a。p型末端集电极层11a与在单元区域设置的p型集电极层11连续地形成为一体。因此，也可以包含p型末端集电极层11a而称为p型集电极层11。另外，在如图1所示的半导体装置200那样设置为二极管区域102与外周区域103相邻的结构中，如图7所示，p型末端集电极层11a设置为二极管区域102侧的端部向二极管区域102伸出距离u2。这样，通过将p型末端集电极层11a设置为伸出到二极管区域102，能够增大二极管区域102的n

型阴极层12和p型末端阱层31距离，能够抑制p型末端阱层31作为二极管的阳极进行动作。距离u2例如可以为100μm。
132.在半导体基体120的第2主面之上设置有集电极电极14。集电极电极14从包含igbt区域101及二极管区域102的单元区域至外周区域103为止连续地形成为一体。另一方面，在外周区域103的半导体基体120的第1主面之上设置从单元区域连续的发射极电极13、与发射极电极13分离的末端电极13a。
133.发射极电极13和末端电极13a经由半绝缘性膜33电连接。半绝缘性膜33例如可以是sinsin(semi-insulating silicon nitride：半绝缘性硅氮化膜)。末端电极13a和p型末端阱层31及n

型沟道截断层32经由在设置于外周区域103的第1主面之上的层间绝缘膜9形成的接触孔电连接。另外，在外周区域103中以将发射极电极13、末端电极13a及半绝缘性膜33覆盖的方式设置有末端保护膜34。末端保护膜34例如可以由聚酰亚胺形成。
134.《a-1-4.结构的总结》
135.半导体装置200或半导体装置201是igbt和二极管形成于共通的半导体基体120的半导体装置。半导体基体120具有作为一个主面及另一个主面的第1主面及第2主面、形成有igbt的igbt区域101、形成有二极管的二极管区域102。igbt区域101具有：p型集电极层11，其设置于半导体基体120的第2主面侧；n-型漂移层1，其设置于p型集电极层11之上；p型沟道掺杂层2，其与n-型漂移层1相比设置于半导体基体120的第1主面侧；n

型发射极层3，其设置于p型沟道掺杂层2之上；发射极电极13，其与n

型发射极层3电连接；以及集电极电极14，其与p型集电极层11电连接。二极管区域102具有：n

型阴极层12，其设置于半导体基体120的第2主面侧；n-型漂移层1，其设置于n

型阴极层12之上；p型阳极层5，其与n-型漂移层1相比设置于半导体基体120的第1主面侧；p

型接触层6，其设置于p型阳极层5之上，p型的杂质浓度比p型阳极层5高；发射极电极13，其与p

型接触层6电连接；以及集电极电极14，其与n

型阴极层12电连接。另外，缺陷区域15至少设置于p型阳极层5中的p

型接触层6的第2主面侧且在俯视观察时与p

型接触层6重叠的区域。
136.在半导体装置200或半导体装置201中，在igbt区域101中，形成有由n-型漂移层1、p型沟道掺杂层2、n

型发射极层3和栅极绝缘膜7、埋入栅极电极8形成的n沟道mosfet(金属氧化膜半导体场效应晶体管，metal-oxide-semiconductor field effect transistor)构造。而且，该mosfet包含p型集电极层11而形成有igbt构造。
137.在半导体装置200或半导体装置201中，在二极管区域102中，通过p型阳极层5和p

型接触层6、n-型漂移层1及n

型阴极层12形成了二极管构造。
138.另外，半导体装置200或半导体装置201具有如下特征。
139.第1特征在于缺陷区域15设置于形成于二极管区域102的p型阳极层5的区域中的p

型接触层6的第2主面侧且在俯视观察时与p

型接触层6重叠的区域。而且，缺陷区域15和p

型接触层6在俯视观察时形成于相同区域。缺陷区域15的存在能够通过阴极冷光法来确认，该阴极冷光法是通过在将加速的电子照射至样品时产生的发光即阴极冷光对物性进行评价的方法。
140.第2特征在于缺陷区域15包含ar(氩)、n(氮)、h(氢)、he(氦)中的任意轻离子，是通过氩、氮、氦、氢中任意离子注入而形成的晶体缺陷区域。
141.第3特征在于缺陷区域15是在将p

型接触层6选择性地形成于表面的工序中使用相同掩模形成的。
142.第4特征在于缺陷区域15形成于p

型接触层6或p型阳极层5中的p型的杂质浓度大于或等于1.0e 16/cm3的区域。
143.第5特征在于在第1主面中，p型阳极层5和p

型接触层6交替地形成于沟槽栅极50的长度方向，p

型接触层6的俯视观察时的面积(即，缺陷区域15的面积)相对于将p型阳极层5和p

型接触层6合并的区域的俯视观察时的面积的比率被设定为大于或等于20％。
144.第6特征在于缺陷区域15形成为至少包含二极管区域102中的与igbt区域101接触的区域。例如，缺陷区域15至少形成于二极管区域102中的从igbt区域101起的俯视观察时的距离比半导体基体120的厚度小的区域。
145.《a-2.制造方法》
146.对半导体装置200或半导体装置201的制造方法的一个例子进行说明。下面设想图3所示的a-a线处的剖面(图4)而进行说明。除了没有在图15至图17为止的工序中在剖面形成缺陷区域15和p

型接触层6之外，与图3所示的a-a线处的剖面相同地形成图3所示的b-b线处的剖面的构造。
147.首先，如图8所示准备构成n-型漂移层1的半导体基板。设想半导体基板为硅基板的情况而进行说明，但也可以是sic基板等。半导体基板例如可以使用通过fz(floating zone)法制作出的所谓的fz晶片、通过mcz(magnetic field applied czochralski)法制作出的所谓的mcz晶片，半导体基板可以是包含n型杂质的n型晶片。根据制作的半导体装置的耐压而对半导体基板所包含的n型杂质的浓度进行适当选择，例如，在耐压为1200v的半导体装置中，对n型杂质的浓度进行调整，以使得构成半导体基板的n-型漂移层1的相对电阻为40～120ω
·
cm左右。如图8所示，在准备半导体基板的工序中，半导体基板的整体为n-型漂移层1，但通过从这样的半导体基板的第1主面侧或第2主面侧注入p型或n型杂质离子，通过之后的热处理等而使其扩散至半导体基板内，从而形成p型或n型的半导体层，对半导体装置200或半导体装置201进行制造。
148.如图8所示，构成n-型漂移层1的半导体基板具有成为igbt区域101及二极管区域102的区域。另外，虽然未图示，但在成为igbt区域101及二极管区域102的区域的周围具有成为外周区域103的区域。下面，主要对半导体装置200或半导体装置201的igbt区域101及二极管区域102的结构的制造方法进行说明，但可以通过公知的制造方法对半导体装置200或半导体装置201的外周区域103进行制作。例如，在外周区域103形成具有p型末端阱层31的flr作为耐压保持构造的情况下，可以在对半导体装置200或半导体装置201的igbt区域101及二极管区域102进行加工前注入p型杂质离子而形成，也可以在将p型杂质离子注入至
半导体装置200或半导体装置201的igbt区域101或二极管区域102时同时注入p型杂质离子而形成。
149.接着，如图9所示，从半导体基板的第1主面侧注入硼等p型杂质而形成p型沟道掺杂层2及p型阳极层5。p型沟道掺杂层2及p型阳极层5是在将杂质离子注入至半导体基板内后，通过热处理使杂质离子扩散而形成的。由于p型杂质在对半导体基板的第1主面之上施加了掩模处理后被离子注入，因此p型沟道掺杂层2及p型阳极层5选择性地形成于半导体基板的第1主面侧。p型沟道掺杂层2及p型阳极层5形成于igbt区域101及二极管区域102，在外周区域103与p型末端阱层31连接。此外，掩模处理是指将抗蚀剂涂敷于半导体基板之上，使用照相制版技术在抗蚀剂的规定的区域形成开口，为了经由开口在半导体基板的规定的区域施加离子注入或施加蚀刻，在半导体基板之上形成掩模的处理。
150.也可以同时对p型杂质进行离子注入而形成p型沟道掺杂层2及p型阳极层5。在该情况下，p型沟道掺杂层2和p型阳极层5的深度、p型杂质浓度相同且为相同结构。另外，也可以通过掩模处理分别将p型杂质离子注入至p型沟道掺杂层2和p型阳极层5，从而使p型沟道掺杂层2和p型阳极层5的深度、p型杂质浓度不同。
151.另外，也可以与p型阳极层5同时地对p型杂质进行离子注入而形成在其它剖面处形成的p型末端阱层31。在该情况下，能够将p型末端阱层31和p型阳极层5的深度、p型杂质浓度设为相同且设为相同结构。另外，也可以同时对p型杂质进行离子注入而形成p型末端阱层31和p型阳极层5，将p型末端阱层31和p型阳极层5的p型杂质浓度设为不同的浓度。在该情况下，将任意一者或两者的掩模设为网格状的掩模，对开口率进行变更即可。
152.另外，也可以通过掩模处理分别将p型杂质离子注入至p型末端阱层31和p型阳极层5，从而使p型末端阱层31及p型阳极层5的深度、p型杂质浓度不同。
153.也可以同时对p型杂质进行离子注入而形成p型末端阱层31、p型沟道掺杂层2、及p型阳极层5。
154.接着，如图10所示，通过掩模处理将n型杂质选择性地注入至igbt区域101的p型沟道掺杂层2的第1主面侧而形成n

型发射极层3。注入的n型杂质例如可以是砷或磷。
155.接着，如图11所示，形成从半导体基板的第1主面侧贯穿n

型发射极层3及p型阳极层5而到达n-型漂移层1的沟槽51。在igbt区域101中，贯穿n

型发射极层3的沟槽51的侧壁构成n

型发射极层3的一部分。可以在使sio2等氧化膜沉积在半导体基板之上后，通过掩模处理在形成沟槽51的部分的氧化膜处形成开口，将形成了开口的氧化膜作为掩模而对半导体基板进行蚀刻，由此形成沟槽51。在图11中，在igbt区域101和二极管区域102中将沟槽51的间距形成为相同，但也可以在igbt区域101和二极管区域102中使沟槽51的间距不同。沟槽51的间距及俯视观察时的图案能够根据掩模处理的掩模图案而适当变更。
156.接着，如图12所示，在含氧的环境中对半导体基板进行加热而在沟槽51的内壁及半导体基板的第1主面形成氧化膜。这里，在沟槽51的内壁形成的氧化膜为沟槽栅极50的栅极绝缘膜7，在半导体基板的第1主面形成的氧化膜为氧化膜90。通过之后的工序除去氧化膜90。
157.接着，如图13所示，在内壁形成了栅极绝缘膜7的沟槽51内，通过cvd(chemical vapor deposition)等使掺杂了n型或p型的杂质的多晶硅沉积，形成埋入栅极电极8。
158.接着，除去在半导体基板的第1主面形成的氧化膜90。
159.接着，如图14所示，选择性地将杂质离子注入至该igbt区域101，利用热处理使杂质离子扩散，从而形成p

型接触层4。在注入杂质离子时，预先通过掩模处理除去与p

型接触层4对应的区域而形成掩模。
160.接着，在除去形成p

型接触层4时使用的掩模后，通过掩模处理形成将除了与二极管区域102的p

型接触层6对应的区域之外覆盖的光致抗蚀剂16。
161.接着，如图15所示，将光致抗蚀剂16用作掩模而进行离子注入，将p型杂质导入至与二极管区域102的p

型接触层6对应的区域，形成p型杂质导入区域17。
162.接着，如图16所示，使用与形成p型杂质导入区域17时所使用的相同的光致抗蚀剂16，将氩、氮、氦、氢中的任意元素导入至比p型杂质导入区域17深的位置，形成晶体缺陷导入区域18。氮用于通过sic等材料形成n型的半导体层，但这里用于针对设想的硅材料的半导体基板形成晶体缺陷层。
163.接着，如图17所示，除去光致抗蚀剂16，通过热处理，能够形成二极管区域102的阳极区域的构造。
164.在本实施方式中，为了形成缺陷区域15，使用氩、氮、氦、氢中的任意者。这些元素能够通过通常的离子注入机进行注入，通过使用这些元素能够廉价地形成缺陷区域15。
165.接着，如图18所示，在沟槽栅极50的埋入栅极电极8之上形成层间绝缘膜9。层间绝缘膜9例如可以是sio2。另外，也包含在除了埋入栅极电极8之外的表面上在内的半导体基板之上沉积层间绝缘膜9后，通过掩模处理除去不需要的部分而形成接触孔。
166.接着，如图19所示，在半导体基板的第1主面及层间绝缘膜9之上形成发射极电极13。也可以在半导体基板的第1主面及层间绝缘膜9之上形成阻挡金属，在该阻挡金属之上形成发射极电极13。通过pdv(physical vapor deposition)、cvd对氮化钛进行制膜而形成该阻挡金属。
167.例如可以通过溅射、蒸镀等pvd使铝硅合金(al-si类合金)沉积于半导体基板的第1主面及层间绝缘膜9之上而形成发射极电极13。另外，也可以在形成的铝硅合金之上通过化学镀、电镀进一步形成镍合金(ni合金)而作为发射极电极13。如果通过电镀形成发射极电极13，则能够容易地形成厚的金属膜作为发射极电极13，因此能够使发射极电极13的热容量增加而使耐热性提高。此外，在通过pvd形成了由铝硅合金构成的发射极电极13后，通过电镀处理进一步形成镍合金的情况下，也可以在进行了半导体基板的第2主面侧的加工后实施用于形成镍合金的电镀处理。
168.接着，如图20所示对半导体基板的第2主面侧进行研磨，将半导体基板薄板化为设计好的厚度。在图20中，将构成半导体基板的n-型漂移层1薄板化。研磨后的半导体基板的厚度例如可以为80μm～200μm。
169.接着，如图21所示，从半导体基板的第2主面侧注入n型杂质而形成n型缓冲层10。而且，从半导体基板的第2主面侧注入p型杂质而形成p型集电极层11。n型缓冲层10可以形成于igbt区域101、二极管区域102及外周区域103，也可以仅形成于igbt区域101或二极管区域102。
170.n型缓冲层10例如可以通过注入磷离子而形成。另外，可以通过注入质子而形成。而且，可以通过注入质子和磷这两者而形成。质子能够以比较低的加速能量从半导体基板的第2主面注入至深的位置。另外，通过改变加速能量能够比较容易地对注入质子的深度进
行变更。因此，如果在通过质子形成n型缓冲层10时，在变更加速能量的同时进行多次注入，则与通过磷形成相比能够在半导体基板的厚度方向形成宽度宽的n型缓冲层10。
171.另外，由于磷与质子相比，能够将作为n型杂质的激活率设得高，因此通过磷形成n型缓冲层10，即使是薄板化后的半导体基板，也能够更可靠地抑制耗尽层被击穿。为了将半导体基板进一步薄板化，优选注入质子和磷这两者而形成n型缓冲层10，此时，与磷相比质子从第2主面注入至深的位置。
172.p型集电极层11例如可以是注入硼而形成的。p型集电极层11也形成于外周区域103，外周区域103的p型集电极层11成为p型末端集电极层11a。在从半导体基板的第2主面侧进行了离子注入后，通过将激光照射至第2主面而进行激光退火，从而将注入的硼激活而形成p型集电极层11。此时，用于从半导体基板的第2主面注入至比较浅的位置的n型缓冲层10的磷也同时被激活。另一方面，由于质子在380℃～420℃这样的比较低的退火温度下被激活，因此除了在注入了质子后用于质子的激活的工序之外，需要留心不使半导体基板整体成为比380℃～420℃高的温度。由于激光退火能够仅使半导体基板的第2主面附近成为高温，因此在注入了质子后也能够用于n型杂质、p型杂质的激活。
173.接着，如图22所示，在二极管区域102形成n

型阴极层12。n

型阴极层12例如可以通过注入磷而形成。用于形成n

型阴极层12的n型杂质的注入量比用于形成p型集电极层11的p型杂质的注入量多。在图22中，示出从第2主面起的p型集电极层11和n

型阴极层12的深度相同，但n

型阴极层12的深度大于或等于p型集电极层11的深度。由于形成n

型阴极层12的区域需要将n型杂质注入至注入了p型杂质的区域而成为n型半导体，因此使在整个形成n

型阴极层12的区域注入的n型杂质的浓度比p型杂质的浓度高。
174.接着，如图4所示，在半导体基板的第2主面之上形成集电极电极14。集电极电极14是遍及第2主面的igbt区域101、二极管区域102及外周区域103的整面而形成的。另外，集电极电极14可以遍及半导体基板即n型晶片的第2主面的整面而形成。集电极电极14可以通过溅射、蒸镀等pvd而使铝硅合金(ai-si类合金)、钛(ti)等沉积而形成，也可以通过使铝硅合金、钛、镍或金等多种金属层叠而形成。而且，也可以通过在利用pvd形成的金属膜之上进行化学镀、电镀，进一步形成金属膜而作为集电极电极14。
175.通过以上那样的工序对半导体装置200或半导体装置201进行制作。就半导体装置200或半导体装置201而言，由于在1片n型晶片矩阵状地制作多个，因此通过采用激光切割、刀片切割而切分为各个半导体装置200或半导体装置201，从而完成半导体装置200或半导体装置201。
176.《a-3.动作》
177.在本实施方式的半导体装置200或半导体装置201中通过p型阳极层5、和p

型接触层6、n-型漂移层1及n

型阴极层12形成了二极管。二极管的接通状态是成对的igbt断开的状态，发射极电极13的电位为比集电极电极14高的状态。在二极管的接通状态下，由于空穴从由p型阳极层5和p

型接触层6构成的阳极区域流入n-型漂移层1，电子从由n

型阴极层12构成的阴极区域流入n-型漂移层1，因此引起导电率调制而成为二极管的导通状态。
178.在本实施方式中，缺陷区域15形成于p型阳极层5中的p

型接触层6的下侧的部分，从p

型接触层6流入n-型漂移层1的空穴经过缺陷区域15。由于通过该缺陷区域15空穴进行复合，因此流入n-型漂移层1的空穴变少。因此，导电率调制的程度降低，在二极管的导通状
态下阳极区域附近的载流子浓度比没有缺陷区域15的情况低。
179.接着，对二极管从该状态经过恢复状态而过渡为截断状态时的动作进行说明。如果二极管从接通状态起，发射极电极13的电位变得比集电极电极14低，成对的igbt变为接通状态，则n-型漂移层1的空穴从p型阳极层5和p

型接触层6流入发射极电极13，电子从n

型阴极层12流入集电极电极14。为了二极管成为截断状态需要释放过剩载流子，如果过剩载流子多，则反向恢复电流增加释放的过剩载流子增加量，反向恢复峰值电流(irr)、恢复损耗(err)变多。
180.在本实施方式中，如上所述，与没有缺陷区域15的情况相比，在二极管的接通状态下阳极区域附近的载流子浓度低。因此，与现有技术相比，能够降低二极管动作中的反向恢复峰值电流(irr)、恢复损耗(err)。
181.接着，对igbt的动作进行说明。就igbt的接通状态而言，埋入栅极电极8及集电极电极14是比发射极电极13高的电位，成对的二极管为截断状态。在igbt的接通状态下，空穴从p型集电极层11流入n-型漂移层1，电子从n

型发射极层3流入n-型漂移层1，引起导电率调制。如果集电极电极14保持比发射极电极13高的电位，埋入栅极电极8变为比发射极电极13低的电位，则由n

型发射极层3、p型沟道掺杂层2、n-型漂移层1形成的mos沟道关闭，就n-型漂移层1的过剩载流子而言，空穴从发射极电极13释放，电子从集电极电极14释放，由此过渡到igbt的断开状态。
182.在rc-igbt即本实施方式的半导体装置200或半导体装置201中，igbt区域101和二极管区域102相邻地形成。因此，来自与在二极管区域102的附近形成的igbt区域101对应的p型集电极层11的电流除了经过igbt区域101的n-型漂移层1而向发射极电极13流动的成分之外，还包含一部分通过二极管区域102内部的n-型漂移层1而向发射极电极13流动的成分，成为在igbt动作时引起导电率调制的状态下在二极管区域102内部也存在过剩载流子的状态。
183.如果该二极管区域102内部的过剩载流子没有被释放，则无法向igbt的断开状态过渡，因此二极管区域102内部的过剩载流子成为产生igbt动作时的关断损耗恶化、由在igbt区域101中的二极管区域102附近部分产生电流集中导致的反向偏置安全动作区域(reverse bias safe operating area、rbsoa)恶化这样的问题的原因。
184.在本实施方式中，如上述《a-1-4》的第6特征那样，由于在二极管区域102中的与igbt区域101接触的区域形成有缺陷区域15，因此过剩载流子变得容易向二极管区域102流动，能够使电流分散，从而对向igbt区域101中的二极管区域102附近部分的电流集中进行抑制，能够对igbt动作时的关断损耗恶化、rbsoa恶化这样的问题进行抑制。
185.在p型阳极层5和p

型接触层6中，在p型的杂质浓度大致大于或等于1.0e 16/cm3的部位形成缺陷区域15是有效的。
186.优选缺陷区域15形成于用于成为少数载流子复合中心的电流路径上，但如果在二极管断开时(耐压保持时)耗尽层到达缺陷区域15则引起泄漏电流增加的问题。因此，在耐压保持时耗尽层没有到达的区域形成缺陷区域15是有效的。在耐压保持时耗尽层没有到达的区域依赖于阳极区域的深度和浓度分布，但通过以不包含p型的杂质浓度小于或等于1.0e 16/cm3的区域的方式形成缺陷区域15，能够对在耐压保持时耗尽层到达缺陷区域15进行抑制。由此，能够对耐压保持时的泄漏电流进行抑制，并且有效地降低恢复电流。
187.在图23中示出通过模拟对本实施方式的二极管区域102中的p

型接触层6的面积比率和二极管动作时的恢复峰值电流(irr)的关系进行了验证的结果。二极管区域102中的p

型接触层6的面积比率是二极管区域102的p

型接触层6的俯视观察时的面积相对于将二极管区域102的p型阳极层5及p

型接触层6合并后的区域的俯视观察时的面积的比率。
188.图23中的条件1和条件2是在本实施方式中改变缺陷区域15的缺陷密度，条件2与条件1相比缺陷密度高，与条件1相比通过缺陷区域15进行复合的概率高。在条件1和条件2中，缺陷区域15不是设置于p

型接触层6，而是在p型阳极层5中的p

型接触层6的第2主面侧且与p

型接触层6在俯视观察时相同的区域，与p

型接触层6的第2主面侧表面接触而设置。另外，图23中的对比例从条件1或条件2去除缺陷区域15。即，就图23所示的条件1、条件2和对比例而言，如果p

型接触层6的面积比率相同，则除了缺陷区域15之外的结构相同，特别地，p型阳极层5和p

型接触层6的配置相同。在图23所示的模拟中，将p

型接触层6设为沿沟槽栅极50的延伸方向延伸的结构，条件1和条件2也如图69所示的对比例那样，通过改变p

型接触层6的与沟槽栅极50的延伸方向垂直的方向的宽度而对p

型接触层6的面积比率进行了变更，但考虑即使改变沟槽栅极50的延伸方向的宽度也成为相同的结果。
189.如上所述，在本实施方式中与p

型接触层6在俯视观察时相同的区域形成有缺陷区域15。即，理想地，缺陷区域15仅形成在与p

型接触层6在俯视观察时重叠的区域。因此，能够有效地对来自流入效率高的部分的空穴的流入进行抑制。由于在俯视观察时不与p

型接触层6重叠而仅与p型阳极层5重叠的部分没有形成缺陷区域15，因此能够对正向电压降vf的增加进行抑制，提高电流的流动容易度的面内均匀性。
190.从图23可知，无论条件1和2的差异如何，如果是本实施方式的结构，则通过缺陷区域15，与p

型接触层6的面积比率相同的比较例相比，能够降低恢复峰值电流(irr)，由此能够降低恢复损耗。如果p

型接触层6的面积比率(缺陷区域15的面积比率)大于或等于20％，则可以看出与大致相同面积比率的现有技术相比，成为能够将恢复峰值电流(irr)降低大于或等于5％的效果这样的结果。
191.而且，条件2能得到p

型接触层6的面积比率(缺陷区域15的面积比率)越高则越能够降低恢复峰值电流(irr)和恢复损耗(err)这样的结果。可知在条件2中，与没有缺陷区域15的情况下能够到达的最小损耗(在图23中p

型接触层6的面积比率为0％的情况下的损耗)相比，能够降低损耗。
192.即，在没有缺陷区域15的情况下，如果为了降低恢复损耗而减少p

型接触层6的面积，则作为副作用产生了由欧姆电阻的增大造成的正向电压降的增大，但在本实施方式中，利用缺陷区域15没有使欧姆电阻增大而能够实现恢复损耗的降低，因此能够改善恢复损耗和正向电压降之间的权衡关系。
193.而且，如果如条件2那样将缺陷区域15的缺陷密度设得高，通过增加p

型接触层6和缺陷区域15的面积比率，则能够实现欧姆电阻的降低，并且能够实现恢复电流、恢复损耗的降低。
194.《a-4.效果》
195.如上所述，在本实施方式的半导体装置200或半导体装置201中，在p型阳极层5中的与p

型接触层6在俯视观察时重叠的部分形成有缺陷区域15。由于形成有缺陷区域15的区域与二极管的接通状态下的通电路径接触，形成了缺陷区域15，因此能够降低在二极管
接通状态下从p

型接触层6流入n-型漂移层1的空穴的量，因此能够实现二极管的恢复电流的降低和恢复损耗的降低。
196.缺陷区域15包含氩、氮、氦、氢的任意者，能够使用通常的离子注入机廉价地对半导体装置200或半导体装置201进行制造。
197.而且，在用于形成缺陷区域15的离子注入中，由于能够使用与在用于形成p

型接触层6的离子注入中使用的掩模相同的掩模，因此能够将工序数量的增加限制为最小限度，形成缺陷区域15。
198.缺陷区域15是以不包含p型阳极层5中的p型杂质的浓度小于或等于1.0e 16/cm3的区域的方式形成的。由于在二极管接通状态下的电流路径且在二极管截断状态下耗尽层没有到达的区域形成了缺陷区域15，因此能够对二极管截断状态下的泄漏电流的增大进行抑制，降低恢复损耗。
199.而且，将p

型接触层6及缺陷区域15的俯视观察时的面积相对于将p型阳极层5和p

型接触层6合并后的区域的俯视观察时的面积的比率设定为大于或等于20％，能够使阳极区域和发射极电极13之间的欧姆电阻降低，并且与没有缺陷区域15的情况相比降低二极管的恢复损耗。
200.《b.实施方式2》
201.《b-1.结构》
202.在图1中示出本实施方式的条型的rc-igbt即半导体装置200b的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201b的俯视图。在图3中示出将图1所示的半导体装置200b或图2所示的半导体装置201b中的由虚线82包围的区域放大表示的放大俯视图。
203.图24是半导体装置200b或半导体装置201b的图3所示的a-a线处的剖视图。图25是半导体装置200b或半导体装置201b的图3所示的b-b线处的剖视图。
204.在本实施方式中，与实施方式1的半导体装置200或半导体装置201相比，没有缺陷区域15，取而代之，如图24所示，在p

型接触层6的第2主面侧形成有n型半导体层19(第8半导体层)。即，在p型阳极层5的第1主面侧的表面之上选择性地形成有n型半导体层19，在n型半导体层19的第1主面侧的表面之上形成有p

型接触层6。n型半导体层19与p

型接触层6在俯视观察时形成于相同区域。除了这些方面之外，半导体装置200b或半导体装置201b的结构与半导体装置200或半导体装置201各自相同。但是，在本实施方式中，如果在阳极区域中n型半导体层19的第1主面侧的区域的p型的杂质浓度比n型半导体层19的第2主面侧的区域高，则可以将n型半导体层19的第1主面侧视为p

型接触层6，将n型半导体层19的第2主面侧视为p型阳极层5。
205.在本实施方式中，如《b-2.制造方法》中说明的那样，n型半导体层19将n型的杂质导入至p型的区域，作为整体形成为n型的区域。n型半导体层19作为整体成为n型能够通过扫描型静电电容显微镜法(scm、scanning capacitance microscopy)或扩展电阻测定法(srp、spreading resistance profiler)进行判定。
206.《b-2.制造方法》
207.在图26～图29中示出本实施方式的制造方法的一个例子。
208.图26是与图24对应的剖面的制造工序图，与实施方式1的图14相同。
209.从图26的状态，通过掩模处理利用光致抗蚀剂16将二极管区域102的除了一部分之外覆盖，将n型杂质导入至二极管区域102的该一部分(图27)。在本实施方式中，通过导入磷或砷，从而形成n型杂质导入区域20。
210.而且，在下一个工序中，在利用相同光致抗蚀剂16将半导体基板局部地遮盖的状态下，将p型杂质导入至比n型杂质导入区域20浅的位置，形成p型杂质导入区域17(图28)。
211.在下一个工序中，通过除去光致抗蚀剂16，进行热处理，从而能够将p型杂质导入区域17设为p

型接触层6，将n型杂质导入区域20设为n型半导体层19，形成二极管区域102的构造(图29)。
212.本实施方式的半导体装置的制造方法中的p型杂质导入区域17和n型杂质导入区域20的形成能够通过使用了通常的离子注入机的离子注入来进行，能够廉价地形成p型杂质导入区域17和n型杂质导入区域20。
213.另外，由于在形成p型杂质导入区域17时和形成n型杂质导入区域20时能够使用相同的掩模，因此对由形成n型杂质导入区域20导致的成本增加进行抑制。
214.由于图29之后的工序与实施方式1的图17之后的工序相同，因此省略说明。
215.《b-3.动作》
216.在本实施方式的半导体装置200b或半导体装置201b中，通过p型阳极层5和p

型接触层6、n-型漂移层1及n

型阴极层12形成二极管构造，在二极管导通状态下空穴从p型阳极层5和p

型接触层6流入n-型漂移层1。
217.n型半导体层19形成于从p

型接触层6流向n-型漂移层1的电流的路径之上。n型半导体层19作为对从p

型接触层6流向n-型漂移层1的空穴的电位阻挡层起作用，另外，空穴通过n型半导体层19进行复合，因此流向n-型漂移层1的空穴变少。因此，导电率调制的程度降低，在二极管的导通状态下阳极区域附近的载流子浓度相对于没有n型半导体层19的情况变低。
218.在本实施方式中如上所述，在二极管的导通状态下阳极区域附近的载流子浓度设计为相对于没有n型半导体层19的情况变低，因此与没有n型半导体层19的情况相比，没有减少p

型接触层6的面积比率，能够得到恢复动作时的恢复峰值电流降低、恢复损耗降低的效果。如上所述，通过n型半导体层19，能够改善恢复损耗和正向电压降之间的权衡关系。
219.为了防止二极管截断状态下的泄漏电流的增加，优选n型半导体层19在耐压保持时耗尽层没有到达的区域。以n型半导体层19不包含p型阳极层5中的p型的杂质浓度小于或等于1.0e 16/cm3的区域的方式形成n型半导体层19即可。
220.另外，通过将p

型接触层6的俯视观察时的面积(即，n型半导体层19的面积)的比率设为大于或等于20％，能够充分降低恢复损耗。
221.《c.实施方式3》
222.《c-1.结构》
223.在图1中示出本实施方式的条型的rc-igbt即半导体装置200c的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201c的俯视图。在图3中示出将图1所示的半导体装置200c或图2所示的半导体装置201c中的由虚线82包围的区域放大表示的放大俯视图。
224.图30是半导体装置200c或半导体装置201c的图3所示的a-a线处的剖视图。图31是
半导体装置200c或半导体装置201c的图3所示的b-b线处的剖视图。
225.在本实施方式的半导体装置200c或半导体装置201c中，在阳极区域中的除了与p

型接触层6在俯视观察时重叠的部分形成缺陷区域15之外，在与p

型接触层6在俯视观察时不重叠的部分也形成缺陷区域21。除了形成缺陷区域21这方面之外，半导体装置200c或半导体装置201c的结构与半导体装置200或半导体装置201各自相同。
226.下面，说明将缺陷区域15和缺陷区域21合并的区域(第1晶体缺陷区域)在俯视观察时占p型阳极层5的整体，但在俯视观察时也可以占p型阳极层5的局部的区域。例如，缺陷区域21在俯视观察时仅占在阳极区域中与p

型接触层6在俯视观察时不重叠的部分中的一部分。
227.《c-2.制造方法》
228.参照图32至图37对本实施方式的半导体装置的制造方法的一个例子进行说明。
229.就图32至图34而言，a-a剖面及b-b剖面是共通的。
230.至图32为止的制造工序与实施方式1的至图14为止相比，区别在于没有形成p型阳极层5。该区别能够由掩模处理实现。其它与实施方式1的至图14为止相同。
231.从图32的状态，通过掩模处理利用光致抗蚀剂16将二极管区域102的除了一部分之外覆盖，将p型杂质导入至二极管区域102的该一部分，形成p型杂质导入区域22(图33)。
232.接着，在利用相同光致抗蚀剂16将半导体基板局部地遮盖的状态下，将氩、氮、氦、氢中的任意元素导入至比p型杂质导入区域22深的位置，形成晶体缺陷导入区域18(图34)。
233.在下一个工序中，除去光致抗蚀剂16，通过热处理，使p型杂质导入区域22的杂质扩散而形成p型阳极层5(a-a剖面：图35，b-b剖面：图36)。
234.之后，使用通常的掩模处理、离子注入技术、及扩散技术，在二极管区域102选择性地形成p

型接触层6。由此，a-a剖面成为图37所示的状态。b-b剖面保持图36的状态。
235.由于图36之后的工序与实施方式1的图17之后的工序相同，因此省略说明。
236.《c-3.动作》
237.本实施方式的半导体装置200c或半导体装置201c的动作与实施方式1的半导体装置200或半导体装置201相同。即，在半导体装置200c或半导体装置201c中，在二极管接通状态下通过缺陷区域15及缺陷区域21使流入n-型漂移层1的空穴的量减少，由此能够不使欧姆电阻增大地降低二极管动作中的反向恢复峰值电流(irr)、恢复损耗，能够改善恢复损耗和正向电压降的权衡关系。
238.在本实施方式中，由于二极管区域102的发射极电极13和n-型漂移层1之间的电流路径全部经过缺陷区域15或缺陷区域21，因此与实施方式1相比，虽然二极管接通状态的正向电压降(vf)变高，但恢复损耗被降低。能够与用途对应地区别使用实施方式1和本实施方式。
239.通过以不包含p型的杂质浓度小于或等于1.0e 16/cm3的区域的方式形成缺陷区域15及缺陷区域21，能够对在耐压保持时耗尽层到达缺陷区域15及缺陷区域21进行抑制，并且降低恢复电流。
240.另外，本实施方式与实施方式1相比新形成了缺陷区域21，二极管区域102的发射极电极13和n-型漂移层1之间的电流路径全部经过缺陷区域15或缺陷区域21。因此，如果将缺陷区域15的缺陷密度设为在图23中的条件1或条件2下的缺陷区域15的缺陷密度，将配置
有p

型接触层6的面积比率设定为大于或等于20％，则与没有缺陷区域15及缺陷区域21的情况相比，能够降低大于或等于5％的恢复损耗。而且，通过恰当地对p

型接触层6的面积比率进行设定，能够防止二极管区域102的阳极区域的欧姆电阻增大。
241.《d.实施方式4》
242.《d-1.结构》
243.在图1中示出本实施方式的条型的rc-igbt即半导体装置200d的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201d的俯视图。在图3中示出将图1所示的半导体装置200d或图2所示的半导体装置201d中的由虚线82包围的区域放大表示的放大俯视图。
244.图38是半导体装置200d或半导体装置201d的图3所示的a-a线处的剖视图。图39是半导体装置200d或半导体装置201d的图3所示的b-b线处的剖视图。
245.本实施方式在以下方面与实施方式1的情况不同，即，在igbt区域101的p型沟道掺杂层2中的p

型接触层4的第2主面侧的部分形成有缺陷区域23(第2晶体缺陷区域)。本实施方式的其它方面与实施方式1相同。例如，本实施方式中的缺陷区域15的配置与实施方式1的缺陷区域15的配置相同。
246.缺陷区域23至少形成于p型沟道掺杂层2中的p

型接触层4的第2主面侧且在俯视观察时与p

型接触层4重叠的区域。缺陷区域23可以设置在p型沟道掺杂层2的一部分且与p

型接触层4分离，也可以设置于p型沟道掺杂层2中的与p

型接触层4的第2主面侧的表面接触的区域，也可以在p

型接触层4的第2主面侧的表面、包含与p型沟道掺杂层2接触的表面，跨越p型沟道掺杂层2和p

型接触层4而设置。在本实施方式中，缺陷区域23和p

型接触层4在俯视观察时形成于相同区域。
247.《d-2.制造方法》
248.对本实施方式的半导体装置的制造方法的一个例子进行说明。
249.图40是igbt区域101和二极管区域102的a-a剖面的制造工序图。通过与实施方式1相同地进行至图13为止的工序，除去氧化膜90，得到图40的状态。
250.从图40的状态，通过掩模处理，除去在igbt区域101形成p

型接触层4的区域、在二极管区域102形成p

型接触层6的区域，通过光致抗蚀剂16进行覆盖，将p型杂质导入至igbt区域101和二极管区域102的一部分，形成p型杂质导入区域17(图41)。
251.接着，在通过相同光致抗蚀剂16将半导体基板局部地遮盖的状态下，将氩、氮、氦、氢中的任意元素导入至比p型杂质导入区域17深的位置，形成晶体缺陷导入区域18(图42)。
252.在下一个工序中，除去光致抗蚀剂16，通过热处理，将p型杂质导入区域17设为p

型接触层4或p

型接触层6，形成igbt区域101及二极管区域102的阳极区域的构造(图43)。
253.由于图43之后的工序与实施方式1的图17之后的工序相同，因此省略说明。
254.在本实施方式中，将氩、氮、氦、氢中的任意者用于缺陷区域15及缺陷区域23的形成。这些元素能够通过离子注入机注入，能够廉价地形成缺陷区域。
255.而且，在本实施方式中，通过相同的离子注入工艺形成p

型接触层4和p

型接触层6，而且，通过相同的离子注入工艺形成缺陷区域15和缺陷区域23。另外，在用于形成p

型接触层4及p

型接触层6的离子注入、用于形成缺陷区域15及缺陷区域23的离子注入中，使用相同光致抗蚀剂16。由此，在本实施方式中，能够对成本增加进行抑制，实现需要的功能。
256.《d-3.动作》
257.由于本实施方式的二极管区域102的构造与实施方式1的情况相同，因此省略关注于二极管区域102的动作的说明，对与igbt区域101关联的动作进行说明。
258.由于igbt区域101与发射极电极13及集电极电极14连接，因此通过p型沟道掺杂层2、p

型接触层4、n-型漂移层1及n

型阴极层12形成寄生二极管。因此，在二极管接通状态下从p型沟道掺杂层2及p

型接触层4流入n-型漂移层1的空穴在二极管动作时可能成为使元件整体的恢复损耗增加的1个因素。
259.在本实施方式中，缺陷区域23至少形成于p型沟道掺杂层2中的p

型接触层4的第2主面侧且在俯视观察时与p

型接触层4重叠的区域。由于缺陷区域23位于空穴从高浓度的杂质层即p

型接触层4流入n-型漂移层1的路径之上，因此存在如下效果，即，在二极管动作时的接通状态下使igbt区域101的p型沟道掺杂层2附近的n-型漂移层1的载流子浓度降低。因此，与在实施方式1中说明了能够降低二极管动作时的恢复损耗相同地，能够降低通过p型沟道掺杂层2、p

型接触层4、n-型漂移层1及n

型阴极层12形成的寄生二极管的恢复损耗，能够综合地降低半导体装置200d或半导体装置201d整体的二极管动作的恢复损耗。
260.为了对泄漏电流进行抑制，与实施方式1的情况相同地，以不包含p型的杂质浓度小于或等于1.0e 16/cm3的区域的方式形成缺陷区域15和缺陷区域23是有效的。
261.另外，关于p

型接触层6和缺陷区域15的面积比率与恢复损耗的降低的关系等，由于在与实施方式1相同的条件下得到与实施方式1相同或其以上的效果，因此省略详情。
262.如上所述，在本实施方式中，在二极管区域102中，缺陷区域15设置于p型阳极层5中的p

型接触层6的第2主面侧且与p

型接触层6在俯视观察时重叠的区域。这样，通过形成缺陷区域15，能够不伴随阳极区域和发射极电极13之间的欧姆电阻的上升地，减少流入n-型漂移层1的空穴，由此，能够降低恢复损耗。另外，能够改善二极管动作时的恢复损耗和正向电压降之间的权衡关系。
263.而且，相同地，由于在p型沟道掺杂层2中的p

型接触层4的第2主面侧的部分形成有缺陷区域23，因此能够对由跨越igbt区域101和二极管区域102而形成的寄生二极管导致的恢复损耗进行抑制，能够改善二极管动作时的恢复损耗和正向电压降之间的权衡关系。为了更有效地对由寄生二极管导致的恢复损耗进行抑制，优选缺陷区域23形成于从二极管区域102起的俯视观察时的距离比半导体基体的厚度小的区域。
264.另外，如果缺陷区域23仅形成于与p

型接触层4在俯视观察时重叠的区域，则能够抑制对igbt的接通状态的特性造成的影响，同时对由寄生二极管导致的恢复损耗进行抑制。
265.《e.实施方式5》
266.《e-1.结构》
267.在图1中示出本实施方式的条型的rc-igbt即半导体装置200e的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201e的俯视图。在图3中示出将图1所示的半导体装置200e或图2所示的半导体装置201e中的由虚线82包围的区域放大表示的放大俯视图。
268.图44是半导体装置200e或半导体装置201e的图3所示的a-a线处的剖视图。图45是半导体装置200e或半导体装置201e的图3所示的b-b线处的剖视图。
269.在本实施方式的半导体装置200e或半导体装置201e中，igbt区域101的p型沟道掺杂层2中的形成有缺陷区域23的区域遍及与p

型接触层4及n

型发射极层3在俯视观察时重叠的区域整体，即遍及p型沟道掺杂层2的面内方向的整体。另外，缺陷区域23在p

型接触层4的第2主面侧的表面、包含与p型沟道掺杂层2接触的表面，跨越p型沟道掺杂层2及p

型接触层4而形成。其它方面与实施方式3的半导体装置200c或半导体装置201c相同。即，在本实施方式中，在俯视观察时，将缺陷区域23、缺陷区域15、缺陷区域21合并的区域与p型沟道掺杂层2整体及p型阳极层5整体重叠。
270.《e-2.制造方法》
271.对本实施方式的半导体装置的制造方法的一个例子进行说明。
272.图46是igbt区域101和二极管区域102的a-a剖面的制造工序图。图47是igbt区域101和二极管区域102的b-b剖面的制造工序图。通过与实施方式1相同地进行图13为止的工序，在形成p

型接触层4的同时形成a-a剖面的p

型接触层6，从而得到图46及图47的状态。
273.接着，通过掩模处理形成覆盖沟槽栅极50的光致抗蚀剂16，通过离子注入导入氩、氮、氦、氢中的任意元素，形成缺陷区域23、缺陷区域15、缺陷区域21(a-a剖面：图48，b-b剖面：图49)。
274.由于图48、图49之后的工序与实施方式1的图17之后的工序相同，因此省略说明。
275.《e-3.动作》
276.本实施方式的半导体装置200e或半导体装置201e的结构是将实施方式1、3、及4组合后的结构。在二极管动作时，二极管区域102的二极管的电流路径、跨越igbt区域101和二极管区域102而存在的寄生二极管的电流路径经过缺陷区域23、缺陷区域15、缺陷区域21的任意者。因此，能够不伴随欧姆电阻的上升地降低二极管动作时的恢复损耗。另外，由此，能够改善正向电压降vf和恢复损耗之间的权衡关系。
277.《f.实施方式6》
278.《f-1.结构》
279.在图1中示出本实施方式的条型的rc-igbt即半导体装置200f的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201f的俯视图。在图50中示出将图1所示的半导体装置200f或图2所示的半导体装置201f中的由虚线82包围的区域放大表示的放大俯视图。
280.图51是半导体装置200f或半导体装置201f的图50所示的g-g线处的剖视图。图52是半导体装置200f或半导体装置201f的图50所示的h-h线处的剖视图。
281.在图50、图51、图52中，边界单元区域105是二极管区域102中的与igbt区域101接触的部分的单位单元区域。基准单元区域106是指二极管区域102中的除了边界单元区域105之外的区域。单位单元是指通过沟槽栅极50划分的各个区域。
282.在本实施方式中，在与p

型接触层4在俯视观察时相同的区域，跨越p

型接触层4和p型沟道掺杂层2地形成有缺陷区域23。另外，在与p

型接触层6在俯视观察时相同的区域，跨越p

型接触层6和p型阳极层5地形成有缺陷区域15。
283.在本实施方式中，如图50所示，边界单元区域105中的p

型接触层6的面积比率比基准单元区域106中的p

型接触层6的面积比率高。
284.二极管区域中的某个区域中的p

型接触层6的面积比率是该区域中的p

型接触层6
的俯视观察时的面积相对于将该区域中的p型阳极层5及p

型接触层6合并后的区域的俯视观察时的面积的比率。相同地，二极管区域中的某个区域中的缺陷区域15的面积比率是该区域中的缺陷区域15的俯视观察时的面积相对于将该区域中的p型阳极层5及p

型接触层6合并后的区域的俯视观察时的面积的比率。
285.在本实施方式中，由于设想缺陷区域15形成于与p

型接触层6在俯视观察时相同的区域的情况，因此能够将二极管区域中的某个区域的p

型接触层6的面积比率视为该某个区域中的缺陷区域15的面积比率。即，在本实施方式中，如图50所示，边界单元区域105中的缺陷区域15的面积比率比基准单元区域106中的缺陷区域15的面积比率高。
286.而且，边界单元区域105中的缺陷区域15如图23所示的实施方式1的条件2的情况那样，设定为p

型接触层6及缺陷区域15的面积越增加则恢复峰值电流越降低那样的条件。例如，边界单元区域105和基准单元区域106的缺陷区域15的缺陷密度两者均如图23所示的条件2那样进行设定。另外，例如边界单元区域105的缺陷区域15的缺陷密度如图23所示的条件2那样进行设定，另一方面，基准单元区域106的缺陷区域15的缺陷密度如图23所示的条件1那样进行设定，边界单元区域105的缺陷区域15的缺陷密度比基准单元区域106的缺陷区域15的缺陷密度高。
287.除了以上说明的p

型接触层6及缺陷区域15的俯视观察时的配置、缺陷区域15的缺陷浓度的条件之外的方面，本实施方式的半导体装置200f或半导体装置201f的结构与实施方式4的半导体装置200d或半导体装置201d的结构相同。
288.《f-2.制造方法》
289.半导体装置200f或半导体装置201f的制造方法与半导体装置200d或半导体装置201d的制造方法相同。本实施方式的p

型接触层6及缺陷区域15的配置能够通过改变掩模处理的照相制版时的图案化位置而实现。
290.《f-3.动作》
291.边界单元区域105设定为与相邻的基准单元区域106相比，缺陷区域15的面积比率高，二极管的恢复损耗低。
292.而且，与基准单元区域106相比，在边界单元区域105和其附近的igbt区域101中，在二极管接通状态下，p型阳极层5附近的过剩载流子少。因此，能够对在跨越igbt区域101和二极管区域102的寄生二极管的路径中流动的恢复电流进行抑制。过剩载流子并不限于由寄生二极管注入，但仅将由在寄生二极管的路径中流动的恢复电流导致的损耗称为寄生二极管的恢复损耗。由于寄生二极管的路径长且损耗大，因此通过对寄生二极管的恢复损耗进行抑制，能够有效地对元件整体的恢复损耗进行抑制。
293.在本实施方式中以1个单位单元形成边界单元区域105，但也可以在与igbt区域101接近的一侧的多个单位单元中形成边界单元区域105，提高边界单元区域105的缺陷区域15的面积比率。在该情况下，能够更有效地对在寄生二极管的路径中流动的恢复电流进行抑制，降低恢复损耗。
294.《g.实施方式7》
295.《g-1.结构》
296.在图1中示出本实施方式的条型的rc-igbt即半导体装置200g的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201g的俯视图。在图53中示出将图1所示的
半导体装置200g或图2所示的半导体装置201g中的由虚线82包围的区域放大表示的放大俯视图。
297.图54是半导体装置200g或半导体装置201g的图53所示的i-i线处的剖视图。图55是半导体装置200g或半导体装置201g的图53所示的j-j线处的剖视图。
298.在图53、图54、图55中，边界单元区域107是igbt区域101的单位单元中的处于与二极管区域102的边界的单位单元的区域。另外，基准单元区域108是igbt区域101中的除了边界单元区域107之外的区域。
299.在本实施方式中，在与p

型接触层4在俯视观察时相同的区域，跨越p

型接触层4和p型沟道掺杂层2地形成有缺陷区域23。另外，在与p

型接触层6在俯视观察时相同的区域，跨越p

型接触层6和p型阳极层5地形成有缺陷区域15。
300.在半导体装置200g或半导体装置201g的igbt区域101中，如图53所示，在第1主面中，n

型发射极层3和p

型接触层4交替地配置于沟槽栅极50的延伸方向。在本实施方式中也与实施方式1至6相同地配置n

型发射极层3和p

型接触层4。即，也可以设置为n

型发射极层3和p

型接触层4各自在沟槽栅极50的延伸方向延伸，n

型发射极层3与沟槽栅极50的栅极绝缘膜7接触，p

型接触层4与沟槽栅极50的栅极绝缘膜7分离。另外，在实施方式1至6中，也可以也如本实施方式那样，n

型发射极层3和p

型接触层4交替地配置于沟槽栅极50的延伸方向。
301.本实施方式的半导体装置200g或半导体装置201g如图53所示，边界单元区域107中的p

型接触层4的面积比率比基准单元区域108中的p

型接触层4的面积比率高。另外，边界单元区域107中的缺陷区域23的面积比率比基准单元区域108中的缺陷区域23的面积比率高。
302.igbt区域中的某个区域中的p

型接触层4的面积比率是该区域中的p

型接触层4的俯视观察时的面积相对于将该区域中的n

型发射极层3及p

型接触层4合并后的区域的俯视观察时的面积的比率。
303.另外，igbt区域中的某个区域中的缺陷区域23的面积比率是该区域中的缺陷区域23的俯视观察时的面积相对于将该区域中的p型沟道掺杂层2及n

型发射极层3及p

型接触层4合并后的区域的俯视观察时的面积的比率。
304.《g-2.制造方法》
305.能够与实施方式6的半导体装置200f或半导体装置201f相同地制造半导体装置200g或半导体装置201g。由于能够通过改变掩模处理的照相制版时的图案化位置而实现与实施方式6的区别，因此省略详细的说明。
306.《g-3.动作》
307.由于在边界单元区域107内部形成的寄生二极管与n

型阴极层12接近，因此与在基准单元区域108内部形成的寄生二极管相比，对元件整体的恢复损耗恶化的影响大。
308.在本实施方式中，对恢复损耗恶化的影响大的边界单元区域107成为与基准单元区域108相比缺陷区域23的面积比率高，容易对恢复损耗进行抑制的设定。因此，有效地对由寄生二极管导致的恢复损耗进行抑制，其结果能够有效地降低元件整体的恢复损耗。
309.在本实施方式中以1个单位单元形成边界单元区域107，但也可以在与二极管区域102接近的一侧的多个单位单元中形成边界单元区域107，使边界单元区域107的缺陷区域
23的面积比率增高。在该情况下，能够更有效地降低由寄生二极管导致的恢复损耗。
310.《h.实施方式8》
311.《h-1.结构》
312.在图1中示出本实施方式的条型的rc-igbt即半导体装置200h的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201h的俯视图。在图56中示出将图1所示的半导体装置200h或图2所示的半导体装置201h中的由虚线82包围的区域放大表示的放大俯视图。
313.图57是半导体装置200h或半导体装置201h的图56所示的k-k线处的剖视图。图58是半导体装置200h或半导体装置201h的图56所示的l-l线处的剖视图。
314.本实施方式的特征之一是将实施方式6和实施方式7组合，边界单元区域105的缺陷区域15的面积比率比基准单元区域106的缺陷区域15的配置面积比率高，边界单元区域107的缺陷区域23的面积比率比基准单元区域108的缺陷区域23的面积比率高。
315.本实施方式的特征的另一个特征是如图57或图58所示，p型集电极层11和n

型阴极层12的边界与igbt区域101和二极管区域102的边界相比，偏向二极管区域102侧距离u1。这样，通过将p型集电极层11设置为伸出到二极管区域102，能够增大二极管区域102的n

型阴极层12和igbt区域101的沟槽栅极50之间的距离。由此，在二极管接通动作时将栅极驱动电压施加于igbt区域101的埋入栅极电极8的情况下，也能够对电流从与igbt区域101的沟槽栅极50相邻地形成的沟道流向n

型阴极层12进行抑制。距离u1例如可以为100μm。此外，根据rc-igbt即半导体装置200h或半导体装置201h的用途，距离u1也可以为零或比100μm小的距离。另外，在其它在实施方式中也相同地的，可以与用途对应地对距离u1进行设定。
316.《h-2.制造方法》
317.能够与实施方式6的半导体装置200f或半导体装置201f或实施方式7的半导体装置200g或半导体装置201g相同地制造半导体装置200h或半导体装置201h。由于能够通过改变表面和背面形成时的照相制版时的图案化位置而实现与实施方式6或实施方式7的区别，因此省略详细的说明。
318.《h-3.动作》
319.在本实施方式中，设定为边界单元区域105的缺陷区域15的面积比率比基准单元区域106的缺陷区域15的配置面积比率高，边界单元区域107的缺陷区域23的面积比率比基准单元区域108的缺陷区域23的面积比率高，在元件的二极管动作时，边界单元区域105、107整体的过剩载流子密度大幅降低。由此，跨越igbt区域101和二极管区域102地，特别是跨越边界单元区域105和二极管区域102地形成的寄生二极管的恢复损耗降低。因此，能够降低元件整体的恢复损耗。
320.而且，在本实施方式中，由于p型集电极层11和n

型阴极层12的边界配置为与igbt区域101和二极管区域102的边界相比偏向二极管区域102侧，因此igbt区域101的寄生二极管的阳极区域(p型沟道掺杂层2)和n

型阴极层12的距离变大。实际上具有与n-型漂移层1变厚相同的效果，跨越igbt区域101和二极管区域102的寄生二极管的区域附近的过剩载流子浓度减少。因此，寄生二极管的恢复损耗进一步降低。
321.《i.实施方式9》
322.在图1中示出本实施方式的条型的rc-igbt即半导体装置200i的俯视图。在图2中
示出本实施方式的岛型的rc-igbt即半导体装置201i的俯视图。在图3中示出将图1所示的半导体装置200i或图2所示的半导体装置201i中的由虚线82包围的区域放大表示的放大俯视图。
323.图59是半导体装置200i或半导体装置201i的图3所示的a-a线处的剖视图。图60是半导体装置200i或半导体装置201i的图3所示的b-b线处的剖视图。
324.半导体装置200i或半导体装置201i在以下方面与实施方式1的半导体装置200或半导体装置201相同，即，缺陷区域15设置于p型阳极层5中的p

型接触层6的第2主面侧且与p

型接触层6在俯视观察时重叠的区域。另一方面，在半导体装置200i或半导体装置201i中，设置有缺陷区域15的区域在俯视观察时不是与p

型接触层6在俯视观察时重叠的区域的整体而是一部分。另外，缺陷区域15仅形成在与p

型接触层6在俯视观察时重叠的区域。在其它方面，半导体装置200i或半导体装置201i与半导体装置200或半导体装置201相同。
325.在半导体装置200i或半导体装置201i中，由于通过缺陷区域15空穴进行复合，因此在二极管动作时的接通状态下流入n-型漂移层1的空穴的数量也比没有缺陷区域15的情况少，能够降低恢复损耗。
326.《j.实施方式10》
327.在图1中示出本实施方式的条型的rc-igbt即半导体装置200j的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201j的俯视图。在图3中示出将图1所示的半导体装置200j或图2所示的半导体装置201j中的由虚线82包围的区域放大表示的放大俯视图。
328.图61是半导体装置200j或半导体装置201j的图3所示的a-a线处的剖视图。图62是半导体装置200j或半导体装置201j的图3所示的b-b线处的剖视图。
329.本实施方式是将实施方式1的结构与被称为cstbt(注册商标，carrier stored trench-gate bipolar transistor：载流子积蓄型双极晶体管)的器件组合而得到的。
330.在cstbt中，在p型沟道掺杂层2的第2主面侧、p型沟道掺杂层2和n-型漂移层1之间形成有n型载流子存储层25。cstbt是通过具有n型载流子存储层25的构造而能够降低igbt接通状态下的稳态损耗的器件。
331.除了具有n型载流子存储层25之外，半导体装置200j或半导体装置201j是与实施方式1的半导体装置200或半导体装置201相同的构造。
332.在本实施方式中，缺陷区域15至少设置于p型阳极层5中的p

型接触层6的第2主面侧且在俯视观察时与p

型接触层6重叠的区域，因此与实施方式1相同地，能够改善二极管的恢复特性。由于能够不使欧姆电阻增大而实现恢复损耗的降低，因此能够改善恢复损耗和正向电压降之间的权衡关系。
333.《k.实施方式11》
334.在图1中示出本实施方式的条型的rc-igbt即半导体装置200k的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201k的俯视图。在图3中示出将图1所示的半导体装置200k或图2所示的半导体装置201k中的由虚线82包围的区域放大表示的放大俯视图。
335.图63是半导体装置200k或半导体装置201k的图3所示的a-a线处的剖视图。图64是半导体装置200k或半导体装置201k的图3所示的b-b线处的剖视图。
336.在本实施方式中，如图63、图64所示，与实施方式1相比，栅极绝缘膜7为厚膜栅极绝缘膜26。另外，相对应地，埋入栅极电极8的形状产生变化。就厚膜栅极绝缘膜26而言，第2主面侧的部分比第1主面侧的部分厚。通过将第2主面侧的部分设得厚，能够降低栅极电容，进行高速动作。通过将这样的厚膜栅极绝缘膜26的效果、减少缺陷区域15的二极管动作时的过剩载流子而减少恢复损耗的效果合并，能够进一步实现高速化。
337.《l.实施方式12》
338.在图1中示出本实施方式的条型的rc-igbt即半导体装置200l的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201l的俯视图。在图65中示出将图1所示的半导体装置200l或图2所示的半导体装置201l中的由虚线82包围的区域放大表示的放大俯视图。
339.图66是半导体装置200l或半导体装置201l的图65所示的m-m线处的剖视图。图67是半导体装置200l或半导体装置201l的图65所示的n-n线处的剖视图。
340.在本实施方式中，在igbt区域101设置有伪沟槽栅极50b。在图66、图67所示的剖面中，在伪沟槽栅极50b之上设置有层间绝缘膜9，但伪沟槽栅极50b在其它剖面与发射极电极13电连接。也可以在伪沟槽栅极50b之上不设置层间绝缘膜9。如图65、图66、图67所示，在被伪沟槽栅极50b夹着的区域中，在第1主面侧设置p

型接触层4。在本实施方式中，二极管区域102的构造与实施方式1的二极管区域102的构造相同，在本实施方式中，也通过缺陷区域15改善二极管动作时的恢复损耗和正向电压降之间的权衡关系。
341.《m.实施方式13》
342.在图1中示出本实施方式的条型的rc-igbt即半导体装置200m的俯视图。在图2中示出本实施方式的岛型的rc-igbt即半导体装置201m的俯视图。在图3中示出将图1所示的半导体装置200m或图2所示的半导体装置201m中的由虚线82包围的区域放大表示的放大俯视图。
343.图68是半导体装置200m或半导体装置201m的图3所示的a-a线处的剖视图。在图5中示出半导体装置200m或半导体装置201m的图3所示的b-b线处的剖视图。
344.在本实施方式中，与实施方式4相比，区别在于没有形成二极管区域102的缺陷区域15。其它方面与实施方式4相同。在本实施方式中，也如在实施方式4中说明过那样，通过图68所示的缺陷区域23降低寄生二极管的恢复损耗，综合地降低半导体装置200m或半导体装置201m整体的二极管动作的恢复损耗，改善二极管动作时的恢复损耗和正向电压降之间的权衡关系。为了更有效地对由寄生二极管导致的恢复损耗进行抑制，优选缺陷区域23形成为包含与二极管区域102接触的区域。例如优选形成于从二极管区域102起的俯视观察时的距离比半导体基体的厚度小的区域。
345.《n.实施方式14》
346.在实施方式1、3～12中，只要缺陷区域15或缺陷区域21或这两者是空穴具有高的复合的程度的复合区域(第1复合区域)，就能得到与在各实施方式中说明过的相同的效果。另外，也能够将实施方式2的n型半导体层19视为复合区域。也可以将实施方式2与实施方式6～9中的任意者组合，将实施方式6～9任意者的缺陷区域15替换为n型半导体层19。
347.另外，在实施方式4～8、13中，只要缺陷区域23是空穴具有高的复合的程度的复合区域(第2复合区域)，就能得到与在各实施方式中说明过的相同的效果。也可以替代缺陷区
域23，在p型沟道掺杂层2和p

型接触层4的第2主面侧之间设置有n型半导体层28(第11半导体层)。设置n型半导体层28的区域例如是在俯视观察时p

型接触层4的局部的区域，设置于p型沟道掺杂层2和p

型接触层4之间的边界的局部的区域。由此，从p

型接触层4流入n-型漂移层1的空穴减少，降低寄生二极管的恢复损耗，降低半导体装置整体的二极管动作的恢复损耗。
348.在各实施方式中对rc-igbt进行了说明，但也能够将各实施方式与mosfet等进行组合。
349.另外，作为制造方法的一个例子说明了使用了si基板的制造方法，但也能够使用sic等材料不同的半导体基板。
350.作为igbt区域101的发射极电极13附近的单元构造，例示出沟槽栅极50在1个方向延伸的条状的单元构造，但能够与沟槽栅极纵横地延伸的称为网格型的单元构造进行组合，也能够与沟槽型之外的单元构造(称为平面型的构造)进行组合。
351.此外，可以将各实施方式自由地组合，对各实施方式适当进行变形、省略。
352.标号的说明
353.1n-型漂移层，2p型沟道掺杂层，3n

型发射极层，4p

型接触层，5p型阳极层，6p

型接触层，7栅极绝缘膜，8埋入栅极电极，9层间绝缘膜，10n型缓冲层，11p型集电极层，11a p型末端集电极层，12n

型阴极层，13发射极电极，13a末端电极，14集电极电极，15、21、23缺陷区域，16光致抗蚀剂，17、22p型杂质导入区域，18晶体缺陷导入区域，19、28n型半导体层，20n型杂质导入区域，25n型载流子存储层，26厚膜栅极绝缘膜，31p型末端阱层，32n

型沟道截断层，33半绝缘性膜，34末端保护膜，50沟槽栅极，50b伪沟槽栅极，51沟槽，101igbt区域，102二极管区域，103外周区域，104栅极焊盘区域，104a栅极焊盘，105、107边界单元区域，106、108基准单元区域，120半导体基体，200、200b、200c、200d、200e、200f、200g、200h、200i、200j、200k、200l、200m、201、201b、201c、201d、201e、201f、201g、201h、201i、201j、201k、201l、201m、1000半导体装置。