包括多个存储块的半导体存储器装置及其制造方法与流程

1.各个实施方式总体上可以涉及一种半导体存储器装置及其制造方法，更具体地，涉及一种包括多个存储块的半导体存储器装置及该半导体存储器装置的制造方法。


背景技术：

2.为了满足诸如良好的性能和低廉的价格等的客户的需求，可能需要提高半导体存储器装置的集成度。因为半导体存储器装置的集成度可以是用于确定半导体存储器装置的价格的重要因素，所以可能需要增大集成度。
3.在常规的二维或平面半导体存储器装置中，集成度可以由单位存储器单元的面积来确定，使得集成度可能极大地受到用于形成精细图案的技术的影响。但是，可能需要昂贵的设备来形成精细图案。因此，尽管可以增大二维半导体存储器装置的集成度，但是集成度仍然可能受到限制。
4.为了克服该限制，可以提出包括被三维布置的存储器单元的三维半导体存储器装置。
5.三维半导体装置可以包括经层叠的存储器单元。因此，存储器单元的集成密度可以与结构的高度紧密相关，从而由于高集成密度而可能增大纵横比(aspect ratio)。


技术实现要素：

6.在本公开的示例实施方式中，一种半导体存储器装置可以包括多个存储块和绝缘桥部。所述多个存储块可以由彼此平行的多个狭缝限定。绝缘桥部可以形成在存储块的两侧的狭缝中以支撑相邻的存储块。
7.在本公开的示例实施方式中，一种半导体存储器装置可以包括多个存储块和至少一个桥部。每个存储块可以包括层叠结构。层叠结构可以包括交替层叠的绝缘层和导电层。所述至少一个桥部可以包括存储块的绝缘层。所述至少一个桥部可以被放置在相邻的存储块之间。
8.在示例实施方式中，被放置在一个存储块的两侧的桥部可以彼此对应。另选地，被放置在一个存储块的两侧的桥部可以不彼此面对。
9.在示例实施方式中，在存储块之间的空间(即，狭缝)处的桥部的数量针对各个狭缝可以彼此相等或不同。
10.在本公开的示例实施方式中，一种制造半导体存储器装置的方法可以包括以下步骤：交替层叠第一绝缘层和第二绝缘层以形成层叠结构。可以在层叠结构处形成狭缝以将层叠结构划分为多个存储块。可以同时在每个狭缝中形成初始桥部，以将层叠结构的存储块彼此部分连接。可以选择性地去除通过狭缝暴露的初始桥部和存储块的第二绝缘层以形成空间。可以在存储块和初始桥部的所述空间中形成用于字线的导电层。保留在初始桥部的所述空间中的用于字线的导电层可以被去除以形成绝缘桥部。
11.在示例实施方式中，可以与去除保留在狭缝的侧壁和底表面上的用于字线的导电
层的步骤同时地执行去除在初始桥部的空间中的用于字线的导电层的步骤。
12.在示例实施方式中，去除保留在狭缝的侧壁和底表面上的用于字线的导电层的步骤可以包括以下步骤：以大于保留在狭缝的侧壁上的用于字线的导电层的宽度的宽度(厚度)对保留在狭缝的侧壁上的用于字线的导电层进行过蚀刻。
13.在示例实施方式中，可以根据对用于字线的导电层的过蚀刻的量来确定绝缘桥部的宽度。
14.在示例实施方式中，绝缘桥部的宽度可以是在初始桥部中的被过蚀刻的用于字线的导电层的宽度的两倍，或者是保留在狭缝的侧壁上的用于字线的导电层的宽度的两倍。
附图说明
15.通过以下结合附图的详细描述，将更清楚地理解本公开的主题的上述和其它方面、特征和优点，在附图中：
16.图1是示出根据示例实施方式的半导体存储器装置的框图；
17.图2是示出根据示例实施方式的存储块的等效电路图；
18.图3是示出根据示例实施方式的半导体存储器装置的平面图；
19.图4至图6是示出根据示例实施方式的存储器单元阵列的存储块的平面图；
20.图7至图10是示出了限定具有沿着图5中的线a-a’截取的绝缘桥部的半导体存储块的方法的截面图；
21.图11至图14是示出了限定具有沿着图5中的线b-b’截取的绝缘桥部的半导体存储块的方法的截面图；
22.图15是示出根据示例实施方式的在形成用于字线的导电层之后的桥部的平面图；
23.图16是示出根据示例实施方式的存储器系统的框图；
24.图17是示出根据示例实施方式的另一存储器系统的框图；
25.图18是示出根据示例实施方式的计算系统的框图；以及
26.图19是示出根据示例实施方式的另一计算系统的框图。
具体实施方式
27.将参照附图更详细地描述本发明的各个实施方式。附图是各个实施方式(和中间结构)的示意图示。因此，可以预期由于例如制造技术和/或公差导致的图示的配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文所示的特定构造和形状，而是可以包括不偏离所附权利要求书所限定的本发明的精神和范围的配置和形状上的偏差。
28.本文中参照本发明的理想实施方式的截面图和/或平面图来描述本发明。然而，本发明的实施方式不应被解释为限制发明构思。尽管将示出和描述本发明的一些实施方式，但是本领域普通技术人员将理解，可以在不脱离本发明的原理和精神的情况下对这些实施方式进行改变。
29.图1是示出根据示例实施方式的半导体存储器装置的框图。
30.参照图1，示例实施方式的半导体存储器装置100可以包括存储器单元阵列110、行解码器120、页缓冲电路130和外围电路140。
31.存储器单元阵列110可以包括多个存储块blk1～blkn。存储块blk1～blkn中的每
一个可以包括多个串和多个存储器单元。可以通过字线和位线接入存储器单元。例如，存储器单元可以包括被配置为不管电源如何都保持所存储的数据的非易失性存储器单元。然而，存储器单元可以不被限制为非易失性存储器单元。
32.在下文中，示例实施方式的半导体存储器装置可以包括垂直nand闪存存储器，并且可以不限于特定的存储器类型。
33.半导体存储器装置100可以包括多个第一线路结构ll和多个第二线路结构l2。每个第一线路结构l1可以包括层叠的字线。每个第二线路结构l2可以包括位线。第一线路结构l1可以是存储器单元阵列110的一部分。第一线路结构l1可以与行解码器(x-dec)120电连接。第二线路结构l2可以是存储器单元阵列110的另一部分。第二线路结构l2可以与包括多个页缓冲器pb的页缓冲器电路130电连接。
34.每个第一线路结构l1可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。例如，一个第一线路结构l1可以形成一个存储块blk。行解码器120可以基于从控制器提供的地址信息add来选择存储器单元阵列110的存储块blk1～blkn中的任何一个。
35.行解码器120可以接收从外围电路140生成的操作电压vop。行解码器120可以通过第一线路结构l1将操作电压vop发送到所选择的存储块blk。例如，操作电压vop可以包括编程电压、通过电压和读取电压等。尽管在附图中未示出，但是行解码器120可以包括被配置为向所选择的存储块blk1～blkn提供操作电压vop的传输开关元件(pass switch element)。
36.页缓冲器电路130可以包括连接到第二线路结构l2的多个页缓冲器pb。页缓冲器电路130可以从外围电路140接收页缓冲器控制信号pb_c。此外，可以在页缓冲电路130和外围电路140之间传送数据data。
37.页缓冲器电路130可以响应于页缓冲器控制信号pb_c来控制存储器单元阵列110的第二线路结构l2，即，位线。例如，页缓冲器电路130可以响应于页缓冲器控制信号pb_c而感测存储器单元阵列110中的位线的电压电平，以检测存储在存储器单元中的数据。此外，页缓冲电路130可以将检测到的数据发送到外围电路140。页缓冲器电路130可以基于页缓冲器控制信号pb_c和数据data将与数据相对应的电压施加到位线以执行编程操作。页缓冲器电路130可以将数据编程到与可以由行解码器120激活的字线连接的存储器单元中，或者可以从该存储器单元读取数据。
38.外围电路140可以从例如控制器的半导体存储器装置100的外部装置接收命令信号cmd、地址信息add和控制信号ctrl。此外，可以在外围电路140与诸如控制器的半导体存储器装置100的外部装置之间传送数据data。外围电路140可以基于命令信号cmd、地址信号add和控制信号ctrl输出用于将数据data编程到存储器单元阵列110的所选择的存储器单元中或者用于从该存储器单元读取数据的信号(例如，行地址x-add和页缓冲器控制信号pb_c)。外围电路140可以生成半导体存储器装置100所需的各种电压(例如，操作电压vop)。
39.图2是示出根据示例实施方式的存储器模块的等效电路图。
40.参照图2，存储块blki可以包括多个第二线路结构l2(即，位线)以及连接在位线bl和源极选择线ssl之间的多个单元串cstr。
41.第二线路结构l2可以在y方向上平行延伸。单元串cstr可以在每个第二线路结构l2和源极选择线ssl之间彼此并联连接。
42.每个单元串cstr可以包括漏极选择晶体管dst、源极选择晶体管sst和多个存储器单元mc。漏极选择晶体管dst可以连接到第二线路结构l2(即，位线bl)。源极选择晶体管sst可以连接到公共源极线。存储器单元mc可以连接在漏极选择晶体管dst和源极选择晶体管sst之间。漏极选择晶体管dst、存储器单元mc和源极选择晶体管sst可以在z方向上彼此串联连接。
43.漏极选择线dsl、多条字线wl和源极选择线ssl可以被层叠在第二线路结构l2和公共源极线之间。漏极选择线dsl、字线wl和源极选择线ssl可以在x方向上延伸。漏极选择线dsl可以连接到漏极选择晶体管dst的栅极。源极选择线ssl可以连接到源极选择晶体管sst的栅极。附图标记csl可以是共同地连接到源极选择晶体管sst的源极的公共源极线。
44.图3是示出根据示例实施方式的半导体存储器装置的平面图。
45.参照图3，四个存储器单元阵列110-1～110-4可以沿着x方向和y方向以矩阵形状布置在半导体基板上。存储器单元阵列110-1～110-4可以与非易失性存储器装置的平面相对应。
46.行解码器120-1～120-4可以被布置在存储器单元阵列110-1～110-4的一个边缘部分处。例如，行解码器120-1～120-4可以被放置在存储器单元阵列110-1～110-4的边缘部分当中的与y方向平行的边缘部分处。
47.页缓冲器电路130-1～130-4可以被布置在存储器单元阵列110-1～110-4的其它边缘部分处。例如，页缓冲电路130-1～130-4可以被放置在的存储器单元阵列110-1～110-4的其它边缘部分中的与x方向平行的边缘部分处。
48.存储器单元阵列110-1～110-4可以被布置在页缓冲电路130-1～130-4与外围电路140之间。
49.在图3中，存储器单元阵列110-1～110-4、行解码器120-1～120-4、页缓冲电路130-1～130-4和外围电路140可以被放置在基本相同的平面上。另选地，存储器单元阵列110-1～110-4、行解码器120-1～120-4、页缓冲电路130-1～130-4和外围电路140可以被放置在不同的平面上。也就是说，存储器单元阵列110-1～110-4、行解码器120-1～120-4、页缓冲电路130-1～130-4和外围电路140可以具有不同的距半导体基板的表面的高度。例如，行解码器120-1～120-4、页缓冲电路130-1～130-4和外围电路140可以位于存储器单元阵列110-1～110-4的下方。
50.存储器单元阵列110-1～110-4中的存储块blk1～blkn可以通过狭缝划分。存储块blk1～blkn中的每个的长度可以与存储器单元阵列110-1～110-4在x方向上的延伸的长度相对应。与之相对，针对存储块blk1～blkn的数量n，存储块blk1～blkn的宽度可以与存储器单元阵列110-1～110-4在y方向上的长度的值相对应。
51.此外，当一个存储块blki中的存储器单元的数量可以增加时，存储块blki的高度也可以增大。因此，由宽度窄的狭缝划分的存储块blk1～blkn可以具有非常高的纵横比。因此，存储块blk1～blkn可以具有细且长的长方体形状(rectangular parallelepiped shape)以产生弯曲。
52.图4至图6是示出根据示例实施方式的存储器单元阵列的存储块的平面图。图4至图6示出了多个存储块当中的存储块blki～blki n。
53.参照图4至图6，可以通过狭缝s划分存储块blki～blki n。可以在存储块blki～
blki n中形成多个沟道接触部ct。在示例实施方式中，沟道接触部ct可以被布置为四排(four row)的形状。另选地，沟道接触部ct可以被布置为z字形图案、蜂窝形形状等。
54.在示例实施方式中，狭缝s可以是狭窄的深谷(narrow deep valley)。狭缝s的宽度可以比存储块blki～blki n的宽度窄得多。
55.至少一个绝缘桥部ibr可以形成在狭缝s处，以防止在存储块blki～blki n处产生诸如弯曲的变形。例如，绝缘桥部ibr可以包括存储块blki～blki n的多个绝缘层。绝缘桥部ibr可以从相邻的存储块blki～blki n的绝缘层延伸。绝缘桥部ibr可以被配置为支撑相邻的存储块blki～blki n而在相邻的存储块blki～blki n之间没有电气影响(electrical influence)，以防止存储块blki～blki n的弯曲。
56.如图4所示，针对各个狭缝s的绝缘桥部ibr可以被布置为使得相应的绝缘桥部ibr可以彼此对应。因此，针对各个狭缝的绝缘桥部ibr的数量可以彼此相等。
57.此外，如图5所示，针对各个狭缝s的绝缘桥部ibr可以不彼此面对，以使得相邻的存储块blki～blki n可以由在不同位置处的绝缘桥部ibr支撑。形成在一个狭缝s处的绝缘桥部ibr可以通过均匀的间隙彼此间隔开。针对各个狭缝s的绝缘桥部ibr的数量可以彼此相等或不同。
58.如图6所示，针对各个狭缝s的绝缘桥部ibr的数量可以彼此不同。在可能相对频繁地产生弯曲的狭缝s处，可以以均匀的间隙布置相对较大数量的绝缘桥部ibr。与之相反，在可能相对少地产生弯曲的狭缝s处，可以以均匀的间隙被布置相对较小数量的绝缘桥部ibr。因此，针对各个狭缝s的绝缘桥部ibr的数量可以彼此不同。
59.绝缘桥部ibr可以具有宽度w或更小的宽度，以便于仅使用绝缘层(而不使用导电层)来形成绝缘桥部ibr。可以在后面说明绝缘桥部ibr的宽度w。
60.图7至图10是示出限定具有沿着图5中的线a-a’截取的绝缘桥部的半导体存储块的方法的截面图。图11至图14是示出限定具有沿着图5中的线b-b’截取的绝缘桥部的半导体存储块的方法的截面图，并且图15是示出根据示例实施方式的在形成用于字线的导电层之后的桥部的平面图。
61.参照图5、图7和图11，可以准备基础层(base layer)200。
62.在示例实施方式中，基础层200可以包括半导体基板(未示出)和形成在半导体基板上的控制电路层(未示出)。如图1所示，控制电路层可以包括行解码器120、页缓冲电路130和外围电路140。
63.另选地，基础层200可以仅包括半导体基板。控制电路层可以被布置在由如图1所示的存储器单元阵列110限定的基础层200的一侧。
64.稍后可以形成存储器单元阵列110的基础层200可以被划分为稍后可以形成存储块的第一区域ma1和稍后可以形成狭缝的第二区域ma2。
65.第一绝缘层210和第二绝缘层220可以在稍后可以形成存储器单元阵列处交替层叠在基础层200上，以形成层叠结构st。
66.第一绝缘层210可以包括相对于第二绝缘层220的材料具有蚀刻选择性的材料。例如，第一绝缘层210可以包括氧化硅层，并且第二绝缘层220可以包括氮化硅层。在图7中，第一绝缘层210和第二绝缘层220可以交替层叠四次，但是不限于特定的次数。例如，第一绝缘层210和第二绝缘层220可以交替层叠数十次或数百次。此外，例如，第一绝缘层可以形成在
层叠结构st的顶部上。
67.沟道接触部ct可以形成在与第一区域mal相对应的层叠结构st处。例如，沟道接触部ct可以包括形成在层叠结构st中的沟道孔h。沟道接触部ct可包括被配置为填充沟道孔h的沟道柱p。沟道柱p可以包括被配置为填充沟道孔h的掩埋绝缘层225a，以及形成在掩埋绝缘层225a上的覆盖图案225b。覆盖图案225b可以是电连接到图2中的位线的导电图案。例如，覆盖图案225b可以包括掺杂有导电杂质的多晶硅层。
68.沟道接触部ct还可以包括：形成在沟道孔h的表面上的存储器层ml，以及插置在存储器层ml和沟道柱p之间的沟道层ch。例如，存储器层ml可以包括数据储存层。数据储存层可以包括诸如氮化硅层、硅层、相变层、纳米点层和包括金属氧化物的可变电阻层等的电荷俘获层。存储器层ml可以包括依次堆叠的隧道绝缘层、数据储存层和阻挡绝缘层。沟道层ch可以形成在存储器层ml的表面上以填充沟道孔h。沟道层ch可以包括掺杂有导电杂质的多晶硅层。
69.在示例实施方式中，第一区域ma1可以是可以放置存储器单元的区域。另选地，第一区域ma1可以是电连接在存储块blk和行解码器之间的接触区域。当第一区域ma1可以是接触区域时，可以在层叠结构st中形成代替沟道接触部ct的多个接触插塞。
70.第二区域ma2中的层叠结构st可以被部分地去除以在第二区域ma2中形成狭缝s和初始桥部br。初始桥部br可以包括层叠结构st的第一绝缘层210和第二绝缘层220。
71.参照图5、图8和图12，可以选择性地去除第二绝缘层220。例如，可以通过湿法蚀刻工艺选择性地去除第二绝缘层220。当第二绝缘层220可以包括氮化硅层时，可以使用磷酸溶液选择性地去除第二绝缘层220。因此，可以在层叠结构st和初始桥部br中形成空间230。
72.参照图5、图9、图13和图15，可以以用于字线的导电层240填充层叠结构st和初始桥部br的空间230。用于字线的导电层240可以包括具有优越的间隙填充特性和优越的导电特性的钨。另选地，用于字线的导电层240可以包括除钨之外的其它导电材料。当空间230可以由用于字线的导电层240填充时，用于字线的导电层240可以形成在狭缝s的侧壁和底表面上以及空间230中。这里，附图标记240s表示侧壁导电层，并且附图标记240b表示底部导电层。
73.为了针对各个层隔离层叠结构st中的导电层240，可以各向异性地蚀刻狭缝s的侧壁和底表面上的用于字线的导电层240s和240b。因为狭缝s的宽度可以是非常窄的，所以为了完全去除保留在狭缝s的侧壁和底表面上的用于字线的导电层240s和240b，可能需要对用于字线的导电层240s和240b进行过蚀刻。
74.例如，如图13所示，当侧壁导电层240s可以具有宽度或厚度“a”时，为了完全去除保留的导电层240s，实际蚀刻目标宽度可以是“a b”。因此，当初始桥部br的宽度w可以被设置为等于或小于“2b”时，初始桥部br中的导电层240可以随着去除保留的导电层240s和240b而一起被去除。初始桥部br的宽度w可以是在平行于存储块的长度方向的方向上(即，图6的x方向)的宽度。
75.参照图5、图10和图14，多条字线240a和第一绝缘层210可以在第一区域mal中的层叠结构st中交替层叠。包括第一绝缘层210的绝缘桥部ibr可以形成在狭缝s中。
76.在示例实施方式中，被隔离的导电层240a可以被称为字线。另选地，位于层叠结构st的上部区域和底部区域处的被隔离的导电层240a可以被理解为源极选择线和漏极选择
线等。
77.根据示例实施方式，半导体存储器装置可以包括在存储块的两侧的绝缘桥部。因此，在存储块的两侧处的至少一个绝缘桥部可以支撑存储块以防止存储块倾斜或弯曲。
78.此外，相邻的存储块之间的桥部可以仅包括绝缘层，以使得可以在没有对存储块的电气影响的情况下执行对存储块的控制。
79.图16是根据本公开的实施方式的存储器系统1000的配置的框图。
80.如图16所示，存储器系统1000可以包括存储器装置1200和控制器1100。
81.存储器装置1200可以用于存储诸如文本、图形和软件代码的各种数据类型。存储器装置1200可以是非易失性存储器。存储器装置1200可以是以上参照图1至图15描述的半导体装置。
82.控制器1100可以联接到主机和存储器装置1200，并且可以响应于来自主机的请求来访问存储器装置1200。例如，控制器1100可以控制读取、写入和擦除，并且可以对存储器装置1200的后台操作进行通信。
83.控制器1100可以包括随机存取存储器(ram)1110、中央处理单元(cpu)1120、主机接口1130、纠错码(ecc)电路1140和存储器接口1150。
84.ram 1110可以用作cpu 1120的操作存储器，在存储器装置1200与主机之间的高速缓存存储器，以及在存储器装置1200与主机之间的缓冲存储器。ram 1110可以被静态随机存取存储器(sram)或只读存储器(rom)代替。
85.主机接口1130可以与主机接口连接。例如，控制器1100可以通过包括通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、pci express(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议和专用协议的各种接口协议之一与主机进行通信。
86.ecc电路1140可以通过使用纠错码(ecc)来检测并纠正从存储器装置1200读取的数据中包括的错误。
87.存储器接口1150可以与存储器装置1200接口连接。例如，存储器接口1150可以包括nand接口或nor接口。
88.例如，控制器1100还可以包括被配置为临时存储数据的缓冲存储器(未示出)。缓冲存储器可以临时存储通过主机接口1130从外部传送的数据，或者临时存储通过存储器接口1150从存储器装置1200传送的数据。另外，控制器1100还可包括用于存储代码数据以与主机接口连接的rom。
89.如上所述，由于根据本公开的实施方式的存储器系统1000可以被可靠地制造并且包括具有稳定的结构和提高的特性的存储器装置1200，存储器系统1000的特性也可以得到提高。
90.图17是根据本公开的实施方式的存储器系统1000’的配置的框图。在下文中，省略与先前描述的实施方式的共同内容的描述。
91.如图17所示，存储器系统1000’可以包括存储器装置1200’和控制器1100。另外，控制器1100可以包括ram 1110、cpu 1120、主机接口1130、ecc电路1140和存储器接口1150。
92.存储器装置1200’可以是非易失性存储器装置。存储器装置1200’可以是以上参照
图1至图15描述的半导体装置。因为可以以上述方式形成和制造存储器装置1200’，所以将省略其详细描述。
93.另外，存储器装置1200’可以是由多个存储器芯片组成的多芯片封装。多个存储器芯片可以被划分为多个组。多个组可以通过第一信道ch1至第k信道chk与控制器1100通信。另外，包括在单个组中的存储器芯片可以适合于通过公共信道与控制器1100通信。可以修改存储器系统1000’，以使得可以将单个存储器芯片联接到单个信道。
94.如上所述，因为根据本公开的实施方式的存储器系统1000’可以被可靠地制造并且可以包括具有稳定的结构和提高的特性的存储器装置1200’，所以存储器系统1000’的特性也可以得到提高。另外，通过使用多芯片封装形成存储器装置1200’，可以进一步增加存储器系统1000’的数据储存容量。
95.图18是根据本公开的实施方式的计算系统2000的配置的框图。在下文中，省略了与先前描述的实施方式的共同内容的描述。
96.如图18所示，计算系统2000可以包括存储器装置2100、cpu 2200、随机存取存储器(ram)2300、用户接口2400、电源2500和系统总线2600。
97.存储器装置2100可以存储通过用户接口2400输入的数据和由cpu 2200处理的数据。另外，存储器装置2100可以电联接到cpu 2200、ram 2300、用户接口2400和电源2500。例如，存储器装置2100可以通过控制器(未示出)联接到系统总线2600，或者可以直接联接到系统总线2600。当存储器装置2100直接联接到系统总线2600时，控制器的功能可以由cpu 2200和ram 2300执行。
98.存储器装置2100可以是非易失性存储器。另外，存储器装置2100可以是以上参照图1至图19描述的半导体存储器装置。另外，如以上参照图21所述，存储器装置2100可以是由多个存储器芯片组成的多芯片封装。
99.具有上述配置的计算系统2000可以是诸如计算机、超便携式pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑匣子、数码相机、三维(3d)电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送/接收信息的装置、用于家庭网络的各种电子装置之一、用于计算机网络的各种电子装置之一、用于远程信息处理网络的各种电子装置之一、rfid装置和/或用于计算系统的各种装置之一等的电子装置的各种组件之一。
100.如上所述，因为根据本公开的实施方式的计算系统2000可以被可靠地制造并且可以包括具有稳定的结构和提高的特性的存储器装置2100，所以计算系统2000的特性也可以得到提高。
101.图19是根据本公开的实施方式的计算系统3000的框图。
102.如图19所示，计算系统3000可以包括应用3100、操作系统3200、文件系统3300和转换层3400。另外，计算系统3000可以包括诸如存储器系统3500的硬件层。
103.操作系统3200管理计算系统3000的软件和硬件资源。操作系统3200可以控制中央处理单元的程序执行。应用3100可以包括由计算系统3000执行的各种应用程序。应用3100可以是由操作系统3200执行的实体。
104.文件系统3300可以指被配置为管理计算系统3000中存在的数据和文件的逻辑结
构。文件系统3300可以根据规则来组织要存储在存储器装置3500中的文件或数据。可以根据在计算系统3000中使用的操作系统3100来确定文件系统3300。例如，当操作系统3100是基于microsoft windows的系统时，文件系统3300可以是文件分配表(fat)或nt文件系统(ntfs)。另外，当操作系统3100是基于unix/linux的系统时，文件系统3300可以是扩展文件系统(ext)、unix文件系统(ufs)或日志文件系统(jfs)。
105.转换层3400可以响应于来自文件系统3300的请求来转换适合于存储器装置3500的地址。例如，转换层3400可以将由文件系统3300生成的逻辑地址转换为存储器装置3500的物理地址。逻辑地址和物理地址的映射信息可以被存储在地址转换表中。例如，转换层3400可以是闪存转换层(ftl)或通用闪存链接层(ull)等。
106.存储器装置3500可以是非易失性存储器。存储器装置3500可以是以上参照图1至图15描述的半导体存储器装置。具有上述配置的计算系统3000可以被划分为在上层区域中操作的操作系统层和在下层区域中操作的控制器层。操作系统3100、应用3200和文件系统3300可以被包括在操作系统层中并且由操作存储器驱动。另外，转换层3400可以被包括在操作系统层或控制器层中。
107.在一个实施方式中，半导体装置可以包括：多个存储块；以及至少一个绝缘桥部，该至少一个绝缘桥部连接多个存储块当中的相邻存储块。
108.本教导的上述实施方式旨在说明而不是限制本教导。各种替选方案和等效方案是可能的。本教导不限于本文描述的实施方式。本教导也不限于任何特定类型的半导体装置。基于本公开的其它增加、减少或修改是可能的，并且旨在落入所附权利要求的范围内。
109.相关申请的交叉引用
110.本技术要求于2020年9月14日在韩国知识产权局提交的韩国申请第10-2020-0117386号的优先权，其全部内容通过引用合并于此。