半导体存储装置的制作方法

1.本实用新型涉及一种半导体制作技术领域，尤其是涉及多重图案化(multiple patterning)工艺所形成的一种半导体存储装置。


背景技术：

2.在半导体制作工艺中，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在现有的半导体技术中，在目标材料层之上形成掩膜层(mask layer)，以便先在掩膜层中形成图案来定义这些微小图案，随后将掩膜层的图案转移至目标材料层。一般而言，掩膜层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩膜层。
3.随着集成电路的复杂化，这些微小图案的尺寸不断地减小，用来产生微小特征图案的设备和图案化方法就必须满足制作工艺分辨率及重叠精准度(overlay accuracy)的严格要求，而单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。因此，如何改良这些微小图案的现有制作工艺即为本领域现今的重要课题之一。


技术实现要素：

4.本实用新型提供一种半导体存储装置，藉由自对准多重图案化(self-aligned multiple patterning,samp)工艺与不同的掩膜图案进行材料层的图案化制作工艺，形成相互平行且交替排列的材料图案，各材料图案的两端点包含不对称的末端图形，且各材料图案的一末端图形包含至少两个加宽部，利用至少两个加宽部与材料图案的延伸部连接，可以提高材料图案的末端图形与延伸部之间相互连接的可靠度。
5.根据本实用新型的一实施例，提供一种半导体存储装置，包含衬底以及第一图案。所述第一图案设置在衬底之上且沿着第一方向延伸，第一图案包含延伸部和两端点，所述两端点分别包含第一末端图形和第二末端图形，其中所述延伸部具有第一宽度，所述第一末端图形包含外侧加宽部和内侧加宽部，所述外侧加宽部的最大宽度与所述内侧加宽部的最大宽度彼此不同且均大于所述第一图案的延伸部的第一宽度。
6.根据本实用新型的一实施例，提供一种半导体装置的形成方法，包含提供一衬底；形成一材料层于所述衬底上，所述材料层包含相对的第一侧和第二侧，其中材料层包含位于第一侧的多个突出部；形成多个条状掩膜于所述材料层上，其中所述多个条状掩膜的其中一个的部份区域会覆盖所述多个突出部的其中一个的部份区域；形成掩膜层于所述多个条状掩膜上，且所述掩模层包含开口，所述开口位于所述第一侧的边缘包含多个掩模突出部，各所述掩模突出部会覆盖所述条状掩膜的所述部份区域和所述突出部的所述部份区域；以及以所述多个条状掩膜和所述掩膜层作为蚀刻掩模，蚀刻所述材料层。
7.本实用新型所提供的实施例可以在简化工艺的前提下，形成布局相对密集且尺寸
相对微小的特征图案，并且还可进一步提升所形成的特征图案，例如导线与接触垫图案之间电性连接的可靠度。
附图说明
8.图1至图6为本实用新型一实施例提供的半导体装置的形成方法的各阶段的平面示意图。
9.图7为本实用新型一实施例提供的半导体存储装置的第一图案和第二图案的平面示意图。
10.图8为本实用新型另一实施例提供的第一图案的局部放大平面示意图。
11.图9为本实用新型又一实施例提供的第一图案的局部放大平面示意图。
12.其中，附图标记说明如下：
13.100
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半导体装置
14.100a
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第一区
15.100b
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第二区
16.101
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衬底
17.103
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材料层
18.103-1
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主要部
19.103-2
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突出部
20.103a
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第一侧
21.103b
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第二侧
22.105
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第一区块图案
23.107
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第二区块图案
24.111
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条状心轴
25.113
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条状掩膜
26.114
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环状掩膜
27.115
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掩膜层
28.115p
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掩膜突出部
29.116
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开口
30.116e
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边缘
31.120
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图案
32.120a
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第一侧
33.120b
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第二侧
34.121
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第一图案
35.121a
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延伸部
36.121b
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外侧加宽部
37.121c
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内侧加宽部
38.121c-1
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部份区域
39.121c-2
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部份区域
40.121d
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连接部
41.121v
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端面
42.121p-1
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第一末端图形
43.121p-2
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第二末端图形
44.122
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第二图案
45.122a
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延伸部
46.122b
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外侧加宽部
47.122c
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内侧加宽部
48.122p-1
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第三末端图形
49.122p-2
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第四末端图形
50.130
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导电插塞
51.w1
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第一宽度
52.w2
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第二宽度
53.w3
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第三宽度
54.w4
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第四宽度
55.w5
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第五宽度
具体实施方式
56.为了更好地理解本实用新型，将于下文中详细描述优选实施例。本实用新型的优选实施例在附图中用标记将元件示出。此外，在不脱离本实用新型的精神的情况下，于下文中描述的不同实施例中的技术特征可以彼此替换、重新组合或混合以构成另一实施例。
57.请参阅图1至图6，所绘示为本实用新型一实施例的半导体装置的形成方法的各阶段的平面示意图。首先，如图1所示，提供衬底101，衬底101例如是硅衬底、绝缘体上覆硅(silicon-on-insulator,soi)衬底或其他半导体衬底。衬底101可包含第一区100a和第二区100b，第一区100a例如是用于设置存储单元的元件区，第二区100b例如是用于设置逻辑单元的周边区，但不限定于此。在衬底101的第一区100a上形成材料层103，材料层103包含主要部103-1和多个突出部103-2，其中主要部103-1包含相对的第一边缘和第二边缘，多个突出部103-2设置于主要部103-1的第一边缘和第二边缘上，换言之，材料层103包含相对的第一侧103a和第二侧103b，且材料层103包含的多个突出部103b位于第一侧103a和第二侧103b，其中位于第一侧103a的各所述多个突出部103-2与位于第二侧103b的各所述多个突出部103-2在第一方向(例如图1所示的x方向)上彼此不重合。
58.此外，在衬底101的第二区100b上形成有多个相互平行且沿着第一方向(例如图1所示的x方向)延伸的第一区块图案105和第二区块图案107，其中第一区块图案105和第二区块图案107例如是在第二方向(例如图1所示的y方向)上相互交替且错位排列，第二方向垂直于第一方向。在一实施例中，材料层103、第一区块图案105和第二区块图案107可选择透过同一道光刻制作工艺形成，而包含相同的材质，例如皆包含一导电材料，如钨(tungsten,w)、铝(aluminum,al)或铜(copper,cu)等低阻值金属材质，或是进一步还包含一介电材料设置于导电材料下方，如氧化硅、氮化硅(sin)、氮氧化硅(sion)或碳氮化硅(sicn)等，但不以此为限。此外，在一实施例中，材料层103、第一区块图案105和第二区块图案107可以直接形成在衬底101上，但本实用新型的半导体装置的具体设置方式并不以此为
限，在另一实施例中，亦可依据实际组件需求，而在材料层103与衬底101之间额外设置其他膜层或组件，如一介电层(未绘示)等。此外，为了保护材料层103、第一区块图案105和第二区块图案107的顶面，可以在该些顶面分别设置保护层(图未示)，例如氧化硅、氮化硅(sin)、氮氧化硅(sion)或碳氮化硅(sicn)，但不限定于此。保护层可以和其对应下方的材料层103、第一区块图案105和第二区块图案107具有相同的轮廓，并且在适当的时间点，保护层才会被移除。为了使本实用新型易于被理解，在此并未绘示出上述的保护层。
59.接着，参阅图2，形成多个条状心轴(mandrel)111于材料层103上，多个条状心轴111中的一个条状心轴的部份区域会覆盖多个突出部103-2中的一个突出部的部份区域，并且多个条状心轴111还会覆盖位于第一区100a的材料层103的主要部103-1。此外，多个条状心轴111还可沿着第一方向(例如图2所示的x方向)延伸至第二区100b。在一实施例中，多个条状心轴111可以是由光致抗蚀剂形成，先涂布光致抗蚀剂层在材料层103上，再经由光刻工艺形成多个条状心轴111。此外，条状心轴111的形成方式也可以是经由将光致抗蚀剂层中的图案转移到光致抗蚀剂层下方的层而形成。
60.然后，参阅图3，在各条状心轴111的侧壁上形成间隔物(spacer)113，间隔物113的材料可以是掩膜材料，例如氧化硅、氮化硅(sin)、氮氧化硅(sion)或碳氮化硅(sicn)等，可经由在材料层103上沉积掩膜材料层，覆盖多个条状心轴111并填充于多个条状心轴111之间的间隙，之后利用蚀刻工艺移除覆盖在多个条状心轴111的顶面上的掩膜材料，以及移除在多个条状心轴111之间的掩膜材料的一部份，留下间隔物113在各条状心轴111的侧壁上，如图3所示，间隔物113环绕各条状心轴111。根据本实用新型的实施例，间隔物113的宽度会小于条状心轴111的宽度，所以间隔物113在某一个维度上的尺寸可以是次微影(sub-lithographic)的尺寸。
61.接着，参阅图4，移除各条状心轴111，留下间隔物113在材料层103上，在下文的叙述中，间隔物113又可称为条状掩膜113。在一实施例中，可以采用蚀刻工艺移除各条状心轴111。如图4所示，多个条状掩膜113中的一个条状掩膜的部份区域会覆盖多个突出部103-2中的一个突出部的部份区域，并且各突出部103-2对应各条状掩膜113而设置，两相邻的条状掩膜113构成环状掩膜114的一部份。此外，环状掩膜114的两相邻的条状掩膜113中的一个条状掩膜的部份区域会覆盖位于第一侧103a的一个突出部103-2的部份区域，而环状掩膜114的另一个条状掩膜113的部份区域则会覆盖位于第二侧103b的另一个突出部103-2的部份区域。
62.然后，参阅图5，形成掩膜层115于多个条状掩膜113上，且掩膜层115包含开口116。如图5所示，开口116的边缘116e与材料层103的主要部103-1的边缘相隔一段距离，亦即主要部103-1的边缘分离于开口116的边缘116e。根据本实用新型的实施例，掩膜层115还包含多个掩膜突出部115p设置于开口116位于第一侧103a的边缘116e和位于第二侧103b的边缘116e，位于第一侧103a的各掩膜突出部115p和位于第二侧103b的各掩膜突出部115p在第一方向(例如图5所示的x方向)上彼此不重合。此外，各掩膜突出部115p会覆盖条状掩膜113的部份区域和突出部103-2的部份区域。根据本实用新型的实施例，各突出部103-2的俯视面积大于各掩膜突出部115p的俯视面积。在一实施例中，掩膜层115可由光致抗蚀剂形成，利用光刻工艺形成掩膜层115，其包含开口116和多个掩膜突出部115p。
63.之后，参阅图5和图6，以图5的多个条状掩膜113和掩膜层115(包含开口116和多个
掩膜突出部115p)作为蚀刻掩模，蚀刻材料层103，形成图6所示的半导体装置100的多个图案120。在一实施例中，半导体装置100为半导体存储装置，如图6所示，半导体存储装置包含衬底101，多个图案120包含多个第一图案121和多个第二图案122设置在衬底101上，多个第一图案121和多个第二图案122各自沿着第一方向(例如图6所示的x方向)延伸，且多个第一图案121和多个第二图案122沿着第二方向(例如图6所示的y方向)交替排列，第二方向非平行于第一方向，例如第二方向可垂直于第一方向。各第一图案121在位于图案120的第一侧120a的端点具有一第一末端图形121p-1，各第二图案122在位于图案120的第二侧120b的端点具有一第四末端图形122p-2，多个第一末端图形121p-1和多个第四末端图形122p-2为左右不对称的排列，亦即位于第一侧120a的各第一末端图形121p-1和位于第二侧120b的各第四末端图形122p-2在第一方向(例如图6所示的x方向)上彼此不重合。对于第一图案121、第二图案122、第一区块图案105、及第二区块图案107的顶面设置有保护层(图未示)的情形，之后可以进一部将保护层去除，然后形成电连接至第一图案121、第二图案122、第一区块图案105、及第二区块图案107的导电插塞(plug)130。
64.在一实施例中，半导体存储装置的各第一图案121和各第二图案122是具有导电层的位线(bit line)图案，并且半导体存储装置的各导电插塞130会被设置于各第一末端图形121p-1和各第四末端图形122p-2上。此外，各导电插塞130还设置于第二区100b的各第一区块图案105和各第二区块图案107上。
65.请参阅图7，其绘示本实用新型一实施例的半导体存储装置的第一图案和第二图案的平面示意图。如图7所示，第一图案121包含延伸部121a和两端点，这两端点分别包含第一末端图形121p-1和第二末端图形121p-2。第一末端图形121p-1包含外侧加宽部121b和内侧加宽部121c，且第一末端图形121p-1包含与第一方向(例如图7所示的x方向)垂直的端面121v，端面121v位于外侧加宽部121b和内侧加宽部121c之间，且外侧加宽部121b和内侧加宽部121c皆包含曲面。此外，根据本实用新型的实施力，外侧加宽部121b的俯视面积大于内侧加宽部121c的俯视面积，各导电插塞130重叠于外侧加宽部121b。在一实施例中，外侧加宽部121b直接接触内侧加宽部121c。另外，延伸部121a具有最大宽度，亦即第一宽度w1。外侧加宽部121b具有最大宽度，亦即第二宽度w2，内侧加宽部121c具有最大宽度，亦即第三宽度w3。根据本实用新型的一实施例，外侧加宽部121b的第二宽度w2与内侧加宽部121c的第三宽度w3彼此不同，且第二宽度w2和第三宽度w3均大于延伸部121a的第一宽度w1。此外，外侧加宽部121b的第二宽度w2大于内侧加宽部121c的第三宽度w3。
66.类似地，第二图案122包含延伸部122a和两端点，这两端点分别包含位于第一侧120a的第三末端图形122p-1和位于第二侧120b的第四末端图形122p-2。如图7所示，第二图案122的第三末端图形122p-1在第二方向(例如图7所示的y方向)上重叠于第一图案121的内侧加宽部121c的部份区域，所述部份区域又可称为重叠区域，且第二方向非平行于第一方向，例如第二方向可垂直于第一方向。此外，第一图案121的内侧加宽部121c的其他部份区域，亦即不重叠于第二图案122的第三末端图形122p-1的部份区域(又可称为不重叠区域)会被设置在内侧加宽部121c的上述重叠区域和外侧加宽部121b之间，内侧加宽部121c的所述其他部份区域(不重叠区域)在第一方向(例如图7所示的x方向)上分离于第二图案122的第三末端图形122p-1。
67.如图7所示，在一实施例中，第二图案122位于第二侧120b的第四末端图形122p-2
包含外侧加宽部122b和内侧加宽部122c，外侧加宽部122b的俯视面积大于内侧加宽部122c的俯视面积，且外侧加宽部122b的最大宽度大于内侧加宽部122c的最大宽度，在一实施例中，外侧加宽部122b直接接触内侧加宽部122c。
68.请参阅图8，其绘示本实用新型另一实施例的第一图案的局部放大平面示意图。图8的第一图案121与图7的第一图案121的差异在于内侧加宽部121c直接接触于外侧加宽部121b的部份区域121c-1具有固定的宽度，亦即第四宽度w4，而内侧加宽部121c直接接触于延伸部121a的部份区域121c-2则具有渐变的宽度，所述部份区域121c-2的宽度在从外侧加宽部121b到延伸部121a的方向上，由部份区域121c-1的第四宽度w4逐渐减小至延伸部121a的第一宽度w1。
69.请参阅图9，其绘示本实用新型又另一实施例的第一图案的局部放大平面示意图。图9的第一图案121与图7的第一图案121的差异在于内侧加宽部121c和外侧加宽部121b之间还设置有连接部121d，连接部121d具有最大宽度，亦即第五宽度w5，连接部121d的第五宽度w5大于延伸部121a的第一宽度w1。在一实施例中，连接部121d的第五宽度w5可小于外侧加宽部121b的第二宽度w2，并且也小于内侧加宽部121c的第三宽度w3。在另一实施例中，连接部121d的第五宽度w5可小于外侧加宽部121b的第二宽度w2，并且大于内侧加宽部121c的第三宽度w3。
70.上述的图6到图9中所例示的结构仅示出了半导体装置或半导体存储装置的一部分，半导体装置或半导体存储装置中还可以包含其他的部件和结构，以实现半导体装置或半导体存储装置的功能。举例来说，当半导体装置或半导体存储装置是动态随机存取存储器(dynamic random access memory,dram)时，衬底101中还可以包含多个有源区(图未示)，其会被绝缘结构(图未示)包围，例如被浅沟渠绝缘(shallow trench isolation，sti)包围，而且有源区会被设置在位线图案(由各第一图案121和各第二图案122所构成)的下方。各有源区可以利用位线插塞(图未示)而被电连接到对应的位线图案。衬底101中还可以包含多个字线图案(图未示)，其可以沿着第二方向y延伸，而且穿过对应的有源区。衬底101的上方还可以包含多个电容结构(图未示)，其可以分别电连接至衬底101中的有源区的一端，以存储来自于位线的电荷。须注意的是，以上的动态随机存取存储器只是本实用新型的一种态样，在不违背本实用新型的概念下，半导体装置或半导体存储装置也可以是其他的任何半导体装置或半导体存储装置。
71.根据本实用新型的实施例，可以藉由自对准多重图案化(samp)工艺与不同的掩膜图案进行材料层的图案化制作工艺，形成布局相对密集且尺寸相对微小的多个第一图案121和多个第二图案122，多个第一图案121和多个第二图案122可作为导线，例如是半导体存储装置的位线，并且在各第一图案121的第一侧120a端点和各第二图案122的第二侧120b端点分别形成不对称的第一末端图形121p-1和第四末端图形122p-2，各第一末端图形121p-1和各第四末端图形122p-2皆包含外侧加宽部和内侧加宽部，并且可作为导线的接触垫，其中俯视面积较大且最大宽度较大的外侧加宽部可用以承载导电插塞130，藉此提高导电插塞与接触垫之间电性连接的可靠度，而内侧加宽部则可以增加外侧加宽部和延伸部之间相互连接的可靠度，同时，最大宽度较小的内侧加宽部还可以避免或降低第一图案121的第一末端图形121p-1与邻近的第二图案122的第三末端图形122p-1之间相互接触而导致的短路问题。因此，本实用新型的实施例可以在简化工艺的前提下，形成电性连接可靠度高、
布局相对密集且尺寸相对微小的导线与接触垫图案，提高半导体装置的良率。
72.以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。