用于半导体封装的垂直电源平面模块的制作方法

用于半导体封装的垂直电源平面模块


背景技术：

1.2.5d封装技术包括在硅内插器(即，基础管芯)上具有(一个或多个)同质和/或异质硅工艺节点以用于改进的信号带宽密度和系统小型化的两个或更多个硅小芯片的组件。
2.然而，当前2.5d封装技术面临挑战。挑战之一包括堆叠的小芯片或器件的功率完整性(pi)性能(例如，fmax和vmin)限制，这是由于(a)硅内插器的再分布层(rdl)布线和穿硅过孔(tsv)互连上的额外ir压降损耗，(b)由于堆叠的小芯片(即，电路块)与封装/板功率传输解耦电容器之间的距离增加而导致的较大交流(ac)噪声，以及(c)归因于tsv载流能力降低的imax约束。
3.由于小型化的内插器和封装衬底占用面积，当前2.5d封装技术还面临小芯片集成密度(即，每个内插器堆叠的小芯片的数量)缩放的约束。
4.解决上述挑战的现有解决方案包括(a)增加平台电压源(例如，从0.9v到1.1v)，以确保性能，(b)降低硅icc
max
阈值，以避免可靠性风险，(c)在堆叠的小芯片和/或硅内插器中引入金属-绝缘体-金属(mim)电容，以抑制功率传输网络峰值阻抗(z
pdn
)，以及(d)硅内插器和/或封装衬底占用面积扩展，以实现增加的小芯片器件集成密度。
5.然而，上述解决方案的缺点包括(a)增加的器件功耗，(b)电性能下降，例如，最大频率(fmax)阈值的降低，以及(c)增加的器件形状因子。
附图说明
6.在附图中，相同的附图标记在不同的视图中一般地指相同的部分。附图不一定按比例绘制，而是重点一般地放在说明本公开的原理上。为了清楚起见，各种特征或元件的尺寸可以任意地扩大或缩小。在以下描述中，参考以下附图描述本公开的各个方面，在附图中：
7.图1a示出了根据本公开的方面的具有外围垂直电源平面模块的半导体封装的截面图；
8.图1b示出了根据图1a中所示的方面的半导体封装的顶视图布局；
9.图2a示出了根据本公开的另一方面的具有外围垂直电源平面模块的半导体封装的截面图；
10.图2b示出了根据图2a中所示的方面的半导体封装的顶视图布局；
11.图3示出了根据本公开的又一方面的具有外围垂直电源平面模块的半导体封装的截面图；
12.图4a至图4p示出了涉及根据与本公开的图1a中所示的方面大体类似的方面的用于形成具有外围垂直电源平面模块的半导体封装的方法的示例性简化工艺流程的截面图和顶视图；
13.图5示出了根据本公开的又一方面的包括半导体封装的计算设备的图示。
14.图6示出了示出根据本公开的方面的用于形成半导体封装的方法的流程图。
具体实施方式
15.以下具体实施方式参考附图，附图以说明的方式示出了其中可以实践本公开的具体细节和方面。这些方面被足够详细地描述以使得本领域技术人员能够实践本公开。为器件提供各种方面，并且为方法提供各种方面。应当理解，器件的基本属性也适用于方法，反之亦然。在不脱离本公开的范围的情况下，可以利用其他方面，并且可以进行结构和逻辑改变。各个方面不一定是相互排斥的，因为一些方面可以与一个或多个其他方面组合以形成新的方面。
16.本公开的优点可以包括减轻直流(dc)和交流(ac)损耗，例如，vmin和ll3阻抗减小，这可以带来计算核心和/或图形fmax性能增益。
17.本公开的另一优点可以包括通过寄生功率传输网络阻抗(z
pdn
)降低来改进功率完整性，从而允许较低的电源电压阈值，因此最小化器件功耗。
18.本公开的又一优点可以包括通过外围垂直电源平面模块的改进的imax容量(器件可靠性)。与具有受限几何结构的分立圆柱形互连(例如，穿过基础管芯或硅内插器的穿模过孔(tmv)或穿硅过孔(tsv))相比，可以通过增大的互连体积(即，小芯片与封装衬底之间的垂直平面互连构造)来实现减小的互连电阻。
19.再一优点可以包括基础管芯或硅内插器占用面积的减小及改进的封装翘曲。
20.本公开一般地涉及一种器件，例如，半导体封装，其可以包括封装衬底、在封装衬底上并且电耦合到封装衬底的基础管芯、以及在基础管芯的外围处位于封装衬底上的至少一个电源平面模块。电源平面模块可以包括顶表面和底表面，以及至少一个垂直交错金属层，至少一个垂直交错金属层在底表面处电耦合到封装衬底。半导体封装还可以包括半导体器件，半导体器件包括设置在基础管芯上的第一区段和设置在电源平面模块上的第二区段，其中，半导体器件的第二区段在电源平面模块的顶表面处可以电耦合到至少一个垂直交错金属层。如本文所用，术语“垂直交错金属层”可以指平行于基础管芯的侧表面的金属层。
21.在本公开的各个方面中，至少一个垂直交错金属层还可以包括多个交错金属层。多个交错金属层中的每一个还可以包括耦合到半导体器件的顶部部分和耦合到封装衬底的底部部分，其中，底部部分具有比顶部部分的宽度大的宽度。
22.在本公开的各个方面中，半导体器件可以包括耦合到多个交错金属层的无源部件。
23.在本公开的各个方面中，半导体器件可以包括耦合到多个交错金属层的多个沟槽。如本文所用，“沟槽”可以指凸起区段。
24.在本公开的各个方面中，半导体器件可以包括以交叉指型布置来布置的沟槽。
25.本公开还一般地涉及一种计算设备。计算设备可以包括电路板以及耦合到电路板的半导体封装，其中，半导体封装可以包括：封装衬底；基础管芯，基础管芯在封装衬底上并且电耦合到封装衬底；至少一个电源平面模块，至少一个电源平面模块在基础管芯的外围处位于封装衬底上，电源平面模块包括：顶表面和底表面；以及至少一个垂直交错金属层，至少一个垂直交错金属层在底表面处电耦合到封装衬底；以及半导体器件，半导体器件包括设置在基础管芯上的第一区段和设置在电源平面模块上的第二区段，其中，半导体器件的第二区段在电源平面模块的顶表面处电耦合到至少一个垂直交错金属层。
26.本公开还一般地涉及一种方法。该方法可以包括：形成封装衬底；在封装衬底上形成基础管芯；在基础管芯的外围处形成电源平面模块，电源平面模块可以包括：顶表面和底表面；以及至少一个垂直交错金属层，至少一个垂直交错金属层在底表面处电耦合到封装衬底；形成半导体器件，半导体器件包括设置在基础管芯上的第一区段和设置在电源平面模块上的第二区段，其中，半导体器件的第二区段在电源平面模块的顶表面处电耦合到至少一个垂直交错金属层。
27.为了更容易地理解本公开并且将其付诸实践，现在将通过示例而非限制的方式并且参考附图来描述特定方面。为了简洁起见，可以省略对特征和属性的重复描述。
28.图1a示出了根据本公开的方面的半导体封装100的截面图。该截面图是沿图1b的a-a’线截取的。
29.在图1a中所示的方面中，半导体封装100可以包括封装衬底102。封装衬底102可以包括接触焊盘、电互连、布线和其他特征，其可以或可以不在本附图中的任一个中示出，并且其是本领域技术人员已知的常规特征。部件的各种耦合可以使用常规方法，包括焊料接合、热压接合或者其他金属扩散方法。封装衬底102可以具有用于改进结构稳定性的一个或多个刚性核心层或用于减小形状因子的无核心衬底封装。在其他方面中，封装衬底102可以是支撑附加半导体封装和/或部件的较大衬底的部分。
30.在一方面中，半导体封装100可以包括多个焊料球104。封装衬底102可以通过多个焊料球104连接到母板(未示出)。多个焊料球104还可以在封装衬底102与母板之间提供电连接。在一方面中，堆叠的半导体封装100可以包括设置在封装衬底102上的多个封装凸块106。多个封装凸块106可以是受控塌陷芯片连接(c4)凸块。
31.在本公开的方面中，半导体封装100可以包括基础管芯108。基础管芯108可以是有源内插器或者无源内插器。在一方面中，基础管芯108可以设置在封装衬底102上。在一方面中，基础管芯108可以通过多个封装凸块106连接到封装衬底102。多个封装凸块106还可以在基础管芯108与封装衬底102之间提供电连接。
32.在本公开的方面中，基础管芯108可以包括至少一个穿硅过孔(tsv)118。多个封装凸块106可以在至少一个tsv 118与封装衬底102之间提供电连接。
33.在本公开的方面中，半导体封装100可以包括第一电源平面模块110a。在一方面中，第一电源平面模块110a可以设置在封装衬底102上。在一方面中，第一电源平面模块110a可以通过多个封装凸块106a连接到封装衬底102。在一方面中，第一电源平面模块110a可以设置在基础管芯108的第一外围处。
34.在本公开的方面中，第一电源平面模块110a可以包括在第一电源平面模块110a的底表面处电耦合到封装衬底102的多个垂直交错金属层(112a、112b)。如本文所用，术语“垂直交错金属层”可以指平行于基础管芯108的侧表面的金属层。在图1a中所示的方面中，第一电源平面模块110a可以包括与电介质层交错的第一金属层112a和第二金属层112b。在一方面中，第一电源平面模块110a可以包括第一模具部分113a。第一模具部分113a可以包括模制材料，例如环氧树脂聚合物、硅树脂聚合物或者聚酰亚胺材料。第一模具部分113a可以具有耦合到封装衬底102的第一模具表面。第一模具部分113a可以具有耦合到半导体器件122的第二模具表面。在一方面中，第一和第二金属层(112a、112b)可以嵌入在第一模具部分113a的模制材料中。第一和第二金属层(112a、112b)可以延伸穿过第一模具部分113a的
第一模具表面和第二模具表面。
35.在本公开的方面中，多个封装凸块106a可以在第一电源平面模块110a与多个交错金属层(112a、112b)与封装衬底102之间提供电连接。
36.在本公开的方面中，半导体封装100可以包括第二电源平面模块110b。在一方面中，第二电源平面模块110b可以设置在封装衬底102上。在一方面中，第二电源平面模块110b可以通过多个封装凸块106b连接到封装衬底102。在一方面中，第二电源平面模块110b可以设置在基础管芯108的第二外围处。
37.在本公开的方面中，第二电源平面模块110b可以包括在第二电源平面模块110b的底表面处电耦合到封装衬底102的多个垂直交错金属层(112c、112d、112e)。在图1a中所示的方面中，第二电源平面模块110b可以包括与电介质层交错的第三金属层112c、第四金属层112d和第五金属层112e。在一方面中，第二电源平面模块110b可以包括第二模具部分113b。第二模具部分113b可以包括模制材料，例如环氧树脂聚合物、硅树脂聚合物或者聚酰亚胺材料。第二模具部分113b可以具有耦合到封装衬底102的第一模具表面。第二模具部分113b可以具有耦合到半导体器件122的第二模具表面。在一方面中，第三金属层112c、第四金属层112d和第五金属层112e可以嵌入在第二模具部分113b的模制材料中。第三金属层112c、第四金属层112d和第五金属层112e可以延伸穿过第二模具部分113b的第一模具表面和第二模具表面。
38.在本公开的方面中，多个封装凸块106b可以在第二电源平面模块110b的多个交错金属层(112c、112d、112e)与封装衬底102之间提供电连接。
39.在本公开的方面中，半导体封装100可以包括半导体器件122。在一方面中，半导体器件122可以由任何合适的半导体(例如，硅或者砷化镓)制成。半导体器件122可以是半导体管芯、芯片或者小芯片组，例如，片上系统(soc)、中央处理单元(cpu)、平台控制器集线器(pch)/小芯片、存储器器件、现场可编程门阵列(fpga)器件、或图形处理单元(gpu)。在图1a中所示的方面中，半导体器件122可以是一组三个小芯片(124a、124b、124c)。在一个方面中，第一小芯片124a可以包括cpu，第二小芯片124b可以包括pch，并且第三小芯片124c可以包括gpu。
40.在本公开的方面中，半导体器件122可以至少部分地设置在基础管芯108上。半导体器件122还可以至少部分地设置在第一电源平面模块110a上。半导体器件122还可以至少部分地设置在第二电源平面模块110b上。在一方面中，半导体器件122可以具有设置在基础管芯108上的第一区段。半导体器件122可以具有设置在第一电源平面模块110a上的第二区段。半导体器件122还可以具有设置在第二电源平面模块110b上的第三区段。在图1a中所示的方面中，半导体器件122的第一小芯片124a可以设置在基础管芯108上。半导体器件122的第二小芯片124b可以部分地设置在基础管芯108上，并且可以部分地设置在第一电源平面模块110a上。半导体器件122的第三小芯片124c可以部分地设置在基础管芯108上，并且可以部分地设置在第二电源平面模块110b上。
41.在本公开的方面中，半导体器件122的至少部分可以通过至少一个tsv118电耦合到封装衬底102。
42.在本公开的方面中，半导体器件122的至少部分可以在第一电源平面模块110a的顶表面处通过第一和第二金属层(112a、112b)电耦合到封装衬底102。在一方面中，第一和
第二金属层(112a、112b)中的每一个可以是可配置的。第一和第二金属层(112a、112b)中的每一个可以基于半导体封装100的功率传输要求来配置，以减轻2.5d和/或3d堆叠的集成电路(ic)封装架构的功率传输挑战。例如，第一和第二金属层(112a、112b)中的每一个的尺寸、宽度和/或体积可以被配置，以满足功率传输要求。
43.在本公开的方面中，基础管芯108具有在x-z平面中的截面。在一个方面中，第一和第二金属层(112a、112b)可以在一方向上延伸，以形成可以横切(即，在y轴上)基础管芯108的该截面的相应平面(112a’、112b’)。在图1a和图1b中所示的方面中，第一和第二金属层(112a、112b)可以沿基础管芯108的外围在y轴上延伸。换句话说，第一和第二金属层(112a、112b)可以分别形成第一导电平面112a’和第二导电平面112b’，它们可以横切基础管芯108的该截面，由此形成第一电源平面模块110a。在一方面中，由第一金属层112a形成的平面可以包括第一电压参考平面112a’。由第二金属层112b形成的平面可以包括第二电压参考平面112b’。
44.在本公开的方面中，第一和第二金属层(112a、112b)可以具有相同长度或者不同长度(在y轴上)。第一和第二金属层(112a、112b)可以沿基础管芯108的外围并且彼此平行地在y轴上延伸。在一个方面中，第一和第二金属层(112a、112b)中的每一个可以延伸基础管芯108的长度的30％到120％。例如，第一和第二金属层(112a、112b)中的每一个可以包括范围从5毫米(mm)到20mm的长度。
45.在本公开的方面中，第一金属层112a可以包括第一小芯片侧接触焊盘114a和第一封装侧接触焊盘115a。在一方面中，第一小芯片侧接触焊盘114a可以耦合到半导体器件122。第一封装侧接触焊盘115a可以耦合到封装衬底102。类似地，第二金属层112b可以包括第二小芯片侧接触焊盘114b和第二封装侧接触焊盘115b。在一方面中，第二小芯片侧接触焊盘114b可以耦合到半导体器件122。第二封装侧接触焊盘115b可以耦合到封装衬底102。在图1a中所示的方面中，第一和第二金属层(112a、112b)中的每一个可以以垂直取向布置，使得可以在第二小芯片124b与封装衬底102之间形成最短互连路径，由此形成第一垂直电源平面模块110a。在一方面中，由第一金属层112a形成的垂直平面可以包括第一垂直电压参考平面112a’。由第二金属层112b形成的垂直平面可以包括第二垂直电压参考平面112b’。
46.本公开的优点可以包括通过外围垂直电源平面模块的改进的imax容量(器件可靠性)。与具有受限几何结构的分立圆柱形互连(例如，穿过基础管芯或硅内插器的穿模过孔(tmv)或穿硅过孔(tsv))相比，可以通过增大的互连体积(即，小芯片与封装衬底之间的垂直平面互连构造)来实现减小的互连电阻。
47.在本公开的方面中，第一小芯片侧接触焊盘114a和第一封装侧接触焊盘115a可以具有不同宽度(在x轴上)。第一小芯片侧接触焊盘114a可以具有第一尺寸的宽度。第一封装侧接触焊盘115a可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第一小芯片侧接触焊盘114a可以具有比第一封装侧接触焊盘115a小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
48.在本公开的方面中，第二小芯片侧接触焊盘114b和第二封装侧接触焊盘115b可以具有不同宽度(在x轴上)。第二小芯片侧接触焊盘114b可以具有第一尺寸的宽度。第二封装
侧接触焊盘115b可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第二小芯片侧接触焊盘114b可以具有比第二封装侧接触焊盘115b小的宽度。第一尺寸可以包括范围大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
49.在本公开的方面中，第一金属层112a和第二金属层112b可以具有相同高度(在z轴上)。第一和第二金属层(112a、112b)可以包括范围从大约200μm到800μm的高度几何结构。
50.在一方面中，第一和第二小芯片侧接触焊盘(114a、114b)以及第一和第二封装侧接触焊盘(115a、115b)的不同尺寸通过非均匀垂直电源平面厚度来实现。在图1a中所示的方面中，可以提供“l”形构造中的垂直台阶参考平面，该构造具有与模块小芯片侧相邻的第一平面厚度和与模块封装侧相邻的大于第一平面厚度的第二平面厚度。在一方面中，可以通过配置第一与第二平面厚度之间的x轴和z轴的比率，来实现导体平面的类似有效体积，例如，第一平面厚度与第二平面厚度之间的相同有效平面体积。
51.在本公开的方面中，可以在第一金属层112a上形成第一过孔116a。可以在第二金属层112b上形成第二过孔116b。在一方面中，第一无源部件120a可以设置在第一与第二金属层(112a、112b)之间。第一无源部件120a可以包括电容器(例如，硅电容器或陶瓷电容器(例如，多层陶瓷电容器(mlcc)))、电阻器、二极管或电感器。在一方面中，第一无源部件120a可以用于改进半导体封装100的功率完整性。在图1a中所示的方面中，第一无源部件120a(例如，解耦电容器)的主体长度可以沿z轴布置。在一方面中，第一无源部件120a的第一端子可以通过第一过孔116a电耦合到第一金属层112a。第一无源部件120a的第一端子可以包括负端子。第一无源部件120a的第二端子可以通过第二过孔116b电耦合到第二金属层112b。第一无源部件120a的第二端子可以包括正端子。换句话说，第一无源部件120a可以分别通过第一和第二过孔(116a、116b)耦合到第一垂直电压参考平面112a’，并且可还以耦合到第二垂直电压参考平面112b’。这可以引起ac噪声的下降，因为解耦无源部件接近到半导体器件100可以降低电源引起的抖动(jitter)，这可以带来电性能的改进。
52.在一方面中，第一垂直电压参考平面112a’可以与地参考电压(vss)相关联。在一方面中，第二垂直电压参考平面112b’可以与电源参考电压(vcc)相关联。
53.在本公开的方面中，半导体器件122的至少部分可以在第二电源平面模块110b的顶表面处通过第三、第四和第五金属层(112c、112d、112e)电耦合到封装衬底102。在一方面中，第三、第四和第五金属层(112c、112d、112e)中的每一个可以是可配置的。第三、第四和第五金属层(112c、112d、112e)中的每一个可以基于半导体封装100的功率传输要求而被配置，以减轻2.5d和/或3d堆叠的集成电路(ic)封装架的功率传输挑战。例如，第三、第四和第五金属层(112c、112d、112e)中的每一个的尺寸、宽度和/或体积可以被配置，以满足功率传输要求。
54.在本公开的方面中，基础管芯108具有在x-z平面中的截面。在一个方面中，第三、第四和第五金属层(112c、112d、112e)可以在一方向上延伸，以形成可以横切(即，在y轴上)基础管芯108的该截面的相应平面。在图1a和图1b中所示的方面中，第三、第四和第五金属层(112c、112d、112e)可以沿基础管芯108的外围在y轴上延伸。换句话说，第三、第四和第五金属层(112c、112d、112e)可以分别形成第三导电平面112c’、第四导电平面112d’和第五导电平面112e’，它们可以横切基础管芯108的该截面，由此形成第二电源平面模块110b。在一
方面中，由第三金属层112c形成的平面可以包括第三电压参考平面112c’。由第四金属层112d形成的平面可以包括第四电压参考平面112d’。由第五金属层112e形成的平面可以包括第五电压参考平面112e’。
55.在本公开的方面中，第三、第四和第五金属层(112c、112d、112e)可以具有相同长度或者不同长度(在y轴上)。第三、第四和第五金属层(112c、112d、112e)可以沿基础管芯108的外围并且彼此平行地在y轴上延伸。在一个方面中，第三、第四和第五金属层(112c、112d、112e)中的每一个可以延伸基础管芯108的长度的30％到120％。例如，第三、第四和第五金属层(112c、112d、112e)中的每一个可以包括范围从5mm到20mm的长度。
56.在本公开的方面中，第三金属层112c可以包括第三小芯片侧接触焊盘114c和第三封装侧接触焊盘115c。在一方面中，第三小芯片侧接触焊盘114c可以耦合到半导体器件122。第三封装侧接触焊盘115c可以耦合到封装衬底102。第四金属层112d可以包括第四小芯片侧接触焊盘114d和第四封装侧接触焊盘115d。在一方面中，第四小芯片侧接触焊盘114d可以耦合到半导体器件122。第四封装侧接触焊盘115d可以耦合到封装衬底102。第五金属层112e可以包括第五小芯片侧接触焊盘114e和第五封装侧接触焊盘115e。在一方面中，第五小芯片侧接触焊盘114e可以耦合到半导体器件122。第五封装侧接触焊盘115e可以耦合到封装衬底102。在图1a中所示的方面中，第三、第四和第五金属层(112c、112d、112e)中的每一个可以以垂直取向布置，使得可以在第三小芯片124c与封装衬底102之间形成最短互连路径，由此形成第二垂直电源平面模块110b。在一方面中，由第三金属层112c形成的垂直平面可以包括第三垂直电压参考平面112c’。由第四金属层112d形成的垂直平面可以包括第四垂直电压参考平面112d’。由第五金属层112e形成的垂直平面可以包括第五垂直电压参考平面112e’。
57.在本公开的方面中，第三小芯片侧接触焊盘114c和第三封装侧接触焊盘115c可以具有不同宽度(在x轴上)。第三小芯片侧接触焊盘114c可以具有第一尺寸的宽度。第三封装侧接触焊盘115c可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第三小芯片侧接触焊盘114c可以具有比第三封装侧接触焊盘115c小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
58.在本公开的方面中，第四小芯片侧接触焊盘114d和第四封装侧接触焊盘115d可以具有不同宽度(在x轴上)。第四小芯片侧接触焊盘114d可以具有第一尺寸的宽度。第四封装侧接触焊盘115d可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第四小芯片侧接触焊盘114d可以具有比第四封装侧接触焊盘115d小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
59.在本公开的方面中，第五小芯片侧接触焊盘114e和第五封装侧接触焊盘115e可以具有不同宽度(在x轴上)。第五小芯片侧接触焊盘114e可以具有第一尺寸的宽度。第五封装侧接触焊盘115e可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第五小芯片侧接触焊盘114e可以具有比第五封装侧接触焊盘115e小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
60.在本公开的方面中，第三、第四和第五金属层(112c、112d、112e)可以具有相同高度(在z轴上)。第三、第四和第五金属层(112c、112d、112e)可以包括范围从大约200μm到800μm的高度几何结构。
61.在本公开的方面中，可以在第三金属层112c上形成第三过孔116c。可以在第四金属层112d的第一表面上形成第四过孔116d。在一方面中，第二无源部件120b可以设置在第三与第四金属层(112c、112d)之间。第二无源部件120b可以包括电容器(例如，硅电容器或陶瓷电容器(例如，多层陶瓷电容器(mlcc)))、电阻器、二极管或电感器。在一方面中，第二无源部件120b的第一端子可以通过第三过孔116c电耦合到第三金属层112c。第二无源部件120b的第二端子可以通过第四过孔116d电耦合到第四金属层112d。换句话说，第二无源部件120b可以分别通过第三和第四过孔(116c、116d)耦合到第三垂直电压参考平面112c’，并且还可以耦合到第四垂直电压参考平面112d’。
62.在本公开的方面中，可以在第四金属层112d的另一表面上形成第五过孔116e。可以在第五金属层112e上形成第六过孔116f。在一方面中，第三无源部件120c可以设置在第四与第五金属层(112d、112e)之间。第三无源部件120c可以包括电容器(例如，硅电容器或陶瓷电容器(例如，多层陶瓷电容器(mlcc)))、电阻器、二极管或电感器。在一方面中，第三无源部件120c的第一端子可以通过第五过孔116e电耦合到第四金属层112d。第三无源部件120c的第二端子可以通过第六过孔116f电耦合到第五金属层112e。换句话说，第三无源部件120c可以分别通过第五和第六过孔(116e、116f)耦合到第四垂直电压参考平面112d’，并且还可以耦合到第五垂直电压参考平面112e’。
63.在一方面中，第三垂直电压参考平面112c’可以与电源参考电压(vcc)相关联。在一方面中，第四垂直电压参考平面112d’可以与地参考电压(vss)相关联。在一方面中，第五垂直电压参考平面112e’可以与电源参考电压(vcc)相关联。换句话说，第二垂直电源平面模块110b可以包括夹在两个垂直电源参考电压平面(vcc)之间的垂直地参考电压平面(vss)。
64.在一方面中，第三金属层112c和第五金属层112e可以被配置为封装衬底102与半导体器件122之间的相应垂直电源参考电压(vcc)连接。相应电源参考电压(vcc)可以大约在0.8伏(v)与3.3v之间。例如，第三垂直电压参考平面(vcc)可以为大约0.8v，并且第五垂直电压参考平面(vcc)可以为大约1.0v。
65.在本公开的方面中，多个微凸块117可以设置在基础管芯108上。在一方面中，多个微凸块117a可以设置在第一电源平面模块110a上。在一方面中，多个微凸块117b可以设置在第二电源平面模块110b上。多个微凸块117a可以在第一电源平面模块110a与第二小芯片124b之间提供电连接。多个封装凸块117还可以在基础管芯108与第一小芯片124a之间提供电连接。多个微凸块117b还可以在第二电源平面模块110b与第三小芯片124c之间提供电连接。
66.在本公开的方面中，第一和第二电源平面模块(110a、110b)上的多个微凸块(117a、117b)的宽度可以小于相应多个封装凸块(106a、106b)的宽度。在一方面中，可以根据第一和第二电源平面模块(110a、110b)上的相应微凸块(117a、117b)的宽度对相应小芯片侧接触焊盘(114a、114b、114c、114d、114e)进行尺寸设定。在一方面中，可以根据第一和第二电源平面模块(110a、110b)的相应封装凸块(106a、106b)的宽度对相应封装侧接触焊
盘(115a、115b、115c、115d、115e)进行尺寸设定。
67.在本公开的方面中，第一小芯片124a、第二小芯片124b和第三小芯片124c可以通过基础管芯108内的再分布层(rdl)119彼此通信。在一方面中，rdl 119可以包括与多个电介质层交错的多条导电迹线。在一方面中，rdl 119可以耦合到基础管芯108内的tsv 118。
68.图1b示出了根据图1a中所示的方面的半导体封装100的顶视图布局。封装衬底102可以包括周界或占用面积。基础管芯108可以包括占用面积。第一小芯片124a可以包括占用面积。第二小芯片124b可以包括占用面积。第三小芯片124c可以包括占用面积。第一电源平面模块110a可以包括占用面积。第二电源平面模块110b可以包括占用面积。在一个方面中，半导体封装100还可以包括被布置为与基础管芯108相邻并且与第二小芯片124b相邻的一个或多个附加小芯片124n。
69.在图1b中所示的方面中，基础管芯108、第一小芯片124a、第二小芯片124b、第三小芯片124c、附加小芯片124n、第一电源平面模块110a和第二电源平面模块110b的占用面积落在衬底102的周界内。
70.如上文所述，第一小芯片124a可以设置在基础管芯108上。第二小芯片124b可以部分地设置在基础管芯108上，并且可以部分地设置在第一电源平面模块110a上。第三小芯片124c可以部分地设置在基础管芯108上，并且可以部分地设置在第二电源平面模块110b上。因此，如图1b中所示，第一小芯片124a的占用面积可以落在基础管芯108的占用面积内。第二小芯片124b的占用面积可以包括可以与基础管芯108重叠的部分以及可以与第一电源平面模块110a重叠的另一部分。第三小芯片124c的占用面积可以包括可以与基础管芯108重叠的部分以及可以与第二电源平面模块110b重叠的另一部分。与第二小芯片124b的布置类似，附加小芯片124n可以包括可以具有可以与基础管芯108重叠的部分以及可以与第一电源平面模块110a重叠的另一部分的占用面积。
71.第一电源平面模块110a可以包括第一电压参考平面112a’和第二电压参考平面112b’，它们可以在y轴上对准并且可以彼此平行。第一无源部件120a可以设置在第一电压参考平面112a’与第二电压参考平面112b’之间。在图1b中所示的方面中，可以存在设置在第一电压参考平面112a’与第二电压参考平面112b’之间的无源部件阵列。
72.第二电源平面模块110b可以包括第三电压参考平面112c’、第四电压参考平面112d’和第五电压参考平面112e’，它们可以在y轴上对准并且可以彼此平行。第二无源部件120b可以设置在第三电压参考平面112c’与第四电压参考平面112d’之间。第三无源部件120c可以设置在第四电压参考平面112d’与第五电压参考平面112e’之间。在图1b中所示的方面中，可以存在设置在第三电压参考平面112c’与第四电压参考平面112d’之间的无源部件阵列。在另一方面中，可以存在设置在第四电压参考平面112d’与第五电压参考平面112e’之间的无源部件阵列。
73.图2a示出了根据本公开的方面的半导体封装200的截面图。该截面图是沿图2b的a-a’线截取的。
74.在图2a中所示的方面中，半导体封装200可以包括封装衬底202。封装衬底202可以包括接触焊盘、电互连、布线和其他特征，其可以或可以不在本附图中的任一个中示出，并且其是本领域技术人员已知的常规特征。部件的各种耦合可以使用常规方法，包括焊料接合、热压接合或者其他金属扩散方法。封装衬底202可以具有用于改进结构稳定性的一个或
多个刚性核心层或用于减小形状因子的无核心衬底封装。在其他方面中，封装衬底202可以是支撑附加半导体封装和/或部件的较大衬底的部分。
75.在一方面中，半导体封装200可以包括多个焊料球204。封装衬底202可以通过多个焊料球204连接到母板(未示出)。多个焊料球204还可以在封装衬底202与母板之间提供电连接。在一方面中，堆叠的半导体封装200可以包括设置在封装衬底202上的多个封装凸块206。多个封装凸块206可以是受控塌陷芯片连接(c4)凸块。
76.在本公开的方面中，半导体封装200可以包括基础管芯208。基础管芯208可以是有源内插器或者无源内插器。在一方面中，基础管芯208可以设置在封装衬底202上。在一方面中，基础管芯208可以通过多个封装凸块206连接到封装衬底202。多个封装凸块206还可以在基础管芯208与封装衬底202之间提供电连接。
77.在本公开的方面中，基础管芯208可以包括至少一个穿硅过孔(tsv)218。多个封装凸块206可以在至少一个tsv 218与封装衬底202之间提供电连接。
78.在本公开的方面中，半导体封装200可以包括第一电源平面模块210a。在一方面中，第一电源平面模块210a可以设置在封装衬底202上。在一方面中，第一电源平面模块210a可以通过多个封装凸块206a连接到封装衬底202。在一方面中，第一电源平面模块210a可以设置在基础管芯208的第一外围处。
79.在本公开的方面中，第一电源平面模块210a可以包括在第一电源平面模块210a的底表面处电耦合到封装衬底202的多个垂直交错金属层(212a、212b)。在图2a中所示的方面中，第一电源平面模块210a可以包括与电介质层交错的第一金属层212a和第二金属层212b。在一方面中，第一电源平面模块210a可以包括第一模具部分213a。第一模具部分213a可以包括模制材料，例如环氧树脂聚合物、硅树脂聚合物或者聚酰亚胺材料。第一模具部分213a可以具有耦合到封装衬底202的第一模具表面。第一模具部分213a可以具有耦合到半导体器件222的第二模具表面。在一方面中，第一和第二金属层(212a、212b)可以嵌入在第一模具部分213a的模制材料中。第一和第二金属层(212a、212b)可以延伸穿过第一模具部分213a的第一模具表面和第二模具表面。
80.在本公开的方面中，多个封装凸块206a可以在第一电源平面模块210a与多个交错金属层(212a、212b)与封装衬底202之间提供电连接。
81.在本公开的方面中，半导体封装200可以包括第二电源平面模块210b。在一方面中，第二电源平面模块210b可以设置在封装衬底202上。在一方面中，第二电源平面模块210b可以通过多个封装凸块206b连接到封装衬底202。在一方面中，第二电源平面模块210b可以设置在基础管芯208的第二外围处。
82.在本公开的方面中，第二电源平面模块210b可以包括在第二电源平面模块210b的底表面处电耦合到封装衬底202的多个垂直交错金属层(212c、212d、212e)。在图2a中所示的方面中，第二电源平面模块210b可以包括与电介质层交错的第三金属层212c、第四金属层212d和第五金属层212e。在一方面中，第二电源平面模块210b可以包括第二模具部分213b。第二模具部分213b可以包括模制材料，例如环氧树脂聚合物、硅树脂聚合物或者聚酰亚胺材料。第二模具部分213b可以具有耦合到封装衬底202的第一模具表面。第二模具部分213b可以具有耦合到半导体器件222的第二模具表面。在一方面中，第三金属层212c、第四金属层212d和第五金属层212e可以嵌入在第二模具部分213b的模制材料中。第三金属层
212c、第四金属层212d和第五金属层212e可以延伸穿过第二模具部分213b的第一模具表面和第二模具表面。
83.在本公开的方面中，多个封装凸块206b可以在第二电源平面模块210b的多个交错金属层(212c、212d、212e)与封装衬底202之间提供电连接。
84.在本公开的方面中，半导体封装200可以包括半导体器件222。在一方面中，半导体器件222可以由任何合适的半导体(例如，硅或者砷化镓)制成。半导体器件222可以是半导体管芯、芯片或者小芯片组，例如，片上系统(soc)、中央处理单元(cpu)、平台控制器集线器(pch)/小芯片、存储器器件、现场可编程门阵列(fpga)器件、或图形处理单元(gpu)。在图2a中所示的方面中，半导体器件222可以是一组三个小芯片(224a、224b、224c)。在一个方面中，第一小芯片224a可以包括cpu，第二小芯片224b可以包括pch，并且第三小芯片224c可以包括gpu。
85.在本公开的方面中，半导体器件222可以至少部分地设置在基础管芯208上。半导体器件222还可以至少部分地设置在第一电源平面模块210a上。半导体器件222还可以至少部分地设置在第二电源平面模块210b上。在一方面中，半导体器件222可以具有设置在基础管芯208上的第一区段。半导体器件222可以具有设置在第一电源平面模块210a上的第二区段。半导体器件222还可以具有设置在第二电源平面模块210b上的第三区段。在图2a中所示的方面中，半导体器件222的第一小芯片224a可以设置在基础管芯208上。半导体器件222的第二小芯片224b可以部分地设置在基础管芯208上，并且可以部分地设置在第一电源平面模块210a上。半导体器件222的第三小芯片224c可以部分地设置在基础管芯208上，并且可以部分地设置在第二电源平面模块210b上。
86.在本公开的方面中，半导体器件222的至少部分可以通过至少一个tsv218电耦合到封装衬底202。
87.在本公开的方面中，半导体器件222的至少部分可以在第一电源平面模块210a的顶表面处通过第一和第二金属层(212a、212b)电耦合到封装衬底202。在一方面中，第一和第二金属层(212a、212b)中的每一个可以是可配置的。第一和第二金属层(212a、212b)中的每一个可以基于半导体封装200的功率传输要求来配置，以减轻2.5d和/或3d堆叠的集成电路(ic)封装架构的功率传输挑战。例如，第一和第二金属层(212a、212b)中的每一个的尺寸、宽度和/或体积可以被配置，以满足功率传输要求。
88.在本公开的方面中，基础管芯208具有在x-z平面中的截面。在一个方面中，第一和第二金属层(212a、212b)可以在一方向上延伸，以形成可以横切(即，在y轴上)基础管芯208的该截面的相应平面(212a’、212b’)。在图2a和图2b中所示的方面中，第一和第二金属层(212a、212b)可以沿基础管芯208的外围在y轴上延伸。换句话说，第一和第二金属层(212a、212b)可以分别形成第一导电平面212a’和第二导电平面212b’，它们可以横切基础管芯208的该截面，由此形成第一电源平面模块210a。在一方面中，由第一金属层212a形成的平面可以包括第一电压参考平面212a’。由第二金属层212b形成的平面可以包括第二电压参考平面212b’。
89.在本公开的方面中，第一和第二金属层(212a、212b)可以具有相同长度或者不同长度(在y轴上)。第一和第二金属层(212a、212b)可以沿基础管芯208的外围并且彼此平行地在y轴上延伸。在一个方面中，第一和第二金属层(212a、212b)中的每一个可以延伸基础
管芯208的长度的30％到120％。例如，第一和第二金属层(212a、212b)中的每一个可以包括范围从5mm到20mm的长度。
90.在本公开的方面中，第一金属层212a可以包括第一小芯片侧接触焊盘214a和第一封装侧接触焊盘215a。在一方面中，第一小芯片侧接触焊盘214a可以耦合到半导体器件222。第一封装侧接触焊盘215a可以耦合到封装衬底202。类似地，第二金属层212b可以包括第二小芯片侧接触焊盘214b和第二封装侧接触焊盘215b。在一方面中，第二小芯片侧接触焊盘214b可以耦合到半导体器件222。第二封装侧接触焊盘215b可以耦合到封装衬底202。在图2a中所示的方面中，第一和第二金属层(212a、212b)中的每一个可以以垂直取向布置，使得可以在第二小芯片224b与封装衬底202之间形成最短互连路径，由此形成第一垂直电源平面模块210a。在一方面中，由第一金属层212a形成的垂直平面可以包括第一垂直电压参考平面212a’。由第二金属层212b形成的垂直平面可以包括第二垂直电压参考平面212b’。
91.在本公开的方面中，第一小芯片侧接触焊盘214a和第一封装侧接触焊盘215a可以具有不同宽度(在x轴上)。第一小芯片侧接触焊盘214a可以具有第一尺寸的宽度。第一封装侧接触焊盘215a可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第一小芯片侧接触焊盘214a可以具有比第一封装侧接触焊盘215a小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
92.在本公开的方面中，第二小芯片侧接触焊盘214b和第二封装侧接触焊盘215b可以具有不同宽度(在x轴上)。第二小芯片侧接触焊盘214b可以具有第一尺寸的宽度。第二封装侧接触焊盘215b可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第二小芯片侧接触焊盘214b可以具有比第二封装侧接触焊盘215b小的宽度。第一尺寸可以包括范围大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
93.在本公开的方面中，第一金属层212a和第二金属层212b可以具有相同高度(在z轴上)。第一和第二金属层(212a、212b)可以包括范围从大约200μm到800μm的高度几何结构。
94.在一方面中，第一和第二小芯片侧接触焊盘(214a、214b)以及第一和第二封装侧接触焊盘(215a、215b)的不同尺寸通过非均匀垂直电源平面厚度来实现。在图2a中所示的方面中，可以提供“l”形构造中的垂直台阶参考平面，该构造具有与模块小芯片侧相邻的第一平面厚度和与模块封装侧相邻的大于第一平面厚度的第二平面厚度。在一方面中，可以通过配置第一与第二平面厚度之间的x轴和z轴的比率，来实现导体平面的类似有效体积，例如，第一平面厚度与第二平面厚度之间的相同有效平面体积。
95.在本公开的方面中，可以在第一金属层212a上形成第一过孔216a。可以在第二金属层212b上形成第二过孔216a’，并且第二过孔216a’可以与第一过孔216a相对。可以在第一金属层212a上形成第三过孔216b。可以在第二金属层212b上形成第四过孔216b’，并且第四过孔216b’可以与第三过孔216b相对。在一方面中，第一无源部件220a可以设置在第一与第二金属层(212a、212b)之间。在一个方面中，第二无源部件220b可以设置在第一与第二金属层(212a、212b)之间。第一无源部件220a和第二无源部件220b可以包括电容器(例如，硅电容器或陶瓷电容器(例如，多层陶瓷电容器(mlcc))、电阻器、二极管或电感器。在一方面
中，第一和第二无源部件(220a、220b)可以用于改进半导体封装200的功率完整性。在一方面中，第一和第二无源部件(220a、220b)的主体长度可以沿y轴布置，以实现小型化或低z轮廓的垂直电源平面模块。在一方面中，第一无源部件220a的第一端子可以通过第一过孔216a电耦合到第一金属层212a。第一无源部件220a的第二端子可以通过第二过孔216a’电耦合到第二金属层212b。换句话说，第一无源部件220a可以分别通过第一和第二过孔(216a、216a’)耦合到第一垂直电压参考平面212a’，并且还可以耦合到第二垂直电压参考平面212b’。在一方面中，第二无源部件220b的第一端子可以通过第四过孔216b’电耦合到第二金属层212b。第二无源部件220b的第二端子可以通过第三过孔216b电耦合到第一金属层212a。换句话说，第二无源部件220b可以分别通过第三和第四过孔(216b、216b’)耦合到第一垂直电压参考平面212a’，并且还可以耦合到第二垂直电压参考平面212b’。这可以引起ac噪声的下降，因为解耦无源部件接近到半导体器件200可以降低电源引起的抖动，这可以带来电性能的改进。
96.在一方面中，第一垂直电压参考平面212a’可以与地参考电压(vss)相关联。在一方面中，第二垂直电压参考平面212b’可以与电源参考电压(vcc)相关联。
97.在本公开的方面中，半导体器件222的至少部分可以在第二电源平面模块210b的顶表面处通过第三、第四和第五金属层(212c、212d、212e)电耦合到封装衬底202。在一方面中，第三、第四和第五金属层(212c、212d、212e)中的每一个可以是可配置的。第三、第四和第五金属层(212c、212d、212e)中的每一个可以基于半导体封装200的功率传输要求而被配置，以减轻2.5d和/或3d堆叠的集成电路(ic)封装架的功率传输挑战。例如，第三、第四和第五金属层(212c、212d、212e)中的每一个的尺寸、宽度和/或体积可以被配置，以满足功率传输要求。
98.在本公开的方面中，基础管芯208具有在x-z平面中的截面。在一个方面中，第三、第四和第五金属层(212c、212d、212e)可以在一方向上延伸，以形成可以横切(即，在y轴上)基础管芯208的该截面的相应平面。在图2a和图2b中所示的方面中，第三、第四和第五金属层(212c、212d、212e)可以沿基础管芯208的外围在y轴上延伸。换句话说，第三、第四和第五金属层(212c、212d、212e)可以分别形成第三导电平面212c’、第四导电平面212d’和第五导电平面212e’，它们可以横切基础管芯208的该截面，由此形成第二电源平面模块210b。在一方面中，由第三金属层212c形成的平面可以包括第三电压参考平面212c’。由第四金属层212d形成的平面可以包括第四电压参考平面212d’。由第五金属层212e形成的平面可以包括第五电压参考平面212e’。
99.在本公开的方面中，第三、第四和第五金属层(212c、212d、212e)可以具有相同长度或者不同长度(在y轴上)。第三、第四和第五金属层(212c、212d、212e)可以沿基础管芯208的外围并且彼此平行地在y轴上延伸。在一个方面中，第三、第四和第五金属层(212c、212d、212e)中的每一个可以延伸基础管芯208的长度的30％到120％。例如，第三、第四和第五金属层(212c、212d、212e)中的每一个可以包括范围从5mm到20mm的长度。
100.在本公开的方面中，第三金属层212c可以包括第三小芯片侧接触焊盘214c和第三封装侧接触焊盘215c。在一方面中，第三小芯片侧接触焊盘214c可以耦合到半导体器件222。第三封装侧接触焊盘215c可以耦合到封装衬底202。第四金属层212d可以包括第四小芯片侧接触焊盘214d和第四封装侧接触焊盘215d。在一方面中，第四小芯片侧接触焊盘
214d可以耦合到半导体器件222。第四封装侧接触焊盘215d可以耦合到封装衬底202。第五金属层212e可以包括第五小芯片侧接触焊盘214e和第五封装侧接触焊盘215e。在一方面中，第五小芯片侧接触焊盘214e可以耦合到半导体器件222。第五封装侧接触焊盘215e可以耦合到封装衬底202。在图2a中所示的方面中，第三、第四和第五金属层(212c、212d、212e)中的每一个可以以垂直取向布置，使得可以在第三小芯片224c与封装衬底202之间形成最短互连路径，由此形成第二垂直电源平面模块210b。在一方面中，由第三金属层212c形成的垂直平面可以包括第三垂直电压参考平面212c’。由第四金属层212d形成的垂直平面可以包括第四垂直电压参考平面212d’。由第五金属层212e形成的垂直平面可以包括第五垂直电压参考平面212e’。
101.在本公开的方面中，第三小芯片侧接触焊盘214c和第三封装侧接触焊盘215c可以具有不同宽度(在x轴上)。第三小芯片侧接触焊盘214c可以具有第一尺寸的宽度。第三封装侧接触焊盘215c可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第三小芯片侧接触焊盘214c可以具有比第三封装侧接触焊盘215c小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
102.在本公开的方面中，第四小芯片侧接触焊盘214d和第四封装侧接触焊盘215d可以具有不同宽度(在x轴上)。第四小芯片侧接触焊盘214d可以具有第一尺寸的宽度。第四封装侧接触焊盘215d可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第四小芯片侧接触焊盘214d可以具有比第四封装侧接触焊盘215d小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
103.在本公开的方面中，第五小芯片侧接触焊盘214e和第五封装侧接触焊盘215e可以具有不同宽度(在x轴上)。第五小芯片侧接触焊盘214e可以具有第一尺寸的宽度。第五封装侧接触焊盘215e可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第五小芯片侧接触焊盘214e可以具有比第五封装侧接触焊盘215e小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
104.在本公开的方面中，第三、第四和第五金属层(212c、212d、212e)可以具有相同高度(在z轴上)。第三、第四和第五金属层(212c、212d、212e)可以包括范围从大约200μm到800μm的高度几何结构。
105.在本公开的方面中，第二电源平面模块210b可以不包括无源部件。在一个方面中，第二电源平面模块210b可以包括形成在第三金属层212c上的至少一个沟槽221a(即，凸起区段)。沟槽221a可以从第三金属层212c朝向第四金属层212d延伸。第二电源平面模块210b还可以包括形成在第五金属层212e上的至少一个沟槽221c。沟槽221c可以从第五金属层212e朝向第四金属层212d延伸。第二电源平面模块210b还可以包括形成在第四金属层212d的第一表面和第二表面上的至少一个沟槽221b。沟槽221b可以从第四金属层212d的第一表面朝向第三金属层212c延伸。沟槽221b可以从第四金属层212d的第二表面朝向第五金属层212e延伸。第二电源平面模块210b的沟槽(221a、221b、221c)可以在相邻金属层(212c、212d、212e)的沟槽之间形成交叉指型布置。沟槽(221a、221b、221c)可以通过电介质层(例
如，聚合物干膜抗蚀剂(dfr))彼此隔离。提供这样的交叉指型布置的优点可以包括电源平面与地平面之间的电感环路(inductance loop)减小。
106.在一方面中，第三垂直电压参考平面212c’可以与电源参考电压(vcc)相关联。在一方面中，第四垂直电压参考平面212d’可以与地参考电压(vss)相关联。在一方面中，第五垂直电压参考平面212e’可以与电源参考电压(vcc)相关联。换句话说，第二垂直电源平面模块210b可以包括夹在两个垂直电源参考电压平面(vcc)之间的垂直地参考电压平面(vss)。
107.在一方面中，第三金属层212c和第五金属层212e可以被配置为封装衬底202与半导体器件222之间的相应垂直电源参考电压(vcc)连接。相应电源参考电压(vcc)可以大约在0.8伏(v)与3.3v之间。例如，第三垂直电压参考平面(vcc)可以为大约0.8v，并且第五垂直电压参考平面(vcc)可以为大约1.0v。
108.在本公开的方面中，多个微凸块217可以设置在基础管芯208上。在一方面中，多个微凸块217a可以设置在第一电源平面模块210a上。在一方面中，多个微凸块217b可以设置在第二电源平面模块210b上。多个微凸块217a可以在第一电源平面模块210a与第二小芯片224b之间提供电连接。多个封装凸块217还可以在基础管芯208与第一小芯片224a之间提供电连接。多个微凸块217b还可以在第二电源平面模块210b与第三小芯片224c之间提供电连接。
109.在本公开的方面中，第一和第二电源平面模块(210a、210b)上的多个微凸块(217a、217b)的宽度可以小于相应多个封装凸块(206a、206b)的宽度。在一方面中，可以根据第一和第二电源平面模块(210a、210b)上的相应微凸块(217a、217b)的宽度对相应小芯片侧接触焊盘(214a、214b、214c、214d、214e)进行尺寸设定。在一方面中，可以根据第一和第二电源平面模块(210a、210b)的相应封装凸块(206a、206b)的宽度对相应封装侧接触焊盘(215a、215b、215c、215d、215e)进行尺寸设定。
110.在本公开的方面中，第一小芯片224a、第二小芯片224b和第三小芯片224c可以通过基础管芯208内的再分布层(rdl)219彼此通信。在一方面中，rdl 219可以包括与多个电介质层交错的多条导电迹线。在一方面中，rdl 219可以耦合到基础管芯208内的tsv 218。
111.图2b示出了根据图2a中所示的方面的半导体封装200的顶视图布局。封装衬底202可以包括周界或占用面积。基础管芯208可以包括占用面积。第一小芯片224a可以包括占用面积。第二小芯片224b可以包括占用面积。第三小芯片224c可以包括占用面积。第一电源平面模块210a可以包括占用面积。第二电源平面模块210b可以包括占用面积。在一个方面中，半导体封装200还可以包括被布置为与基础管芯208相邻并且与第二小芯片224b相邻的一个或多个附加小芯片224n。
112.在图2b中所示的方面中，基础管芯208、第一小芯片224a、第二小芯片224b、第三小芯片224c、附加小芯片224n、第一电源平面模块210a和第二电源平面模块210b的占用面积落在衬底202的周界内。
113.如上文所述，第一小芯片224a可以设置在基础管芯208上。第二小芯片224b可以部分地设置在基础管芯208上，并且可以部分地设置在第一电源平面模块210a上。第三小芯片224c可以部分地设置在基础管芯208上，并且可以部分地设置在第二电源平面模块210b上。因此，如图2b中所示，第一小芯片224a的占用面积可以落在基础管芯208的占用面积内。第
二小芯片224b的占用面积可以包括可以与基础管芯208重叠的部分以及可以与第一电源平面模块210a重叠的另一部分。第三小芯片224c的占用面积可以包括可以与基础管芯208重叠的部分以及可以与第二电源平面模块210b重叠的另一部分。与第二小芯片224b的布置类似，附加小芯片224n可以包括可以具有可以与基础管芯208重叠的部分以及可以与第一电源平面模块210a重叠的另一部分的占用面积。
114.第一电源平面模块210a可以包括第一电压参考平面212a’和第二电压参考平面212b’，它们可以在y轴上对准并且可以彼此平行。第一无源部件220a可以设置在第一电压参考平面212a’与第二电压参考平面212b’之间。第一无源部件220a可以通过第一过孔216a耦合到第一电压参考平面212a’。第一无源部件220a还可以通过第二过孔216a’耦合到第二电压参考平面212b’。在图2b中所示的方面中，可以存在设置在第一电压参考平面212a’与第二电压参考平面212b’之间的无源部件阵列。第一无源部件220a的主体长度可以沿y轴布置。
115.第二电源平面模块210b可以包括第三电压参考平面212c’、第四电压参考平面212d’和第五电压参考平面212e’，它们可以在y轴上对准并且可以彼此平行。沟槽(221b、221c)可以布置在相邻电压参考平面(212c’、212d’、212e’)之间。
116.图3示出了根据本公开的又一方面的半导体封装300的截面图。半导体封装300可以与图1a的半导体封装100和图2a的半导体封装200类似，并且可以包括如下文所述的附加变化和部件。
117.在图3中所示的方面中，半导体封装300可以包括封装衬底302。封装衬底302可以包括接触焊盘、电互连、布线和其他特征，其可以在本附图中的任一个中示出或者可以不示出，并且其是本领域技术人员已知的常规特征。部件的各种耦合可以使用常规方法，包括焊料接合、热压接合或者其他金属扩散方法。封装衬底302可以具有用于改进结构稳定性的一个或多个刚性核心层或用于减小形状因子的无核心衬底封装。在其他方面中，封装衬底302可以是支撑附加半导体封装和/或部件的较大衬底的部分。
118.在一方面中，半导体封装300可以包括多个焊料球304。封装衬底302可以通过多个焊料球304连接到母板(未示出)。多个焊料球304还可以在封装衬底302与母板之间提供电连接。在一方面中，堆叠的半导体封装300可以包括设置在封装衬底302上的多个封装凸块306。多个封装凸块306可以是受控塌陷芯片连接(c4)凸块。
119.在本公开的方面中，半导体封装300可以包括基础管芯308。基础管芯308可以是有源内插器或者无源内插器。在一方面中，基础管芯308可以设置在封装衬底302上。在一方面中，基础管芯308可以通过多个封装凸块306连接到封装衬底302。多个封装凸块306还可以在基础管芯308与封装衬底302之间提供电连接。
120.在本公开的方面中，基础管芯308可以包括至少一个穿硅过孔(tsv)318。多个封装凸块306可以在至少一个tsv 318与封装衬底302之间提供电连接。
121.在本公开的方面中，半导体封装300可以包括第一电源平面模块310a。在一方面中，第一电源平面模块310a可以包括设置在封装衬底302上的第一区段。在一方面中，第一电源平面模块310a可以通过多个封装凸块306a连接到封装衬底302。在一方面中，第一电源层模块310a还可以包括设置在母板(未示出)上的第二区段。第一电源平面模块310a可以通过多个焊球304连接到母板。在一方面中，第一电源平面模块310a可以设置在基础管芯308
的第一外围处。
122.在本公开的方面中，第一电源平面模块310a可以包括电耦合到封装衬底302和母板的多个垂直交错金属层(312c、312b、312c)。在图3中所示的方面中，第一电源平面模块310a可以包括与电介质层交错的第一金属层312a、第二金属层312b和第三金属层312c。在一方面中，第一电源平面模块310a可以包括第一模具部分313a。第一模具部分313a可以包括模制材料，例如环氧树脂聚合物、硅树脂聚合物或聚酰亚胺材料。第一模具部分313a可以具有耦合到封装衬底302的第一模具表面。第一模具部分313a可以具有耦合到半导体器件322的第二模具表面。第一模具部分313a可以具有耦合到母板的第三模具表面。在一方面中，第一、第二和第三金属层(312a、312b、312c)可以嵌入在第一模具部分313a的模制材料中。第一和第二金属层(312a、312b)可以延伸穿过第一模具部分313a的第三模具表面和第二模具表面。第三金属层312c可以延伸过第一模具部分313a的第一模具表面和第二模具表面。
123.在本公开的方面中，多个封装凸块306a可以在第一电源平面模块310a的第三金属层312c与封装衬底302之间提供电连接。
124.在本公开的方面中，多个焊料球304可以在第一电源平面模块310a的第一和第二金属层(312a、312b)与母板之间提供电连接。
125.在本公开的方面中，半导体封装300可以包括第二电源平面模块310b。在一方面中，第二电源平面模块310b可以包括设置在封装衬底302上的第一区段。在一方面中，第二电源平面模块310b可以通过多个封装凸块306b连接到封装衬底302。在一方面中，第二电源平面模块310b还可以包括设置在母板(未示出)上的第二区段。第二电源平面模块310b可以通过多个焊料球304连接到母板。在一方面中，第二电源平面模块310b可以设置在基础管芯308的第二外围处。
126.在本公开的方面中，第二电源平面模块310b可以包括电耦合到封装衬底302和母板的多个垂直交错金属层(312d、312e、312f)。在图3中所示的方面中，第二电源平面模块310b可以包括与电介质层交错的第四金属层312d、第五金属层312e和第六金属层312f。在一方面中，第二电源平面模块310b可以包括第二模具部分313b。第二模具部分313b可以包括模制材料，例如环氧树脂聚合物、硅树脂聚合物或聚酰亚胺材料。第二模具部分313b可以具有耦合到封装衬底302的第一模具表面。第二模具部分313b可以具有耦合到半导体器件322的第二模具表面。第二模具部分313b可以具有耦合到母板的第三模具表面。在一方面中，第四、第五和第六金属层(312d、312e、312f)可以嵌入在第二模具部分313b的模制材料中。第四金属层312d可以延伸穿过第二模具部分313b的第一模具表面和第二模具表面。第五和第六金属层(312e、312f)可以延伸穿过第二模具部分313b的第二模具表面和第三模具表面。
127.在本公开的方面中，多个封装凸块306b可以在第二电源平面模块310b的第四金属层312d与封装衬底302之间提供电连接。
128.在本公开的方面中，多个焊料球304可以在第二电源平面模块310b的第五和第六金属层(312e、312f)与母板之间提供电连接。
129.在本公开的方面中，半导体封装300可以包括半导体器件322。在一方面中，半导体器件322可以由任何合适的半导体(例如，硅或者砷化镓)制成。半导体器件322可以是半导
体管芯、芯片或者小芯片组，例如，片上系统(soc)、中央处理单元(cpu)、平台控制器集线器(pch)/小芯片、存储器器件、现场可编程门阵列(fpga)器件、或图形处理单元(gpu)。在图3中所示的方面中，半导体器件322可以是一组三个小芯片(324a、324b、324c)。在一个方面中，第一小芯片324a可以包括cpu，第二小芯片324b可以包括pch，并且第三小芯片324c可以包括gpu。
130.在本公开的方面中，半导体器件322可以至少部分地设置在基础管芯308上。半导体器件322还可以至少部分地设置在第一电源平面模块310a上。半导体器件322还可以至少部分地设置在第二电源平面模块310b上。在一方面中，半导体器件322可以具有设置在基础管芯308上的第一区段。半导体器件322可以具有设置在第一电源平面模块310a上的第二区段。半导体器件322还可以具有设置在第二电源平面模块310b上的第三区段。在图3中所示的方面中，半导体器件322的第一小芯片324a可以设置在基础管芯308上。半导体器件322的第二小芯片324b可以部分地设置在基础管芯308上，并且可以部分地设置在第一电源平面模块310a上。半导体器件322的第三小芯片324c可以部分地设置在基础管芯308上，并且可以部分地设置在第二电源平面模块310b上。
131.在本公开的方面中，半导体器件322的至少部分可以通过至少一个tsv318电耦合到封装衬底302。
132.在本公开的方面中，半导体器件322的至少部分可以通过第一和第二金属层(312a、312b)电耦合到母板，并且半导体器件322的至少另一部分可以通过第三金属层312c电耦合到封装衬底302。在一方面中，第一、第二和第三金属层(312a、312b、312c)中的每一个可以是可配置的。第一、第二和第三金属层(312a、312b、312c)中的每一个可以基于半导体封装300的功率传输而被配置，以减轻2.5d和/或3d堆叠的集成电路(ic)封装架构的功率传输挑战。例如，可以配置第一、第二和第三金属层(312a、312b、312c)中的每一个的尺寸、宽度和/或体积，以满足功率传输要求。
133.在本公开的方面中，基础管芯308具有在x-z平面中的截面。在一个方面中，第一、第二和第三金属层(312a、312b、312c)可以在一方向上延伸，以形成可以横切(即，在y轴上)基础管芯308的该截面的相应平面。在图3中所示的方面中，第一、第二和第三金属层(312a、312b、312c)可以沿基础管芯308的外围在y轴上延伸。换句话说，第一、第二和第三金属层(312a、312b、312c)可以分别形成第一导电平面、第二导电平面和第三导电平面，它们可以横切基础管芯308的该截面，由此形成第一电源平面模块310a。在一方面中，由第一金属层312a形成的平面可以包括第一电压参考平面。由第二金属层312b形成的平面可以包括第二电压参考平面。由第三金属层312c形成的平面可以包括第三电压参考平面。
134.在本公开的方面中，第一、第二和第三金属层(312a、312b、312c)可以具有相同长度或者不同长度(在y轴上)。第一、第二和第三金属层(312a、312b、312c)可以沿基础管芯308的外围并且彼此平行地在y轴上延伸。在一个方面中，第一、第二和第三金属层(312a、312b、312c)中的每一个可以延伸基础管芯308的长度的30％到120％。例如，第一、第二和第三金属层(312a、312b、312c)中的每一个可以包括范围从5mm到20mm的长度。
135.在本公开的方面中，第一金属层312a可以包括第一小芯片侧接触焊盘314a和第一母板侧接触焊盘315a。在一方面中，第一小芯片侧接触焊盘314a可以耦合到半导体器件322。第一母板侧接触焊盘315a可以耦合到母板。类似地，第二金属层312b可以包括第二小
芯片侧接触焊盘314b和第二母板侧接触焊盘315b。在一方面中，第二小芯片侧接触焊盘314b可以耦合到半导体器件322。第二母板侧接触焊盘315b可以耦合到母板。第三金属层312c可以包括第三小芯片侧接触焊盘314c和第三封装侧接触焊盘315c。在一方面中，第三小芯片侧接触焊盘314c可以耦合到半导体器件322。第三封装侧接触焊盘315c可以耦合到封装衬底302。在图3中所示的方面中，第一、第二和第三金属层(312a、312b、312c)中的每一个可以以垂直取向布置，使得在第二小芯片224b与封装衬底302或母板之间形成最短互连路径，由此形成第一垂直电源平面模块310a。在一方面中，由第一金属层312a形成的垂直平面可以包括第一垂直电压参考平面。由第二金属层312b形成的垂直平面可以包括第二垂直电压参考平面。由第三金属层312c形成的垂直平面可以包括第三垂直电压参考平面。
136.本公开的优点可以包括通过外围垂直电源平面模块的改进的imax容量(器件可靠性)。与具有受限几何结构的分立圆柱形互连(例如，穿过基础管芯或硅内插器的穿模过孔(tmv)或穿硅过孔(tsv))相比，可以通过增大的互连体积(即，小芯片与封装衬底之间的垂直平面互连构造)来实现减小的互连电阻。
137.将外围电源平面模块布置为在封装衬底之上延伸、直接耦合到母板或印刷电路板的另一优点可以包括小芯片与母板之间的较短的功率传输路径。在一方面中，第二和第三小芯片(324b、324c)的占用面积的部分可以在基础管芯308和封装衬底302两者的占用面积之上延伸，以允许封装衬底和基础管芯小型化。
138.在本公开的方面中，第一小芯片侧接触焊盘314a和第一母板侧接触焊盘315a可以具有不同宽度(在x轴上)。第一小芯片侧接触焊盘314a可以具有第一尺寸的宽度。第一母板侧接触焊盘315a可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第一小芯片侧接触焊盘314a可以具有比第一母板侧接触焊盘315a小的宽度。第一尺寸可以包括范围在大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的2.5倍的宽度几何结构。
139.在本公开的方面中，第二小芯片侧接触焊盘314b和第二母板侧接触焊盘315b可以具有不同宽度(在x轴上)。第二小芯片侧接触焊盘314b可以具有第一尺寸的宽度。第二母板侧接触焊盘315b可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第二小芯片侧接触焊盘314b可以具有比第二母板侧接触焊盘315b小的宽度。第一尺寸可以包括范围在大约20在括到100括。的宽度几何结构。第二尺寸可以包括至少是第一尺寸的2.5倍的宽度几结构。
140.在本公开的方面中，第三小芯片侧接触焊盘314c和第三封装侧接触焊盘315c可以具有不同宽度(在x轴上)。第三小芯片侧接触焊盘314c可以具有第一尺寸的宽度。第三封装侧接触焊盘315c可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第三小芯片侧接触焊盘314c可以具有比第三封装侧接触焊盘315c小的宽度。第一尺寸可以包括范围在大约20在括到100括。的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
141.在本公开的方面中，第一金属层312a和第二金属层312b可以具有相同高度(在z轴上)。第一和第二金属层(312a、312b)可以包括范围在大约700μm到1800μm的高度几何结构。由于封装衬底302和封装凸块306a的高度，第三金属层312c可以具有比第一和第二金属层(312a、312b)的高度矮的高度。
142.在本公开的方面中，可以在第一金属层312a上形成第一过孔316a。可以在第二金属层312b上形成第二过孔316a’，并且第二过孔316a’可以与第一过孔316a相对。可以在第一金属层312a上形成第三过孔316b。可以在第二金属层312b上形成第四过孔316b’，并且第四过孔316b’可以与第三过孔316b相对。可以在第二金属层312b上形成第五过孔316c。可以在第三金属层312c上形成第六过孔316c’，并且第六过孔316c’可以与第五过孔316c相对。
143.在一方面中，第一无源部件320a可以设置在第一与第二金属层(312a、312b)之间。在一方面中，第二无源部件320b可以设置在第一与第二金属层(312a、312b)之间。在一方面中，第三无源部件320c可以设置在第二与第三金属层(312b、312c)之间。第一、第二和第三无源部件(320a、320b、320c)可以包括电容器(例如，硅电容器或陶瓷电容器(例如，多层陶瓷电容器(mlcc))、电阻器、二极管或电感器。在一方面中，第一、第二和第三无源部件(320a、320b、320c)可以用于改进半导体封装300的功率完整性。在一方面中，第一、第二和第三无源部件(320a、320b、320c)的主体长度可以沿y轴布置，以实现现小型化或者低z轮廓的垂直电源平面模块。在一方面中，第一无源部件320a的第一端子可以通过第一过孔316a电耦合到第一金属层312a。第一无源部件320a的第二端子可以通过第二过孔316a’电耦合到第二金属层312b。换句话说，第一无源部件320a可以分别通过第一和第二过孔(316a、316a’)耦合到第一垂直电压参考平面，并且还可以耦合到第二垂直电压参考平面。在一方面中，第二无源部件320b的第一端子可以通过第四过孔316b’电耦合到第二金属层312b。第二无源部件320b的第二端子可以通过第三过孔316b电耦合到第一金属层312a。换句话说，第二无源部件320b可以分别通过第三和第四过孔(316b、316b’)耦合到第一垂直电压参考平面，并且还可以耦合到第二垂直电压参考平面。在一方面中，第三无源部件320c的第一端子可以通过第五过孔316c电耦合到第二金属层312b。第三无源部件320c的第二端子可以通过第六过孔316c’电耦合到第三金属层312c。换句话说，第三无源部件320c可以分别通过第五和第六过孔(316c、316c’)耦合到第二垂直电压参考平面，并且还可以耦合到第三垂直电压参考平面。这可以引起ac噪声的下降，因为解耦无源部件接近到半导体器件300可以降低电源引起的抖动，这可以带来电性能的改进。
144.在一方面中，第一垂直电压参考平面可以与地参考电压(vss)相关联。在一方面中，第二垂直电压参考平面可以与电源参考电压(vcc)相关联。在一方面中，第三垂直电压参考平面可以与地参考电压(vss)相关联。
145.在本公开的方面中，半导体器件322的至少部分可以通过第五和第六金属层(312e、312f)电耦合到母板，并且半导体器件322的至少另一部分可以通过第四金属层312d电耦合到封装衬底302。在一方面中，第四、第五和第六金属层(312d、312e、312f)中的每一个可以是可配置的。第四、第五和第六金属层(312d、312e、312f)中的每一个可以基于半导体封装300的功率传输要求而被配置，以减轻2.5d和/或3d堆叠的集成电路(ic)封装架构的功率传输挑战。例如，可以配置第四、第五和第六金属层(312d、312e、312f)中的每一个的尺寸、宽度和/或体积，以满足功率传输要求。
146.在本公开的方面中，基础管芯308具有在x-z平面中的截面。在一个方面中，第四、第五和第六金属层(312d、312e、312f)可以沿一方向延伸，以形成可以横切(即，在y轴上)基础管芯308的该截面的相应平面。在图3中所示的方面中，第四、第五和第六金属层(312d、312e、312f)可以沿基础管芯308的外围在y轴上延伸。换句话说，第四、第五和第六金属层
(312d、312e、312f)可以分别形成第四导电平面、第五导电平面和第六三导电平面，它们可以横切基础管芯308的该截面，由此形成第二电源平面模块310b。在一方面中，由第四金属层312d形成的平面可以包括第四电压参考平面。由第五金属层312e形成的平面可以包括第五电压参考平面。由第六金属层312f形成的平面可以包括第六电压参考平面。
147.在本公开的方面中，第四、第五和第六金属层(312d、312e、312f)可以具有相同长度或者不同长度(在y轴上)。第四、第五和第六金属层(312d、312e、312f)可以沿基础管芯308的外围并且彼此平行地在y轴上延伸。在一个方面中，第四、第五和第六金属层(312d、312e、312f)中的每一个可以延伸基础管芯308的长度的30％到120％。例如，第四、第五和第六金属层(312d、312e、312f)中的每一个可以包括范围从5mm到20mm的长度。
148.在本公开的方面中，第四金属层312d可以包括第四小芯片侧接触焊盘314d和第四封装侧接触焊盘315d。在一方面中，第四小芯片侧接触焊盘314d可以耦合到半导体器件322。第四封装侧接触焊盘315d可以耦合到封装衬底302。第五金属层312e可以包括第五小芯片侧接触焊盘314e和第五母板侧接触焊盘315e。在一方面中，第五小芯片侧接触焊盘314e可以耦合到半导体器件322。第五母板侧接触焊盘315e可以耦合到母板。第六金属层312f可以包括第六小芯片侧接触焊盘314f和第六母板侧接触焊盘315f。在一方面中，第六小芯片侧接触焊盘314f可以耦合到半导体器件322。第六母板侧接触焊盘315f可以耦合到母板。在图3中所示的方面中，第四、第五和第六金属层(312d、312e、312f)中的每一个可以以垂直取向布置，使得在第三小芯片224c与封装衬底302或母板之间形成最短互连路径，由此形成第二垂直电源平面模块310b。在一方面中，由第四金属层312d形成的垂直平面可以包括第四垂直电压参考平面。由第五金属层312e形成的垂直平面可以包括第五垂直电压参考平面。由第六金属层312f形成的垂直平面可以包括第六垂直电压参考平面。
149.在本公开的方面中，第四小芯片侧接触焊盘314d和第四封装侧接触焊盘315d可以具有不同宽度(在x轴上)。第四小芯片侧接触焊盘314d可以具有第一尺寸的宽度。第四封装侧接触焊盘315d可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第四小芯片侧接触焊盘314d可以具有比第四封装侧接触焊盘315d小的宽度。第一尺寸可以包括范围从大约20大约到100约约的宽度几何结构。第二尺寸可以包括至少是第一尺寸的1.5倍的宽度几何结构。
150.在本公开的方面中，第五小芯片侧接触焊盘314e和第五母板侧接触焊盘315e可以具有不同宽度(在x轴上)。第五小芯片侧接触焊盘314e可以具有第一尺寸的宽度。第五母板侧接触焊盘315e可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第五小芯片侧接触焊盘314e可以具有比第五母板侧接触焊盘315e小的宽度。第一尺寸可以包括范围从大约20μm到100μm的宽度几何结构。第二尺寸可以包括至少是第一尺寸的2.5倍的宽度几何结构。
151.在本公开的方面中，第六小芯片侧接触焊盘314f和第六母板侧接触焊盘315f可以具有不同宽度(在x轴上)。第六小芯片侧接触焊盘314f可以具有第一尺寸的宽度。第六母板侧接触焊盘315f可以具有第二尺寸的宽度。在一方面中，第二尺寸可以大于第一尺寸。换句话说，第六小芯片侧接触焊盘314f可以具有比第六母板侧接触焊盘315f小的宽度。第一尺寸可以包括范围从大约20μm到100μm的范围内的宽度几何结构。第二尺寸可以包括至少是第一尺寸的2.5倍的宽度几何结构。
152.在本公开的方面中，第五金属层312e和第六金属层312f可以具有相同高度(在z轴上)。第五和第六金属层(312e、312f)可以包括范围从大约700包括到1800括第的高度几何结构。由于封装衬底302和封装凸块306b的高度，第四金属层312d可以具有比第五和第六金属层(312e、312f)的高度矮的高度。
153.在本公开的方面中，可以在第四金属层312d上形成第七过孔316d。可以在第五金属层312e的第一表面上形成第八过孔316e。可以在第五金属层312e的第二表面上形成第九过孔316f。可以在第六金属层312f上形成第十过孔316g。在一方面中，第四无源部件320d可以设置在第四与第五金属层(312d、312e)之间。第五无源部件320e可以设置在第五与第六金属层(312e、312f)之间。第四和第五无源部件(320d、320e)可以包括电容器(例如，硅电容器或陶瓷电容器(例如，多层陶瓷电容器(mlcc))、电阻器、二极管或电感器。在图3中所示的方面中，第四和第五无源部件(320d、320e)的主体长度可以沿z轴布置。在一方面中，第四无源部件320d的第一端子可以通过第七过孔316d电耦合到第四金属层312d。第四无源部件320d的第二端子可以通过第八过孔316e电耦合到第五金属层312e。换句话说，第四无源部件320d可以分别通过第七和第八过孔(316d、316e)耦合到第四垂直电压参考平面，并且还可以耦合到第五垂直电压参考平面。在一方面中，第五无源部件320e的第一端子可以通过第九过孔316f电耦合到第五金属层312e。第五无源部件320e的第二端子可以通过第十过孔316g电耦合到第六金属层312f。换句话说，第五无源部件320e可以分别通过第九和第十过孔(316f、316g)耦合到第五垂直电压参考平面，并且还可以耦合到第六垂直电压参考平面。这可以引起ac噪声的下降，因为解耦无源部件接近到半导体器件300可以降低电源引起的抖动，这可以带来电性能的改进。
154.在一方面中，第四垂直电压参考平面可以与地参考电压(vss)相关联。在一方面中，第五垂直电压参考平面可以与电源参考电压(vcc)相关联。在一方面中，第六垂直电压参考平面可以与地参考电压(vss)相关联。
155.在本公开的方面中，多个微凸块317可以设置在基础管芯308上。在一方面中，多个微凸块317a可以设置在第一电源平面模块310a上。在一方面中，多个微凸块317b可以设置在第二电源平面模块310b上。多个微凸块317a可以在第一电源平面模块310a与第二小芯片324b之间提供电连接。多个封装凸块317还可以在基础管芯308与第一小芯片324a之间提供电连接。多个微凸块317b还可以在第二电源平面模块310b与第三小芯片324c之间提供电连接。
156.在本公开的方面中，第一和第二电源平面模块(310a、310b)上的多个微凸块(317a、317b)的宽度可以小于相应多个封装凸块(306a、306b)的宽度。在一方面中，可以根据第一和第二电源平面模块(310a、310b)上的相应微凸块(317a、317b)的宽度对相应小芯片侧接触焊盘(314a、314b、314c、314d、314e、314f)进行尺寸设定。在一方面中，可以根据第一和第二电源平面模块(310a、310b)的相应封装凸块(306a、306b)的宽度对相应封装侧接触焊盘(315c、315d)进行尺寸设定。在一方面中，可以根据第一和第二电源平面模块(310a、310b)的相应焊料球304的宽度对相应母板侧接触焊盘(315a、315b、315e、315f)进行尺寸设定。
157.在本公开的方面中，第一小芯片324a、第二小芯片324b和第三小芯片324c可以通过基础管芯308内的再分布层(rdl)319彼此通信。在一方面中，rdl 319可以包括与多个电
介质层交错的多条导电迹线。在一方面中，rdl 319可以耦合到基础管芯308内的tsv 318。
158.图4a至图4p示出了涉及根据与本公开的图1a中所示的方面大体类似的方面的用于形成半导体封装的示例性简化工艺流程的截面图和顶视图。
159.图4a示出了载体430和第一模具层431a的截面图。该截面图是沿图4b的a-a’线截取的。可以通过常规技术(例如但不限于压缩、转移或注入模制工艺)在载体430上形成第一模具层431a。
160.图4b示出了在该操作中形成的载体430和第一模具层431a的顶视图，其可以示出第一模具层431a的实心平面。
161.图4c示出了第一金属层412a的形成的截面图。该截面图是沿图4d的a-a’线截取的。可以通过常规技术(例如但不限于层压或镀覆工艺)在第一模具层431a上形成第一金属层412a。在一个方面中，第一金属层412a可以是铜。
162.图4d示出了在该操作中形成的第一金属层412a的顶视图，其可以示出第一金属层412a的实心平面。
163.图4e示出了第二模具层431b以及第二模具层431b中的第一模具开口440a的形成截面图。该截面图是沿图4f的a-a’线截取的。可以通过常规技术(例如但不限于压缩、注入模制或旋涂工艺)在第一金属层412a的部分上形成第二模具层431b。在一个方面中，第一模具开口440a可以通过激光钻孔形成。
164.图4f示出了在该操作中形成的第二模具层431b和第一模具开口440a的顶视图。在一个方面中，可以形成多个模具开口。
165.图4g示出了第一沟槽421a和第一过孔416a的形成的截面图。该截面图是沿图4h的a-a’线截取的。可以通过常规技术(例如但不限于电镀工艺)在第一金属层412a的未被第一模具层431a覆盖的部分上形成第一沟槽421a。可以通过常规技术(例如但不限于电镀工艺)在第一模具层431a上的模具开口440中形成第一过孔416a。在一个方面中，第一沟槽421a和第一过孔416a可以是铜。
166.图4h示出了在该操作中形成的第二模具层431b、第一沟槽421a和第一过孔416a。在一个方面中，可以形成多个过孔。
167.图4i示出了第一无源部件420a的形成的截面图。该截面图是沿图4j的a-a’线截取的。第一无源部件420a可以设置在第二模具层431b上。第一无源部件420a的第一端子可以通过常规技术(例如但不限于热压接合或焊料回流工艺)耦合到第一过孔416a
168.图4j示出了在该操作中形成的第一无源部件420a的顶视图。在一个方面中，可以形多个无源部件。
169.图4k示出了第三模具层431c以及第三模具层431c中的第二模具开口440b的形成的截面图。该截面图是沿图4l的a-a’线截取的。可以通过常规技术(例如但不限于压缩、注入模制或旋涂工艺)在第一沟槽421a和第一无源部件420a上形成第三模具层431c。在一个方面中，第二模具开口440b可以通过蚀刻或激光钻孔形成。
170.图4l示出了在该操作中形成的第三模具层431c和第二模具开口440b的顶视图。第一无源部件420a的第二端子可以通过第二模具开口440b暴露。在一个方面中，可以形成多个模具开口。
171.图4m示出了第二沟槽421b和第二过孔416b的形成的截面图。该截面图是沿图4n的
a-a’线截取的。可以通过常规技术(例如但不限于电镀工艺)在第二模具层431b的部分上形成第二沟槽421b。可以通过常规技术(例如但不限于电镀工艺)在第二模具开口440b中形成第二过孔416b。然后，通过常规技术(例如，但不限于电镀和抛光工艺)在第二沟槽421b、第三模具层431c和第二过孔416b上形成第二金属层412b。
172.图4n示出了可以包括在该操作中形成的第二金属层412b的构建面板的顶视图，其可以示出第二金属层412b的实心平面。然后，可以实行切割工艺(未示出)以将该面板分割为单片的电源平面模块快。切割工艺可以包括机械或激光分割。
173.图4o示出了在封装衬底402上设置第一电源平面模块410a和第二电源平面模块410b。在切割之后，可以首先使第一电源平面模块410a和第二电源平面模块410b旋转，使得第一和第二金属层(412a、412b)可以在设置在封装衬底402上之后形成相应垂直电压参考平面。封装衬底402可以包括接触焊盘、电互连、布线和其他特征，其可以或可以不在本附图中的任一个中示出，并且其是本领域技术人员已知的常规特征。封装衬底还可以包括预先形成的焊料球404和封装凸块406。基础管芯408可以通过封装凸块406耦合到封装衬底402。基础管芯408可以包括其中的预先形成的tsv和rdl。第一和第二电源平面模块(410a、410b)可以经由常规技术(例如但不限于热压接合或回流工艺)通过封装凸块406耦合到封装衬底。第一和第二电源平面模块(410a、410b)可以布置在基础管芯408的外围处。
174.图4p示出了根据本公开的一个方面的通过常规技术(例如但不限于热压接合或回流工艺)将半导体器件422附接到基础管芯408、第一电源平面模块410a和第二电源平面模块410b上，以获得半导体封装400。
175.应当理解，上述与图4a到至图p相关的示例性工艺不限于该特定顺序。可以使用任何合适的、修改的操作顺序。
176.本公开的方面可以使用任何合适的硬件和/或软件来实施到系统中。图5示意性地示出了根据一些方面的可以包括如本文中所述的半导体封装的计算设备500。计算设备500可以容纳板，例如母板502。母板502可以包括多个部件，包括但不限于处理器504和至少一个通信芯片506。可以具有根据本公开的半导体封装的处理器504可以物理地和电气地耦合到母板502。在一些实施方式中，至少一个通信芯片506也可以物理地和电气地耦合到母板502。在其他实施方式中，通信芯片506可以是处理器或封装504的部分。
177.取决于其应用，计算设备500可以包括可以或可以不物理地和电气地耦合到母板502的其他部件。这些其他部件可以包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)设备、罗盘、盖革计数器、加速计、陀螺仪、扬声器、相机、以及大容量存储设备(例如，硬盘驱动器、光盘(cd)、数字多功能盘(dvd)等等)。在另一方面中，计算设备500的处理器504可以与如本文所描述的外围垂直电源平面模块一起封装在半导体封装中，和/或其他半导体器件可以与如本文所描述的外围垂直电源平面模块一起封装在半导体封装中。
178.通信芯片506可以实现用于向和从计算设备500传递数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，尽管在一些方面它们可能不包含。通信芯片506可以实施多种无线标准或协议中的任何一种，
包括但不限于电气和电子工程师协会(ieee)标准，包括wi-fi(ieee 502.11族)、ieee 502.16标准(例如，ieee 502.16-2005修订)、长期演进(lte)项目以及任何修订、更新和/或修正(例如，高级lte项目、超移动宽带(umb)项目(也被称为“3gpp2”)等)。ieee 502.16兼容的bwa网络一般地被称为wimax网络，即代表全球微波接入互通的首字母缩写词，它是通过ieee502.16标准的一致性和互通性测试的产品的认证标志。
179.通信芯片506还可以根据全球移动通信系统(gsm)、通用分组无线业务(gprs)、通用移动电信系统(umts)、高速分组接入(hspa)、演进hspa(e-hspa)或lte网络来操作。通信芯片506可以根据gsm演进的增强型数据(edge)、gsm edge无线接入网(geran)、通用陆地无线接入网(utran)或演进型utran(e-utran)来操作。通信芯片506可以根据码分多址(cdma)、时分多址(tdma)、数字增强无绳电信(dect)、演进数据优化(ev-do)、其派生物以及被指定为3g、4g、5g及以上的任何其他无线协议来操作。在其他方面中，通信芯片506可以根据其他无线协议来操作。
180.计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片506可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do等的较长距离无线通信。
181.在各种实施方式中，计算设备500可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录器。在一方面中，计算设备500可以是移动计算设备。在其他实施方式中，计算设备500可以是处理数据的任何其他电子设备。
182.图6示出了示出根据本公开的方面的形成半导体封装的方法600的流程图。
183.如图6中所示，在操作602处，形成半导体封装的方法600可以包括形成封装衬底。
184.在操作604处，该方法可以包括在封装衬底上形成基础管芯。
185.在操作606处，该方法可以包括在基础管芯的外围处形成电源平面模块。电源平面模块可以包括顶表面和底表面以及在底表面处电耦合到封装衬底的至少一个垂直交错金属层。
186.在操作608处，该方法可以包括形成包括设置在基础管芯上的第一区段和设置在电源平面模块上的第二区段的半导体器件，其中，半导体器件的第二区段在电源平面模块的顶表面处电耦合到至少一个垂直交错金属层。
187.应当理解，上述与图6相关的以上操作不限于该特定顺序。可以使用任何合适的、修改的操作顺序。
188.示例
189.示例1可以包括一种半导体封装，半导体封装包括：封装衬底；基础管芯，基础管芯在封装衬底上并且电耦合到封装衬底；至少一个电源平面模块，至少一个电源平面模块在基础管芯的外围处位于封装衬底上，电源平面模块包括：顶表面和底表面；以及至少一个垂直交错金属层，至少一个垂直交错金属层在底表面处电耦合到封装衬底；以及半导体器件，半导体器件包括设置在基础管芯上的第一区段和设置在电源平面模块上的第二区段，其中，半导体器件的第二区段在电源平面模块的顶表面处电耦合到至少一个垂直交错金属层。
190.示例2可以包括示例1和/或本文公开的任何其他示例的半导体封装，其中，至少一个垂直交错金属层还可以包括多个交错金属层，多个交错金属层中的每一个还可以包括：耦合到半导体器件的顶部部分；以及耦合到封装衬底的底部部分，其中，底部部分具有大于顶部部分的宽度的宽度。
191.示例3可以包括示例2和/或本文公开的任何其他示例的半导体封装，其中，底部部分的宽度可以是顶部部分的宽度的至少1.5倍。
192.示例4可以包括示例2和/或本文公开的任何其他示例的半导体封装，其中，多个交错金属层还可以包括至少一个地参考电压平面和至少一个电源参考电压平面。
193.示例5可以包括示例2和/或本文公开的任何其他示例的半导体封装，其中，电源平面模块还可以包括至少一个无源部件。
194.示例6可以包括示例5和/或本文公开的任何其他示例的半导体封装，其中，无源部件可以电耦合到多个交错金属层中的至少一个金属层。
195.示例7可以包括示例5和/或本文公开的任何其他示例的半导体封装，其中，无源部件可以包括多层陶瓷电容器和/或硅电容器。
196.示例8可以包括示例1和/或本文公开的任何其他示例的半导体封装，其中，电源平面模块还可以包括在多个交错金属层中的一个或多个金属层上的多个沟槽。
197.示例9可以包括示例8和/或本文公开的任何其他示例的半导体封装，其中，多个沟槽可以通过电介质层隔离。
198.示例10可以包括示例8和/或本文公开的任何其他示例的半导体封装，其中，多个沟槽可以以交叉指型布置来布置。
199.示例11可以包括示例1和/或本文公开的任何其他示例的半导体封装，其中，多个交错金属层可以通过电介质层隔离。
200.示例12可以包括示例1和/或本文公开的任何其他示例的半导体封装，其中，地参考电压平面和电源参考电压平面可以彼此平行。
201.示例13可以包括示例1和/或本文公开的任何其他示例的半导体封装，其中，电源平面模块还可以包括在基础管芯的外围处的具有设置在封装衬底上的第一底部部分的第一区段，以及在封装衬底的外围处的具有设置在母板上的第二底部部分的第二区段。
202.示例14可以包括一种计算设备，计算设备包括：电路板；以及耦合到电路板的半导体封装，其中，半导体封装可以包括：封装衬底；基础管芯，基础管芯在封装衬底上并且电耦合到封装衬底；至少一个电源平面模块，至少一个电源平面模块在基础管芯的外围处位于封装衬底上，电源平面模块包括：顶表面和底表面；以及至少一个垂直交错金属层，至少一个垂直交错金属层在底表面处电耦合到封装衬底；以及半导体器件，半导体器件包括设置在基础管芯上的第一区段和设置在电源平面模块上的第二区段，其中，半导体器件的第二区段在电源平面模块的顶表面处电耦合到至少一个垂直交错金属层。
203.示例15可以包括示例14和/或本文公开的任何其他示例的计算设备，其中，至少一个垂直交错金属层还可以包括多个交错金属层，多个交错金属层中的每一个还可以包括：耦合到半导体器件的顶部部分；以及耦合到封装衬底的底部部分，其中，底部部分具有大于顶部部分的宽度的宽度。
204.示例16可以包括一种方法，该方法包括：形成封装衬底；在封装衬底上形成基础管
芯；在基础管芯的外围处形成电源平面模块，电源平面模块可以包括：顶表面和底表面；以及至少一个垂直交错金属层，至少一个垂直交错金属层在底表面处电耦合到封装衬底；形成半导体器件，半导体器件包括设置在基础管芯上的第一区段和设置在电源平面模块上的第二区段，其中，半导体器件的第二区段在电源平面模块的顶表面处电耦合到至少一个垂直交错金属层。
205.示例17可以包括示例16和/或本文公开的任何其他示例的方法，其中，至少一个垂直交错金属层还可以包括多个交错金属层，多个交错金属层中的每一个还可以包括：耦合到半导体器件的顶部部分；以及耦合到封装衬底的底部部分，其中，底部部分具有大于顶部部分的宽度的宽度。
206.示例18可以包括示例16和/或本文公开的任何其他示例的方法，还包括将至少一个无源部件耦合到多个交错金属层。
207.示例19可以包括示例16和/或本文公开的任何其他示例的方法，还包括将多个沟槽耦合到多个交错金属层中的一个或多个金属层。
208.示例20可以包括示例19和/或本文公开的任何其他示例的方法，还包括以交叉指型布置来布置沟槽。
209.术语“包括(comprising)”应被理解为具有与术语“包括(including)”类似的广义含义，并且应被理解为暗示包括陈述的整体(integer)或操作或整体或操作的群组，但不排除任何其他整体或操作或整体或操作的群组。该定义也适用于术语“包括(comprising)”的变体，例如“包括(comprise)”和“包括(comprises)”。
210.本文所用的术语“耦合”(或“连接”)可以被理解为电耦合或机械耦合，例如附接或固定或安装，或者仅接触而没有任何固定，并且将理解的是，可以提供直接耦合和间接耦合(换句话说，耦合而没有直接接触)两者。
211.尽管已经参考具体方面特别地示出和描述了本公开，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本公开的范围的情况下，可以在形式和细节上对其进行各种改变。因此，本公开的范围由所附权利要求书指示，并且因此旨在涵盖落入权利要求的等同物的含义和范围内的所有改变。