存储单元结构、存储阵列结构及其制备方法与流程

1.本技术属于存储技术领域，具体涉及一种存储单元结构、存储阵列结构及其制备方法。


背景技术：

2.传统的铁电存储单元一般采用pzt(锆钛酸铅)材料，这种材料含有重金属离子，与传统的cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)平面集成工艺兼容较差，有污染生产线的风险。
3.同时，现有的铁电存储单元中一般采用后段电容的做法，即在金属层与金属层之间制备电容，这种做法存在如下问题：1.如果后段采用铝制程工艺，因为铝的熔点比较低，退火温度不能高于420℃，退火温度无法达到电容所需的最佳退火温度；2.如果后段采用铜制程工艺，由于铜属于重金属元素，会对电容造成可靠性风险。


技术实现要素：

4.基于此，有必要针对上述背景技术中的问题，提供一种能够解决上述问题的存储单元结构、存储阵列结构及其制备方法。
5.本技术的一方面提供一种存储单元结构，包括：
6.选择开关晶体管，位于基底上；
7.平面电容，包括下电极、电容介质层及上电极；其中，所述下电极位于所述选择开关晶体管的上方，与所述选择开关晶体管的源极电连接，且与所述选择开关晶体管具有间距；所述电容介质层位于所述下电极的上表面；所述上电极位于所述电容介质层的上表面；
8.板线，位于所述平面电容的上方，与所述上电极电连接，且与所述上电极具有间距；
9.位线，与所述选择开关晶体管的漏极电连接，且位于所述板线的上方。
10.上述实施例中的存储单元结构中，通过将平面电容设置于板线与选择开关晶体管之间，可以在形成后段金属层前对平面电容进行退火处理，退火温度不会受后段金属制程工艺的制约，具有较为灵活的退火温度，退火温度可以达到450℃～700℃之间，可以使得存储单元结构的制备工艺与传统的cmos平面集成工艺相兼容，并确保存储单元结构具有较好的可靠性；同时上述实施例中的存储单元结构采用堆叠结构，平面电容不占用有源区的面积，极大地提高了集成度，减少了互连电阻。
11.在其中一个实施例中，所述电容介质层包括锆掺杂氧化铪薄膜层；所述电容介质层中锆、铪及氧的摩尔比为0.3:0.3:0.5～0.7:0.7:1.5。
12.在其中一个实施例中，所述电容介质层的厚度包括6nm～10nm。
13.在其中一个实施例中，所述存储单元结构还包括：
14.第一介质层，位于所述平面电容与所述基底之间，且覆盖所述选择开关晶体管；
15.第一导电插塞，位于所述第一介质层内，所述第一导电插塞的顶部与所述平面电
容的所述下电极相接触，所述第一导电插塞的底部与所述选择开关晶体管的源极电连接；
16.第二介质层，位于所述第一介质层与所述板线之间，且覆盖所述平面电容；
17.第二导电插塞，位于所述第二介质层内，所述第二导电插塞的底部与所述平面电容的所述上电极相接触，所述第二导电插塞的顶部与所述板线相接触；
18.第三导电插塞，位于所述第一介质层及所述第二介质层内，所述第三导电插塞的底部与所述选择开关晶体管的漏极电连接；
19.第三介质层，位于所述第二介质层与所述位线之间，且覆盖所述板线；
20.第四导电插塞，位于所述第三介质层内，所述第四导电插塞的底部与所述第三导电插塞电连接，所述第四导电插塞的顶部与所述位线相接触。
21.在其中一个实施例中，所述第一介质层的厚度为700nm～900nm。
22.在其中一个实施例中，还包括金属硅化物，位于所述第一导电插塞与所述选择开关晶体管的源极之间及所述第三导电插塞与所述选择开关晶体管的漏极之间。
23.在其中一个实施例中，所述平面电容的延伸方向与所述位线的延伸方向平行，且与所述板线的延伸方向相垂直。
24.上述实施例中的存储单元结构中可以使得平面电容与与其最邻近的金属层(板线)的交叠最少，可以最大程度减少寄生电容效应，提高存储单元结构的抗干扰能力。
25.本技术的还提供一种存储单元结构的制备方法，包括如下步骤：
26.提供基底，于所述基底上制备选择开关晶体管；
27.于所述选择开关晶体管上形成平面电容，包括下电极、电容介质层及上电极；其中，所述下电极位于所述选择开关晶体管的上方，与所述选择开关晶体管的源极电连接，且与所述选择开关晶体管具有间距；所述电容介质层位于所述下电极的上表面；所述上电极位于所述电容介质层的上表面；
28.于所述平面电容上形成板线，所述板线与所述上电极电连接，且与所述上电极具有间距；
29.于所述板线上形成位线，所述位线与所述选择开关晶体管的漏极电连接。
30.上述实施例中的存储单元结构的制备方法中，通过将平面电容设置于板线与选择开关晶体管之间，可以在形成后段金属层前对平面电容进行退火处理，退火温度不会受后段金属制程工艺的制约，具有较为灵活的退火温度，退火温度可以达到450℃～700℃之间，可以使得存储单元结构的制备工艺与传统的cmos平面集成工艺相兼容，并确保存储单元结构具有较好的可靠性；同时上述实施例中的存储单元结构采用堆叠结构，平面电容不占用有源区的面积，极大地提高了集成度，减少了互连电阻。
31.在其中一个实施例中，
32.形成所述选择开关晶体管之后且形成所述平面电容之前还包括如下步骤：
33.于所述基底的上表面形成第一介质层，所述第一介质层覆盖所述选择开关晶体管；
34.于所述第一介质层内形成第一互连通孔，并于所述第一互连通孔内形成第一导电插塞，所述第一导电插塞的底部与所述源极电连接，所述第一导电插塞的顶部与所述下电极相接触；
35.形成所述平面电容之后且形成所述板线之前还包括如下步骤：
36.于所述第一介质层的上表面形成第二介质层，所述第二介质层覆盖所述平面电容；
37.于所述第二介质层内形成第二互连通孔，并于所述第二介质层及所述第一介质层内形成第三互连通孔；
38.于所述第二互连通孔内形成第二导电插塞，并于所述第三互连通孔内形成第三导电插塞，所述第二导电插塞的底部与所述上电极相接触，所述第二导电插塞的顶部与所述板线相接触；所述第三导电插塞的底部与所述选择开关晶体管的漏极电连接；
39.形成所述板线之后且形成所述位线之前还包括如下步骤：
40.于所述第二介质层的上表面形成第三介质层，所述第三介质层覆盖所述板线；
41.于所述第三介质层内形成第四互连通孔，并于所述第四互连通孔内形成第四导电插塞，所述第四导电插塞的底部与所述第三导电插塞电连接，所述第四导电插塞的顶部与所述位线相接触。
42.在其中一个实施例中，形成所述第一介质层之前还包括至少于所述源极的上表面及所述漏极的上表面形成金属硅化物的步骤；所述第一导电插塞的底部及所述第三导电插塞的底部与所述金属硅化物相接触。
43.在其中一个实施例中，形成所述第二介质层之后还包括对所得结构进行退火处理的步骤，退火温度为450℃～750℃。
44.本技术的还提供一种存储阵列结构，包括：
45.多个如上述任一方案中所述的存储单元结构；多个所述选择开关晶体管及多个所述平面电容呈多行多列排布；且位于同一行的所述选择开关晶体管的栅极与同一字线电连接，位于同一行的平面电容与同一板线电连接，位于同一列的所述选择开关晶体管与同一位线电连接。
46.本技术的还提供一种存储阵列结构的制备方法，包括采用如上述任一方案中所述的存储单元结构的制备方法制备多个所述存储单元结构的步骤。
附图说明
47.为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
48.图1为本技术一实施例中提供的存储单元结构的制备方法的流程图。
49.图2至图10为本技术一实施例中提供的存储单元结构的制备方法中各步骤所得结构的结构示意图；其中，图2至图9为本技术一实施例中提供的存储单元结构的制备方法中各步骤所得结构的截面结构示意图，图10为图9的立体结构示意图。
50.图11为本技术另一实施例汇总提供的存储阵列结构的电路图。
51.附图标记说明：10、基底；11、选择开关晶体管；111、栅极结构；1111、字线栅极；1112、侧墙；112、源极；113、漏极；12、第一介质层；13、第一导电插塞；14、平面电容；141、下电极；142、电容介质层；143、上电极；15、第二介质层；16、第二导电插塞；17、第三导电插塞；18、板线；181、板线金属层；19、第三介质层；20、第四导电插塞；21、位线；22、金属硅化物。
具体实施方式
52.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的较佳的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容的理解更加透彻全面。
53.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
54.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
55.在一个实施例中，请参考图1，本技术提供一种存储单元结构的制备方法，包括如下步骤：
56.s11:提供基底，于基底上制备选择开关晶体管；
57.s12:于选择开关晶体管上形成平面电容，包括下电极、电容介质层及上电极；其中，下电极位于选择开关晶体管的上方，与选择开关晶体管的源极电连接，且与选择开关晶体管具有间距；电容介质层位于所述下电极的上表面；上电极位于电容介质层的上表面；
58.s13:于平面电容上形成板线，板线与上电极电连接，且与上电极具有间距；
59.s14：于板线上形成位线，位线与选择开关晶体管的漏极电连接。
60.上述实施例中的存储单元结构的制备方法中，通过将平面电容设置于板线与选择开关晶体管之间，可以在形成后段金属层前对平面电容进行退火处理，退火温度不会受后段金属制程工艺的制约，具有较为灵活的退火温度，退火温度可以达到450℃～700℃之间，可以使得存储单元结构的制备工艺与传统的cmos平面集成工艺相兼容，并确保存储单元结构具有较好的可靠性；同时上述实施例中的存储单元结构采用堆叠结构，平面电容不占用有源区的面积，极大地提高了集成度，减少了互连电阻。
61.在步骤s11中，请参阅图1中的s11步骤及图2，提供基底10，于基底10上制备选择开关晶体管11。
62.在一个示例中，基底10可以包括但不仅限于硅基底。
63.在一个示例中，于基底10上制备选择开关晶体管11可以包括如下步骤：
64.s111：于所述基底10的上表面形成氧化层(未示出)，具体的，可以采用但不仅限于热氧化工艺、物理气相沉积工艺或化学气相沉积工艺形成氧化层；
65.s112：于氧化层的上表面形成导电层，导电层可以包括但不仅限于掺杂多晶硅层或金属层；具体的，可以采用但不仅限于物理气相沉积工艺或化学气相沉积工艺形成导电层；
66.s113：对导电层及氧化层进行刻蚀以形成字线栅极1111；
67.s114:于栅极结构111的侧壁形成侧墙1112，侧墙1112与字线栅极1111共同构成栅极结构111；具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成侧墙1112；侧墙1112可以包括氧化硅层、氮化硅层或ono结构(即氧化硅层、氮
化硅层及氧化硅层的叠层结构)；
68.s115:基于所述侧墙1112对基底10进行离子注入以于栅极结构111两侧分别形成源极112及漏极113。
69.在一个示例中，请参阅图3，形成选择开关晶体管11之后还包括如下步骤：
70.至少于源极112及漏极113的上表面形成金属硅化物22。形成金属硅化物的具体方法为本领域技术人员所知晓，此处不再累述。通过在源极112及漏极113的上表面形成金属硅化物22，可以降低源极112及漏极113与将其引出的导电插塞的接触电阻。
71.在一个示例中，请参阅图4，形成金属硅化物22之后还包括如下步骤：
72.于基底10的上表面形成第一介质层12，第一介质层12覆盖选择开关晶体管11；
73.于第一介质层12内形成第一互连通孔(未标示出)，并于第一互连通孔内形成第一导电插塞13，第一导电插塞13的底部与源极112电连接，具体的，第一导电插塞13的底部与位于源极112上表面的金属硅化物22相接触。
74.具体的，第一介质层12可以包括但不仅限于氧化硅层；可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成第一介质层12。
75.具体的，第一介质层12的厚度可以根据实际需要进行设定，本实施例中，第一介质层12的厚度可以为700nm～900nm，具体的，第一介质层12的厚度可以为700nm、800nm或900nm等等。
76.具体的，可以采用但不仅限于干法刻蚀工艺形成第一互连通孔；采用但不仅限于电镀工艺形成第一导电插塞13，第一导电插塞13可以为钨插塞或铜插塞等等。
77.在步骤s12中，请参阅图1中的s12步骤及图5，于选择开关晶体管11上形成平面电容14，平面电容14包括下电极141、电容介质层142及上电极143；其中，下电极141位于选择开关晶体管11的上方，与选择开关晶体管11的源极电连接，且与选择开关晶体管11具有间距；电容介质层142位于下电极141的上表面；上电极143位于电容介质层142的上表面。
78.在一个示例中，于第一介质层12的上表面形成平面电容14；形成平面电容14可以包括如下步骤：
79.s121:于第一介质层12的上表面形成下电极材料层(未示出)；具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或电镀工艺形成下电极材料层，下电极材料层可以包括但不仅限于金属层；
80.s122：于下电极材料层的上表面形成电容介质材料层(未示出)；具体的，可以采用但不仅限于原子层沉积工艺形成电容介质材料层；电容介质材料层可以包括但不仅限于掺杂氧化铪薄膜层，具体的，电容介质材料层包括但不仅限于锆掺杂氧化铪薄膜层；其中，电容介质材料层中锆、铪及氧的摩尔比为0.3:0.3:0.5～0.7:0.7:1.5，譬如，电容介质材料层中锆、铪及氧的摩尔比可以为0.3:0.3:0.5、0.5:0.5:1或0.7:0.7:1.5等等；电容介质材料层的厚度可以根据实际需要进行设定，本实施例中，电容介质材料层的厚度可以为6nm～10nm，具体的，电容介质材料层的厚度可以为6nm、7nm、8nm、9nm或10nm等等；
81.s123：于电容介质材料层的上表面形成上电极材料层(未示出)；具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或电镀工艺形成上电极材料层，上电极材料层可以包括但不仅限于金属层，上电极材料层的材料可以与下电极材料层的材料相同；
82.s124：对上电极材料层、电容介质材料层及下电极材料层进行刻蚀以形成平面电容14；具体的，可以采用但不仅限于干法刻蚀工艺对上电极材料层、电容介质材料层及下电极材料层进行刻蚀。
83.在一个示例中，下电极141与第一导电插塞13的顶部相接触。
84.在一个示例中，请参阅图6，形成平面电极14之后还包括如下步骤：
85.于第一介质层12的上表面形成第二介质层15，第二介质层15覆盖平面电容14；
86.于第二介质层15内形成第二互连通孔(未示出)，并于第二介质层15及第一介质层12内形成第三互连通孔(未示出)；
87.于第二互连通孔内形成第二导电插塞16，并于第三互连通孔内形成第三导电插塞17，第二导电插塞16的底部与上电极143相接触；第三导电插塞17的底部与选择开关晶体管11的漏极电连接，具体的，第三导电插塞17的底部与位于选择开关晶体管11的漏极的上表面的金属硅化物22相接触。
88.具体的，第二介质层15可以包括但不仅限于氧化硅层；可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成第二介质层15。
89.具体的，可以采用但不仅限于干法刻蚀工艺形成第二互连通孔及第三互连通孔；采用但不仅限于电镀工艺形成第二导电插塞16及第三导电插塞17，第二导电插塞16及第三导电插塞17可以为钨插塞或铜插塞等等。
90.在一个示例中，形成第二介质层15之后还包括对所得结构进行退火处理的步骤；由于常规工艺形成的氧化铪没有铁电性，需要通过退火处理使得电容介质层142形成特殊晶相以具备铁电性。
91.具体的，退火处理过程中的退火温度可以为450℃～750℃，更为具体的，退火温度可以为450℃、550℃、650℃或750℃等等。
92.在步骤s13中，请参阅图1中的s13步骤及图7，于平面电容14上形成板线18，板线18与上电极143电连接，且与上电极143具有间距。
93.在一个示例中，于第二介质层15的上表面形成板线18，形成板线18可以包括如下步骤：
94.s131:于所述第二介质层15的上表面形成第一金属层(未示出)，第一金属层可以包括但不仅限于铜层或铝层等等；
95.s132:对第一金属层进行刻蚀以形成板线18，板线18与第二导电插塞16的顶部相接触；需要说明的是，在形成板线18的同时，还形成与第三导电插塞17的顶部相接触的板线金属层181，如图7所示。
96.在一个示例中，请参阅图8，步骤s13之后还包括如下步骤：
97.于第二介质层15的上表面形成第三介质层19，第三介质层19覆盖板线18；
98.于第三介质层19内形成第四互连通孔(未示出)，并于第四互连通孔内形成第四导电插塞20，第四导电插塞20的底部与第三导电插塞16电连接，具体的，第四导电插塞20的底部与板线金属层181的上表面相接触。
99.具体的，第三介质层19可以包括但不仅限于氧化硅层；可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成第三介质层19。
100.具体的，可以采用但不仅限于干法刻蚀工艺形成第四互连通孔；采用但不仅限于
电镀工艺形成第四导电插塞20，第四导电插塞20可以为钨插塞或铜插塞等等。
101.在步骤s14中，请参阅图1中的s14步骤及图9至图10，于板线18上形成位线21，位线21与选择开关晶体管11的漏极113电连接。
102.具体的，于第三介质层19的上表面形成位线21，位线21经由第四导电插塞20、板线金属层181及第三导电插塞16与选择开关晶体管11的漏极113电连接。
103.在一个示例中，于第三介质层19的上表面形成位线21可以包括如下步骤：
104.s141:于所述第三介质层19的上表面形成第二金属层(未示出)，第二金属层可以包括但不仅限于铜层或铝层等等；
105.s142:对第二金属层进行刻蚀以形成位线21，位线21与第四导电插塞20的顶部相接触。
106.在一个示例中，如图10所示，平面电容14的延伸方向与位线21的延伸方向平行，且平面电容14与板线18的延伸方向相垂直。通过上述设计，可以使得平面电容14与与其最邻近的金属层(板线18)的交叠最少，可以最大程度减少寄生电容效应，提高存储单元结构的抗干扰能力。
107.需要说明的是，图10中为了便于显示主要的结构，各介质层并未予以示出。
108.在另一个实施例中，请继续参阅图9及图10，本技术还提供一种存储单元结构，存储单元结构包括：选择开关晶体管11，选择开关晶体管11位于基底10上；平面电容14，平面电容14包括下电极141、电容介质层142及上电极143；其中，下电极141位于选择开关晶体管11的上方，与选择开关晶体管11的源极112电连接，且与选择开关晶体管11具有间距；电容介质层142位于下电极141的上表面；上电极143位于电容介质层142的上表面；板线18，板线18位于平面电容14的上方，与上电极143电连接，且与上电极143具有间距；位线21，位线21与选择开关晶体管11的漏极113电连接，且位于板线18的上方。
109.在一个示例中，基底10可以包括但不仅限于硅基底。
110.在一个示例中，选择开关晶体管11除了包括源极112及漏极113之外还包括栅极结构111，栅极结构111包括字线栅极1111及位于字线栅极1111相对两侧的侧墙1112。
111.在一个示例中，电容介质层142可以包括但不仅限于掺杂氧化铪薄膜层。
112.具体的，电容介质层142可以包括锆掺杂氧化铪薄膜层；电容介质层142中锆、铪及氧的摩尔比为0.3:0.3:0.5～0.7:0.7:1.5，更为具体的，电容介质层142中锆、铪及氧的摩尔比可以为0.3:0.3:0.5、0.5:0.5:1或0.7:0.7:1.5等等。
113.在一个示例中，电容介质层142的厚度开根据实际需要进行设定，本实施例中，电容介质层14的厚度包括6nm～10nm，具体的，电容介质层14的厚度可以为6nm、7nm、8nm、9nm或10nm等等。
114.在一个示例中，下电极141可以包括但仅限于金属层，所述上电极143可以包括但不仅限于金属层，上电极143的材料可以与下电极141的材料相同。
115.在一个示例中，存储单元结构还包括：第一介质层12，第一介质层12位于平面电容14与基底10之间，且第一介质层12覆盖选择开关晶体管11；第一导电插塞13，第一导电插塞13位于第一介质层12内，第一导电插塞13的顶部与平面电容14的下电极141相接触，第一导电插塞13的底部与选择开关晶体管11的源极112电连接；第二介质层15，第二介质层15位于第一介质层12与板线18之间，且覆盖平面电容14；第二导电插塞16，第二导电插塞16位于第
二介质层15内，第二导电插塞16的底部与平面电容14的上电极143相接触，第二导电插塞16的顶部与板线18相接触；第三导电插塞17，第三导电插塞17位于第一介质层12及第二介质层15内，第三导电插塞17的底部与选择开关晶体管11的漏极113电连接；第三介质层19，第三介质层19位于第二介质层15与位线21之间，且第三介质层19覆盖板线18；第四导电插塞20，第四导电插塞20位于第三介质层19内，第四导电插塞20的底部与第三导电插塞17电连接，第四导电插塞20的顶部与位线21相接触。
116.具体的，第一介质层12可以包括但不仅限于氧化硅层；第一介质层12的厚度可以根据实际需要进行设定，本实施例中，第一介质层12的厚度可以为700nm～900nm，具体的，第一介质层12的厚度可以为700nm、800nm或900nm等等；第一导电插塞13可以为钨插塞或铜插塞等等。
117.具体的，第二介质层15可以包括但不仅限于氧化硅层；第二导电插塞16及第三导电插塞17可以为钨插塞或铜插塞等等。
118.具体的，第三介质层19可以包括但不仅限于氧化硅层；第四导电插塞20可以为钨插塞或铜插塞等等。
119.在一个示例中，还包括金属硅化物22，金属硅化物22位于第一导电插塞13与选择开关晶体管11的源极112之间及第三导电插塞17与选择开关晶体管11的漏极113之间。金属硅化物22可以降低第一导电插塞13与源极112的接触电阻及第三导电插塞17与漏极113的接触电阻。
120.在一个示例中，如图10所示，平面电容14的延伸方向与位线21的延伸方向平行，且平面电容14与板线18的延伸方向相垂直。通过上述设计，可以使得平面电容14与与其最邻近的金属层(板线18)的交叠最少，可以最大程度减少寄生电容效应，提高存储单元结构的抗干扰能力。
121.在又一个实施例中，请结合图9至图10参阅图11，本技术还提供一种存储阵列结构，存储阵列结构包括多个如上述实施例中所述的存储单元结构；多个选择开关晶体管11及多个平面电容14呈多行多列排布；且位于同一行的选择开关晶体管11的栅极与同一字线电连接，位于同一行的平面电容14与同一板线18电连接，位于同一列的选择开关晶体管11与同一位线电连接。
122.需要说明的是，图11中并未示意出平面电容14。
123.需要进一步说明的是，选择开关晶体管11中的栅极可以与字线为同一导电结构。
124.在一个示例中，本实施例中的存储阵列结构中的一个最小单元的尺寸可以达到0.48μm*0.75μm大小，单个最小单元的面积可以小到0.36μm2。
125.在又一个实施例中，本技术还提供一种存储阵列结构的制备方法，包括采用如上述实施例中所述的存储单元结构的制备方法制备多个所述存储单元结构的步骤。
126.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
127.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护
范围。因此，本技术专利的保护范围应以所附权利要求为准。