制备方法、半导体结构、存储器及系统、电子设备与流程

1.本技术涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法、半导体结构、存储系统、电子设备。


背景技术：

2.在三维存储器中，顶部切口结构可用于将块存储器分成更小的存储单位，例如指存储器和切片存储器。随着堆叠层数的增加和单位面积存储密度的提高，在三维存储器的制作工艺中，顶部切口结构的工艺精确度是影响三维存储器性质的一个重要因素。由于三维存储器台阶区的制备过程易于导致晶圆翘曲，因此可首先在叠层结构中形成顶部切口结构，然后再形成阶梯台阶，这样可以使形成顶部切口结构的工艺更可控。但以上方式可能会使后续覆盖于阶梯台阶顶面的缓冲层(该缓冲层后续被置换为导电层)又将顶部切口结构已经隔断的区域连在一起。
3.应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景。然而，该背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的一部分的观点、构思或认识。


技术实现要素：

4.本技术实施例提供了一种三维存储器的制备方法，该三维存储器的制备方法包括：在衬底的一侧形成包括多个堆叠层的叠层结构；在所述叠层结构中形成第一顶部切口结构，所述第一顶部切口结构沿平行于所述衬底的第一方向延伸，并且至少穿透所述多个堆叠层中背离所述衬底一侧的堆叠层；在所述叠层结构中形成多个阶梯台阶；形成覆盖所述阶梯台阶的介质层；以及形成虚拟沟道孔以及顶部切口，其中所述顶部切口沿所述第一方向延伸，穿过所述介质层并延伸至阶梯台阶中的第一顶部切口结构内。
5.在一个实施方式中，所述虚拟沟道孔贯穿所述叠层结构并延伸至所述衬底。
6.在一个实施方式中，在所述叠层结构的表面处，所述虚拟沟道孔的开口尺寸大于所述顶部切口的宽度。
7.在一个实施方式中，在所述叠层结构中形成第一顶部切口结构包括：在所述叠层结构中形成穿透至少一个所述堆叠层的第一顶部切口；以及采用第一填充材料填充所述第一顶部切口，以形成所述第一顶部切口结构。
8.在一个实施方式中，形成虚拟沟道孔以及顶部切口包括：在所述叠层结构的顶面形成图案化的刻蚀掩膜层；以图案化的所述刻蚀掩膜层为掩蔽刻蚀所述叠层结构，以形成所述虚拟沟道孔和所述顶部切口。
9.在一个实施方式中，在所述叠层结构的顶面形成图案化的刻蚀掩膜层包括：在所述叠层结构的顶面形成刻蚀掩膜层；以及在所述刻蚀掩膜层中形成虚拟沟道孔图案和顶部切口图案，以形成所述图案化的刻蚀掩膜层，以及以图案化的所述刻蚀掩膜层为掩蔽刻蚀所述叠层结构包括：经由所述虚拟沟道孔图案和所述顶部切口图案同时刻蚀所述叠层结
构，其中，每个所述顶部切口图案的宽度小于每个所述虚拟沟道孔图案的开口尺寸，以使得在经由所述虚拟沟道孔图案的刻蚀停止之前，经由所述顶部切口图案的刻蚀自动停止。
10.在一个实施方式中，在所述叠层结构中形成多个阶梯台阶包括：在所述叠层结构的顶面形成图案化的掩膜；以及以图案化的所述掩膜为掩蔽刻蚀所述叠层结构，以形成多个所述阶梯台阶。
11.在一个实施方式中，所述介质层包括缓冲层和绝缘填充层，其中，形成覆盖所述阶梯台阶的介质层包括：在所述多个阶梯台阶的顶面形成所述缓冲层；以及在所述缓冲层的顶面和所述阶梯台阶的侧壁形成所述绝缘填充层。
12.在一个实施方式中，所述顶部切口穿透所述缓冲层。
13.在一个实施方式中，在所述多个阶梯台阶的顶面形成所述缓冲层包括：形成覆盖所述阶梯台阶的缓冲层；以及去除所述缓冲层的、覆盖所述阶梯台阶的侧壁的部分。
14.在一个实施方式中，所述第一填充材料包括氧化物。
15.在一个实施方式中，所述缓冲层的材料包括氮化硅。
16.在一个实施方式中，在所述叠层结构中形成第一顶部切口结构之前，所述方法还包括：形成贯穿所述叠层结构并延伸至所述衬底的沟道结构。
17.在一个实施方式中，在平行于所述衬底的平面上，所述沟道结构所在的区域、所述虚拟沟道孔所在的区域以及所述顶部切口所在的区域彼此不重叠。
18.在一个实施方式中，采用第二填充材料填充所述虚拟沟道孔和所述顶部切口，以形成虚拟沟道结构和第二顶部切口结构。
19.本技术实施例另一方面提供了一种半导体结构，包括：衬底；叠层结构，位于所述衬底的一侧并包括多个堆叠层；第一顶部切口结构，沿平行于所述衬底的第一方向延伸，并且至少穿透所述多个堆叠层中背离所述衬底一侧的堆叠层；多个阶梯台阶，位于所述叠层结构中；介质层，覆盖于所述阶梯台阶上；第二顶部切口结构，沿所述第一方向延伸，穿过所述介质层、并延伸至所述阶梯台阶中的第一顶部切口结构内。
20.在一个实施方式中，所述半导体结构还包括：虚拟沟道结构，贯穿所述叠层结构并延伸至所述衬底，其中所述虚拟沟道结构的开口尺寸大于所述第二顶部切口结构的宽度。
21.在一个实施方式中，所述介质层包括：缓冲层，位于所述多个阶梯台阶的顶面；以及绝缘填充层，位于所述缓冲层的顶面和所述阶梯台阶的侧壁。
22.在一个实施方式中，所述缓冲层的材料包括氮化硅。
23.在一个实施方式中，所述第二顶部切口结构穿透所述阶梯台阶的顶面上形成的所述缓冲层。
24.在一个实施方式中，所述半导体结构还包括：沟道结构，贯穿所述叠层结构并延伸至所述衬底。
25.在一个实施方式中，在平行于所述衬底的平面上，所述沟道结构所在的区域、所述虚拟沟道结构所在的区域以及所述第二顶部切口结构所在的区域彼此不重叠。
26.在一个实施方式中，所述第二顶部切口结构在介质层顶面上的宽度等于所述第一顶部切口结构的宽度。
27.本技术实施例另一方面提供了一种三维存储器。所述三维存储器包括：上述半导体结构；以及外围电路，与所述半导体结构电连接。
28.本技术实施例另一方面提供了一种存储系统。所述存储系统包括控制器及上述三维存储器，所述控制器耦合至所述存储器，且用于控制所述三维存储器存储数据。
29.本技术实施例另一方面提供了一种包括上述存储系统的电子设备。
30.在一个实施方式中，所述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
31.根据本技术实施例的一个或多个实施方式提供的三维存储器及其制备方法可至少具有以下其中之一的优点：
32.1)在形成阶梯台阶之前形成第一顶部切口结构，可以避免因阶梯台阶与叠层结构的高度差异对制作工艺的影响，有利于使制作第一顶部切口结构的工艺更可控；以及
33.2)同时形成虚拟沟道孔以及顶部切口，可以简化工艺步骤，提高制作精度和效率，有利于节约成本。
附图说明
34.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术实施例的其它特征、目的和优点将会变得更明显。其中：
35.图1是根据本技术实施例的三维存储器的制备方法的流程图；
36.图2a是根据本技术实施例的三维存储器的制备方法的、在衬底上形成叠层结构、沟道结构以及第一顶部切口后所形成的结构示意图；
37.图2b是根据本技术实施例的三维存储器的制备方法的、在第一顶部切口内填充第一填充材料后所形成的结构示意图；
38.图3是根据本技术实施例的三维存储器的制备方法的、形成第一顶部切口结构后所形成的结构示意图；
39.图4是根据本技术实施例的三维存储器的制备方法的、在叠层结构中形成多个阶梯台阶后所形成的结构示意图；
40.图5是根据本技术实施例的三维存储器的制备方法的、在多个阶梯台阶的顶面形成缓冲层后所形成的结构示意图；
41.图6是根据本技术实施例的三维存储器的制备方法的、在缓冲层的顶面和阶梯台阶的侧壁形成绝缘填充层后所形成的结构示意图；
42.图7是根据本技术实施例的三维存储器的制备方法的、在叠层结构上形成图案化的刻蚀掩膜层后所形成的结构示意图；
43.图8是根据本技术实施例的三维存储器的制备方法的、形成虚拟沟道孔以及顶部切口后所形成的结构示意图；
44.图9是根据本技术实施例的三维存储器的制备方法的、形成虚拟沟道结构以及第二顶部切口结构后所形成的结构示意图；
45.图10是图9示出的本技术实施例的三维存储器沿a-a方向截取的截面示意图；
46.图11是根据本技术的一个实施方式的三维存储器的结构示意图；
47.图12是根据本技术的一个实施方式的存储系统的结构示意图；以及
48.图13是根据本技术的一个实施方式的电子设备的结构示意图。
具体实施方式
49.为了更好地理解本技术实施例，将参考附图对本技术实施例的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术实施例的示例性描述，而非以任何方式限制本技术实施例的范围。
50.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术实施例的教导的情况下，本技术实施例中讨论的第一填充材料也可被称作第二填充材料，反之亦然。
51.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
52.本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
53.本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
54.除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
55.如在本文中所使用的，术语“层”指代包括具有高度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其高度小于连续结构的高度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。
56.图1是根据本技术实施例的三维存储器的制备方法1000的流程图。
57.如图1所示，本技术实施例提供的三维存储器的制备方法1000可包括：s1，在衬底的一侧形成包括多个堆叠层的叠层结构；s2，在叠层结构中形成第一顶部切口结构，第一顶部切口结构沿平行于衬底的第一方向延伸，并且至少穿透多个堆叠层中背离衬底一侧的堆叠层；s3，在叠层结构中形成多个阶梯台阶；s4形成覆盖阶梯台阶的介质层；以及s5，形成虚拟沟道孔以及顶部切口，其中顶部切口沿第一方向延伸，穿过介质层并延伸至阶梯台阶中的第一顶部切口结构内。下面将详细描述步骤s1～s5。
58.步骤s1
59.如图2所示，可在衬底100的一侧形成包括多个堆叠层210的叠层结构200，其中每个堆叠层210包括层间绝缘填充层211和牺牲层212。具体地，在衬底100上交替堆叠层间绝缘填充层211和牺牲层212以形成叠层结构200。
60.在本技术的示例性实施方式中，衬底100可例如是多晶硅衬底、单晶硅(si)衬底、单晶锗(ge)衬底、硅锗(gesi)衬底、碳化硅(sic)衬底，或者绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底，或者包括其它元素半导体或化合物半导体的衬底，诸如gaas、inp或sic等。在一个实施方式中，衬底100还可以是叠层结构，例如si/sige等。在另外的实施方式中，衬底100还可以是其它外延结构，例如绝缘体上锗硅(sgoi)等。
61.在本技术的示例性实施方式中，在衬底100上形成叠层结构200可以通过一个或多个沉积工艺来实现。形成叠层结构200的沉积工艺包括但不限于原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合。应理解，层间绝缘填充层211和牺牲层212的数量和厚度不限于图2中所示的数量和厚度，在不背离本技术实施例的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的层间绝缘填充层211和牺牲层212。另外，层间绝缘填充层211和牺牲层212的材料可选择本领域中已知的合适材料。例如，层间绝缘填充层211可以是氧化物层(诸如氧化硅)，牺牲层212可以是氮化物层(诸如氮化硅)。
62.步骤s2
63.如图3所示，可在叠层结构200上形成第一顶部切口结构300，该第一顶部切口结构300可至少穿透多个堆叠层210中最远离衬底的堆叠层。示例性地，最远离衬底的堆叠层可以是位于背离衬底一侧的第一堆叠层220。第一顶部切口结构300可沿平行于衬底100的方向延伸。示例性地，如图3所示，可在叠层结构200上形成至少穿透多个堆叠层210中最远离衬底的第一堆叠层220的第一顶部切口结构300。第一顶部切口结构300可沿平行于衬底100的第一方向x(图3)延伸。示例性地，可采用例如干法或者湿法刻蚀工艺在叠层结构200上形成至少穿透多个堆叠层中最远离衬底的第一堆叠层220的第一顶部切口结构300。示例性地，为了使本技术实施例简洁清楚，下文仅以一个第一顶部切口结构300作为示例进行介绍。应理解，本技术实施例并未具体限定第一顶部切口结构的数量，第一顶部切口结构的数量可以根据需要来调整，这取决于三维存储器中对更小的存储单位的数量的需要。
64.在本技术的示例性实施方式中，在叠层结构200上形成至少穿透多个堆叠层210中最远离衬底100的堆叠层的第一顶部切口结构300可包括：首先，如图2a所示的，可在叠层结构200上形成至少穿透多个堆叠层中最远离衬底100的第一堆叠层220的第一顶部切口310，然后，如图2b所示的，采用第一填充材料320填充第一顶部切口310，以形成第一顶部切口结构300(图3)。示例性地，可采用原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合工艺填充第一填充材料320至第一顶部切口310以形成第一顶部切口结构300。第一填充材料320可包括氧化硅、氮氧化硅、氮化硅、teos或掺入氟、碳、氮和/或氢的氧化硅等任何合适的绝缘材料。应理解，在实际工艺中，在填充第一填充材料320至第一顶部切口310的过程中，第一填充材料320还会覆盖于叠层结构200的顶面。
65.示例性地，可采用化学机械研磨等工艺对第一填充材料320进行平坦化处理，使得第一填充材料320为堆叠结构200的顶面提供基本平坦的上表面。示例性地，还可去除覆盖于叠层结构200顶面的第一填充材料320，仅保留填充于第一顶部切口310内的第一填充材料320，以形成第一顶部切口结构300。
66.在本技术的示例性实施方式中，如图2所示的，还可形成贯穿叠层结构200并延伸至衬底100的沟道结构400。示例性地，可采用例如干法或者湿法刻蚀工艺形成贯穿叠层结构200并延伸至衬底100的沟道结构400。示例性地，第一顶部切口结构300可在平行于衬底100的第一方向x延伸且穿过多个沟道结构400。当然，第一顶部切口结构300也可不穿过沟道结构400，即第一顶部切口结构300也可以设置于多个沟道结构400之间。应理解，在实际工艺中可根据实际尺寸需求具体设置第一顶部切口结构300的位置。
67.步骤s3
68.如图4所示的，可在叠层结构200中形成多个阶梯台阶500。示例性地，可在叠层结构200的一侧形成多个阶梯台阶500，每个阶梯台阶510由相邻的层间绝缘填充层211和牺牲层212形成。示例性地，叠层结构200的对应于多个阶梯台阶500的区域称为阶梯区域，可用于布置字线连接结构。叠层结构200的对应于多个沟道结构400的区域称为核心区域，可用于形成阵列存储单元串。
69.示例性地，首先可通过使用图案化掩膜(未示出)对所述堆叠结构200进行重复的蚀刻-修剪工艺，从而在阶梯区域中形成多个阶梯台阶500。图案化掩膜可包括光致抗蚀剂或者基于碳的聚合物材料，并可以在形成阶梯台阶之后去除。示例性地，所形成的每个阶梯台阶510的顶面分别显露出位于相应层的牺牲层212的至少一部分。也就是说，每个阶梯台阶500至少包括一个层级，每个层级从上至下依次包括层间绝缘填充层211和牺牲层212。示例性地，在形成多个阶梯台阶500后，第一顶部切口结构300可沿平行于衬底100的第一方向x延伸且至少穿透多个阶梯台阶500中最远离衬底的阶梯台阶。虽然，图4中示例性示出了三个阶梯台阶以及第一顶部切口结构300穿透了多个阶梯台阶500中远离衬底的三个阶梯台阶，但应理解，本技术实施例并未具体限定阶梯台阶的数量以及第一顶部切口结构穿透的阶梯台阶的数量，阶梯台阶的数量以及第一顶部切口结构穿透的阶梯台阶的数量可以根据需要来调整，这取决于三维存储器中对更小的存储单位的数量的需要。
70.步骤s4
71.如图6所示的，可形成覆盖阶梯台阶500的介质层600。示例性地，介质层600可包括形成于多个阶梯台阶500的顶面的缓冲层610(图5)和形成于缓冲层610的顶面和阶梯台阶500的侧壁的绝缘填充层620(图6)。
72.在本技术的示例性实施方式中，在多个阶梯台阶500的顶面形成缓冲层610可包括：首先，可在每个阶梯台阶500的顶面和侧壁形成缓冲层610；然后，可去除缓冲层610的、覆盖阶梯台阶500的侧壁的部分以使得上下相邻的台阶顶面上的缓冲层610之间彼此间隔开。因而，在缓冲层610后续被置换为浮动接触结构时，这种间隔可有效地避免上下相邻栅极层的字线彼此桥接而发生短路现象。
73.示例性地，形成缓冲层610的材料可选用氮化硅(ts sin)。例如，当采用磷酸等作为刻蚀剂进行湿法刻蚀阶梯台阶500侧壁上的氮化硅时，位于阶梯台阶500侧壁上的氮化硅因密度较小可具有正常sin约两到三倍的刻蚀速率。氮化硅材料的这种特性，有利于后续浮动接触结构的形成。
74.示例性地，可通过例如原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合来在每个阶梯台阶500的顶面和侧壁形成缓冲层610。例如，可以通过原子层沉积工艺形成缓冲层610。作为示例，可采用诸如深离子反应刻蚀(ride)的干法刻蚀或
以磷酸作为刻蚀剂的湿法刻蚀来去除形成在阶梯台阶侧壁上的缓冲层610，但本技术实施例不限于此。
75.在本技术的示例性实施方式中，绝缘填充层620可通过沉积氧化物形成于缓冲层610的顶面和阶梯台阶500的侧壁，氧化物可选自例如氧化硅基材料。绝缘填充层620可由基于teos的氧化硅填充形成。示例性地，绝缘填充层620可为多层结构，先形成具有良好阶梯台阶覆盖性的第一子膜层，例如可以为高密度等离子体(hdp)沉积的氧化硅(sio2)或原子层沉积(ald)的氧化硅等；然后继续形成具有高填充效率的第二子膜层，第二子膜层例如可以为基于teos的氧化硅(teso-based sio2)等。在示例性实施方式中第一子膜层的密度高于第二子膜层的密度，由此第一子膜层具有良好阶梯台阶覆盖性，而第二子膜层具有高的填充效率。
76.作为示例，还可采用化学机械研磨等工艺对绝缘填充层620进行平坦化处理，使得绝缘填充层620为堆叠结构200的阶梯区域提供基本平坦的上表面。
77.步骤s5
78.如图8所示，可形成虚拟沟道孔700以及顶部切口800。顶部切口800可沿第一方向x延伸、穿透介质层600并至少延伸至对应于多个阶梯台阶中最远离衬底100的阶梯台阶的第一顶部切口结构300内。示例性地，顶部切口800可沿平行于衬底100的第一方向x延伸且穿透多个阶梯台阶500中远离衬底的第一阶梯台阶520，以延伸至对应于第一阶梯台阶520的第一顶部切口结构300内。应理解，图8仅示例性地示出了第一阶梯台阶520包括三个阶梯台阶。在实际工艺中，可根据实际需要确定第一阶梯台阶520包含的阶梯台阶的数量。
79.示例性地，顶部切口800可穿透介质层600并延伸至位于多个阶梯台阶中的第一顶部切口结构300内。具体地，如图7所示，可以图案化的刻蚀掩膜层900为掩蔽，刻蚀叠层结构200以形成贯穿叠层结构200并延伸至衬底100的虚拟沟道孔700以及沿平行于衬底100的第一方向x延伸且穿透多个阶梯台阶500中最远离衬底100的阶梯台阶520的顶部切口800。示例性地，顶部切口800可沿平行于衬底100的方向延伸且穿透形成于多个阶梯台阶顶面的缓冲层610。此时，顶部切口800因穿透了缓冲层610而与第一顶部切口结构300部分重叠。
80.示例性地，在叠层结构200的顶面形成图案化的刻蚀掩膜层900可包括：在叠层结构200的顶面形成刻蚀掩膜层；以及在刻蚀掩膜层中形成多个虚拟沟道孔图案910和顶部切口图案920，以形成图案化的刻蚀掩膜层900。示例性地，以图案化的刻蚀掩膜层900为掩蔽刻蚀叠层结构可包括：经由虚拟沟道孔图案910和顶部切口图案920同时刻蚀叠层结构200，其中顶部切口图案920的宽度小于每个虚拟沟道孔图案910的开口尺寸，以使得在经由虚拟沟道孔图案910的刻蚀停止之前，经由顶部切口图案920的刻蚀自动停止。
81.应理解，在实际刻蚀工艺中，刻蚀形成的虚拟沟道孔和顶部切口均应为类似圆锥形状，即虚拟沟道孔靠近叠层结构顶面的开口尺寸大于其靠近衬底的尺寸，顶部切口靠近介质层顶面的宽度大于其靠近阶梯台阶的宽度。当顶部切口图案920的宽度较小时，经由顶部切口图案920的刻蚀进行到一定深度后将自动停止。因此，本技术可通过控制顶部切口图案920的宽度来实现经由顶部切口图案920的刻蚀可停止于阶梯台阶中的第一顶部切口结构300内。虚拟沟道孔图案910的开口尺寸大于顶部切口图案920的宽度，这样经由顶部切口图案920的刻蚀自动停止后经由虚拟沟道孔图案910的刻蚀还未停止。
82.在本技术的示例性实施方式中，可通过控制虚拟沟道孔图案910的开口尺寸以及
顶部切口图案920的宽度，来刻蚀形成虚拟沟道孔700和顶部切口800。虚拟沟道孔700可贯穿叠层结构200并延伸至衬底100，以及顶部切口800可穿透缓冲层610以与第一顶部切口结构300部分重叠。示例性地，可控制虚拟沟道孔的开口尺寸远大于顶部切口800的宽度。当顶部切口图案920的宽度较小时，经由顶部切口图案920刻蚀形成的顶部切口800的宽度较小。当经由顶部切口图案920的刻蚀进行到一定深度自动停止后，可以实现顶部切口800仅穿过缓冲层610或穿过缓冲层610以及缓冲层610下方的第一顶部切口结构300的一部分，从而可保证顶部切口800不会穿透第一顶部切口结构300。
83.应理解，本技术实施例并未具体限定虚拟沟道孔的数量，虚拟沟道孔的数量可以根据需要来调整，这取决于三维存储器的体积大小。
84.示例性地，可通过例如干法刻蚀工艺在叠层结构200中形成多个虚拟沟道孔700和顶部切口800，使虚拟沟道孔700沿叠层厚度方向贯穿叠层结构200并延伸至衬底100中，以及顶部切口800可穿透缓冲层610以与第一顶部切口结构300部分重叠。在另一些实施方式中，也可在虚拟沟道孔700到达衬底100之前停止上述蚀刻工艺，执行后续的冲压工艺以进一步将虚拟沟道孔700延伸到衬底100中。
85.本技术实施例提供的三维存储器可通过垂直堆叠多层数据存储单元来解决二维或者平面闪存带来的限制，以支持在更小的空间内容纳更高的存储容量，进而有效降低成本和能耗。三维存储器中的虚拟沟道孔700可起到支撑的作用，以防止牺牲层212去除后整体结构坍塌。
86.在本技术的示例性实施方式中，如图9所示，可采用第二填充材料和第三填充材料填充虚拟沟道孔700和顶部切口800以形成虚拟沟道结构710和第二顶部切口结构810。示例性地，第三填充材料、第二填充材料的材质可与第一填充材料的材质相同，当然第三填充材料、第二填充材料的材质也可与第一填充材料320的材质不同。例如，第三填充材料和第二填充材料可包括氧化硅、氮氧化硅、氮化硅、teos或掺入氟、碳、氮和/或氢的氧化硅等任何合适的绝缘材料。图10示出了图9中的三维存储器结构沿a-a方向的剖面结构，从图10中可以看出，刻蚀形成的第二顶部切口结构810与第一顶部切口结构300的整体高度h小于沟道结构400以及虚拟沟道结构710的高度。
87.示例性地，在平行于衬底100的平面上，沟道结构400所在的区域、虚拟沟道孔700所在的区域以及顶部切口800所在的区域彼此不重叠。换言之，在平行于衬底100的平面上，沟道结构400所在的区域、虚拟沟道结构710所在的区域以及第二顶部切口结构810所在的区域彼此不重叠。应理解，在实际工艺中可根据实际尺寸需求，具体设置沟道结构400、虚拟沟道结构710以及第二顶部切口结构810的位置关系。
88.本技术实施例另一方面提供了一种半导体结构。
89.半导体结构可包括衬底100、叠层结构200、第一顶部切口结构300(图3)、多个阶梯台阶500(图5)、介质层600以及第二顶部切口结构810(图9)。
90.在本技术的示例性实施方式中，衬底100可例如是多晶硅衬底、单晶硅(si)衬底、单晶锗(ge)衬底、硅锗(gesi)衬底、碳化硅(sic)衬底，或者绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底，或者包括其它元素半导体或化合物半导体的衬底，诸如gaas、inp或sic等。在一个实施方式中，衬底100还可以是叠层结构，例如si/sige等。在另外的实施方式中，衬底100还可以是其它外延结构，例如绝缘体上锗硅(sgoi)等。
91.在本技术的示例性实施方式中，叠层结构200可位于衬底100的一侧，并包括多个堆叠层。在衬底100上形成叠层结构200可以通过一个或多个沉积工艺来实现。形成叠层结构200的沉积工艺包括但不限于原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合。
92.在本技术的示例性实施方式中，第一顶部切口结构300可沿平行于衬底100的第一方向x延伸，并且可至少穿透多个堆叠层中最远离衬底100的堆叠层220。
93.在本技术示例性实施方式中，阶梯台阶500可位于叠层结构200中。介质层600可覆盖于阶梯台阶上。第二顶部切口结构810可沿平行于衬底100的第一方向x延伸，穿过介质层600并延伸至阶梯台阶中的第一顶部切口结构300内。
94.在本技术示例性实施方式中，半导体结构还可包括虚拟沟道结构710。虚拟沟道结构710可贯穿叠层结构200并延伸至衬底100。示例性地，虚拟沟道结构710的开口尺寸可大于第二顶部切口结构810的宽度。第二顶部切口结构810在介质层600顶面上的宽度可近似等于第一顶部切口结构300的宽度。
95.在本技术示例性实施方式中，介质层600可包括缓冲层610(图5)和绝缘填充层620(图6)。缓冲层610可形成于多个阶梯台阶的顶面。绝缘填充层620可形成于缓冲层610的顶面和阶梯台阶的侧壁。
96.在本技术示例性实施方式中，缓冲层610的材料可包括氮化硅。
97.在本技术示例性实施方式中，第二顶部切口结构810可沿平行于衬底100的方向(如第一方向x)延伸且穿透阶梯台阶的顶面上形成的缓冲层610。应理解，受限于实际刻蚀工艺，形成的第二顶部切口结构810应为类似圆锥形状，即第二顶部切口结构810靠近介质层顶面的宽度大于其靠近阶梯台阶的宽度。
98.在本技术示例性实施方式中，半导体结构还可包括沟道结构400。沟道结构400可贯穿叠层结构200并延伸至衬底100。
99.示例性地，在平行于衬底100的平面上，沟道结构400所在的区域、虚拟沟道孔700所在的区域以及顶部切口800所在的区域彼此不重叠。换言之，在平行于衬底100的平面上，沟道结构400所在的区域、虚拟沟道结构710所在的区域以及第二顶部切口结构810所在的区域彼此不重叠。
100.图11是根据本技术一个实施方式的三维存储器的结构示意图。
101.如图11所示，本技术至少一个实施方式还提供了一种三维存储器1100。三维存储器1100可包括半导体结构1110和外围电路1120。半导体结构1110可与上文中任意实施方式的所描述的半导体结构相同，本技术对此不再赘述。外围电路1120可与半导体结构1110电连接。
102.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容在此不再赘述。
103.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性的。
104.图12是根据本技术一个实施方式的存储系统2000的结构示意图。
105.如图12所示，本技术至少一个实施方式还提供了一种存储系统2000。存储系统
2000可包括存储器2100和控制器2200。存储器2100可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。存储系统2000可以是二维存储系统或者三维存储系统，下面以三维存储系统为例进行说明。
106.三维存储系统2000可包括三维存储器2100、控制器2200和主机2300。三维存储器2100可与上文中任意实施方式的所描述的三维存储器相同，本技术对此不再赘述。控制器2200可通过通道ch控制三维存储器2100，并且三维存储器2100可响应于来自主机2300的请求基于控制器2200的控制而执行操作。三维存储器2100可通过通道ch从控制器2300接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器2100可对由地址选择的区域执行与命令相对应的内部操作。
107.在一些实施方式中，三维存储系统可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
108.图13是本技术实施方式提供的电子设备3000的结构示意图。
109.如图13所示，本技术至少一个实施方式还提供了一种电子设备3000。电子设备3000包括存储器3100。存储器3100可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。电子设备3000可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等带有存储功能的设备。因而，可根据电子设备3000的具体设备类型确定电子设备3000的其他模块，例如控制器。其他模块可通过诸如通道等控制三维存储器3100，并且三维存储器3100可通过诸如通道等从其他模块接收命令cmd和地址addr，并且访问响应于该地址而从存储单元阵列中选择的区域。本技术对此不做限定。
110.本技术提供外围电路、存储器、存储系统和电子设备，由于设置了本技术提供的金属互连结构，因而具有与所述金属互连结构相同的有益效果，在此不做赘述。
111.以上描述仅为本技术实施例的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术实施例中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术实施例中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。