半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求于2020年7月29日在韩国知识产权局递交的韩国专利申请no.10-2020-0094189的权益，其全部公开内容通过引用合并于此。
技术领域
3.本公开涉及半导体存储元件。


背景技术：

4.随着半导体存储元件逐渐变得高度集成，各个电路图案进一步小型化，以在相同的面积中实现更多的半导体器件。另一方面，掩埋沟道阵列晶体管(bcat)可以通过包括掩埋在沟槽中的栅电极以保证足够的有效沟道长度来最小化短沟道效应。当通过金属回蚀工艺形成半导体元件的多个掩埋栅电极时，可能希望所提供的用于蚀刻的结构在金属回蚀工艺中具有好的发散特性，以使所形成的掩埋栅电极均匀并且因此使所形成的半导体存储元件可靠。


技术实现要素：

5.本公开的方面提供了一种半导体存储元件，其中，通过在外围电路区中形成包括掩埋沟道阵列晶体管(bcat)的虚设图案而提高了存储单元区的栅图案的金属回蚀(meb)发散特性。
6.本公开的方面还提供了一种用于制造半导体存储元件的方法，其中，通过在外围电路区中形成包括掩埋沟道阵列晶体管(bcat)的虚设图案而提高了存储单元区的栅图案的金属回蚀(meb)发散特性。
7.然而，本公开的实施例不限于本文所阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员而言将变得更加清楚。
8.根据本公开的实施例，提供了一种半导体存储元件，包括：衬底，包括存储单元区和外围电路区；有源区，位于所述存储单元区中；栅图案，掩埋在所述有源区中；导线，设置在所述栅图案上；第一区，包括设置在所述外围电路区中的多个外围元件；虚设图案，掩埋在所述外围电路区中；以及第二区，包括所述虚设图案并且不与所述第一区重叠。
9.根据本公开的实施例，一种半导体存储元件包括：衬底，所述衬底包括：包括多个栅沟槽的存储单元区和包括多个虚设沟槽的外围电路区；多个外围元件，设置在所述外围电路区中并且不与所述多个虚设沟槽重叠；多个栅图案，包括填充在所述多个栅沟槽中的金属材料；以及多个虚设图案，包括填充在所述多个虚设沟槽中的所述金属材料，其中，由所述栅图案内的所述金属材料形成的结构在第一方向上从底部到顶部的长度彼此相同，并且所述虚设图案是浮置的。
10.根据本公开的实施例，一种半导体存储元件包括：存储单元区，包括在第一方向上
和c-c’截取的截面的示例性截面图。
29.参考图1至图3，根据本公开的实施例的半导体存储元件可以包括衬底10、衬底10上的存储单元区mcr、以及衬底10上的外围电路区pcr。
30.作为参考，在衬底10中的存储单元区mcr和外围电路区pcr之间，可以形成沿着存储单元区mcr的周界的单元边界区，以隔离存储单元区mcr和外围电路区pcr。
31.衬底10可以包括存储单元区mcr。存储单元区mcr可以包括多个有源区act。可以由在衬底10内部形成的元件隔离膜来限定有源区act。例如，有源区act可以与衬底10的由器件隔离图案包围的部分相对应。如图1所示，随着半导体存储元件的设计规则的减少，每个有源区act可以是隔离的形状并且以一条对角线或斜线的形式没置。例如，有源区act可以在第三方向d3上延伸，并且可以彼此平行地布置。
32.栅图案100可以设置为在第二方向d2上跨有源区act延伸。栅图案100可以彼此平行地延伸。栅图案100可以是例如多个字线wl。字线wl可以在第一方向d1上以等间隔设置。字线wl中的每一个可以具有弯曲的底表面。在本公开的实施例中，一个有源区act可以与一对字线wl交叉。字线wl的宽度或字线wl之间的间隔可以根据设计规则确定。
33.作为参考，为了便于说明，在下面的所有说明中，将省略存储连接区、位线连接区和有源区act中所包括的多个位线bl、以及直接接触部dc、掩埋接触部bc和连接到多个位线的着落焊盘lp。
34.字线wl或栅图案100可以形成为掩埋在衬底10内部的结构。例如，因为半导体存储元件高度集成，所以构成半导体存储元件的单元晶体管的图案线宽和间隔变得非常小，并且晶体管的沟道长度因此逐渐减小。当晶体管的沟道长度变得小于晶体管的操作所需要的有效沟道长度时，晶体管的电特性可能由于短沟道效应而明显下降。例如，短沟道效应可以导致漏电流的生成。为了防止这个问题，如图2和图3所示，可以在存储单元区mcr中形成诸如凹陷沟道型晶体管或具有掩埋在衬底10内部的栅图案100或字线wl的掩埋沟道阵列晶体管(bcat)之类的结构，以保证足够的有效沟道长度。bcat可以比传统晶体管提供更好的漏电流特性，例如gidl(栅极感应漏极泄露)。字线wl可以与有源区act具有小于90度的角度。
35.衬底10可以是体硅(si)或绝缘体上硅(soi)。与此相对，衬底10可以是硅衬底，或者可以包括但不限于其他材料，例如，硅锗、绝缘体上硅锗(sgoi)、锑化铟(insb)、碲化铅(pbte)化合物、砷化铟(inas)、磷化铟(inp)、砷化镓(gaas)或锑化镓(gasb)。此外，衬底10可以包括一个或多个半导体层或结构，并且可以包括半导体器件的有源部分或可操作部分。在以下说明中，将衬底10作为硅衬底进行说明。
36.作为参考，为了便于说明，在以下所有说明中，虽然衬底可以包括例如作为元件隔离膜形成的氧化硅(sio2)膜、氮化硅(si3n4)膜或氮氧化硅(sion)膜中的至少一种，但是元件隔离膜不限于此且将被省略。
37.栅图案100可以形成在衬底10上，并且可以跨有源区act形成。一个栅图案100可以包括形成在衬底10中的栅沟槽101(或可以被称为栅凹陷101，并且在下文中，将其描述和说明为栅沟槽)、栅绝缘膜103、栅电极105(可以被称为导电材料105或金属材料105，并且在下文中，将其描述和说明为栅电极)和栅封盖图案107。例如，栅电极105可以是由导电材料或金属材料形成的结构。此处，栅电极105可以对应于字线wl。
38.栅绝缘膜103可以沿栅沟槽101的侧壁和底表面延伸，并且可以沿栅沟槽101的至
少一部分的廓线延伸。
39.栅电极105可以在栅绝缘膜103上形成，并且可以填充栅沟槽101的一部分。因此，栅绝缘膜103可以被设置在栅电极105和栅沟槽101的内表面之间。
40.衬底10可以包括外围电路区pcr。外围电路区pcr可以设置在衬底10上以与存储单元区mcr在第一方向d1上分隔开。然而，本公开不限于此。例如，外围电路区pcr也可以设置在衬底10上以与存储单元区mcr在各种其他方向(例如，第三方向d3)上分隔开。
41.外围电路区pcr可以包括：包括多个外围元件300的第一区、以及包括虚设图案200的第二区。第二区也可以被称为虚设图案区。多个外围元件300可以是例如向形成在存储单元区mcr中的存储单元发送电信号和从该存储单元接收电信号的各种元件。因此，多个外围元件300可以包括具有不同结构、形状和尺寸的用于执行不同功能的各种元件。例如，虽然多个外围元件300可以包括页缓冲器组件元件、行解码器组件元件、列解码器组件元件等，但是多个外围元件300不限于此。
42.在外围电路区pcr中，可以形成除了包括多个外围元件300的第一区和包括虚设图案200的第二区以外的空间。或者，在外围电路区pcr中，除了包括多个外围元件300的第一区以外的剩余区可以填充有包括虚没图案200的第二区。即，包括多个外围元件300的第一区和包括虚设图案200的第二区彼此不重叠。
43.当在第四方向d4上查看时的多个外围元件300的形状和虚设图案200的形状不限于图1，而是可以是各种形状。例如，多个外围元件300和虚设图案200可以具有彼此不同的形状、或者可以具有相同的形状但是具有彼此不同的尺寸。此外，当在第四方向d4上查看时的虚设图案200的布置不限于图1，并且可以在各种位置处以各种形状随机设置。在本公开的实施例中，虚设图案200的形状可以包括但不限于：圆形形状、椭圆形形状、三角形形状、菱形形状、方形形状、矩形形状、线形形状和多边形形状。虚设图案200可以在第一方向d1上线形地或以z字方式布置。外围电路区pcr的大部分可以由虚设图案200占据。例如，当在第四方向d4上查看时，外围电路区pcr中的包括虚设图案200的第二部分可以占据除了包括多个外围元件300的第一区以外的剩余部分的100％、90％、80％等。即，例如，当在第四方向d4上查看时的外围电路区pcr中的由包括多个外围元件300的第一区占据的面积可以小于当在第四方向d4上查看时的外围电路区pcr中的由包括虚设图案200的第二区占据的面积。例如，第二区的面积可以大于第一区的面积。
44.虚设图案200可以形成为掩埋在衬底10中的结构。例如，如图2和图3所示，可以在外围电路区pcr中形成诸如掩埋沟道阵列晶体管(bcat)之类的结构，其中，将凹陷型的虚设图案200掩埋在衬底10内部。例如，在存储单元区mcr中形成掩埋在衬底10内部的栅图案100或字线wl期间，可以在外围电路区pcr中同时形成掩埋在衬底10内部的虚设图案200。
45.可以在衬底10上形成虚设图案200。一个虚设图案200可以包括形成在衬底10中的虚设沟槽201(或可以被称为沟槽201，并且在下文中，将其描述和说明为虚设沟槽)、栅绝缘膜203、栅电极205(可以被称为导电材料205或金属材料205，并且在下文中，将其描述和说明为栅电极)和栅封盖图案207。例如，栅电极205可以是由导电材料或金属材料形成的结构。根据本公开的实施例的虚设图案200的栅电极205处于电浮置状态。导线110可以被设置在栅图案100上。例如，根据本公开的实施例的存储单元区mcr中的栅图案的栅电极105可以通过导电过孔115电连接到导线110以接收电信号。然而，根据本公开的实施例的外围电路
区pcr的栅电极205可以保持在浮置状态而没有电连接的目标。因为外围电路区pcr中的第二区包括处于浮置状态的虚设图案200，所以第二区可以是浮置的。换言之，第二区中的虚设图案200的栅电极205可以不进行电连接。
46.栅绝缘膜203可以沿虚设沟槽201的侧壁和底表面延伸，并且可以沿虚设沟槽201的至少一部分的廓线延伸。
47.栅绝缘膜103和栅绝缘膜203可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或具有比氧化硅(sio2)的介电常数更高的介电常数的高介电常数材料。高介电常数材料可以包括例如氧化铪(hfo2)、铪硅氧化物(hfsio4)、铪锆氧化物(hfzro4)、铪钽氧化物(hf2ta2o9)、铪铝氧化物(hfalo3)、氧化镧(la2o3)、镧铝氧化物(laalo3)、氧化锆(zro2)、锆硅氧化物(zrsio4)、氧化钽(ta2o5)、氧化钛(tio2)、钡锶钛氧化物(basrti2o6)、钡钛氧化物(batio3)、锶钛氧化物(srtio3)、氧化钇(y2o3)、氧化锂(li2o)、氧化铝(al2o3)、铅钪钽氧化物(pb(sc，ta)o3)、铌酸铅锌[pb(zn
1/3
nb
2/3
)o3]或其组合中的至少一种。
[0048]
栅电极205可以在栅绝缘膜203上形成，并且可以填充虚设沟槽201的一部分。
[0049]
栅电极105和栅电极205可以包括例如多晶硅(p-si)、氮化钛(tin)、碳化钽(tac)、氮化钽(tan)、氮化硅钛(tisin)、氮化硅钽(tasin)、氮化钽钛(tatin)、氮化钛铝(tialn)、氮化钽铝(taaln)、钨(w)、氮化钨(wn)、钌(ru)、钛铝(tial)、碳氮化钛铝(tialcn)、碳化钛铝(tialc)、碳化钛(tic)、碳氮化钽(tacn)、铝(al)、铜(cu)、钴(co)、钛(ti)、钽(ta)、镍(ni)、铂(pt)、镍铂(nipt)、铌(nb)、氮化铌(nbn)、碳化铌(nbc)、钼(mo)、氮化钼(mon)、碳化钼(moc)、碳化钨(wc)、铑(rh)、钯(pd)、铱(ir)、锇(os)、银(ag)、金(au)、锌(zn)、钒(v)及其组合中的至少一种。
[0050]
栅封盖图案107和栅封盖图案207可以包括例如氮化硅(si3n4)、氮氧化硅(sion)、氧化硅(sio2)、碳氮化硅(sicn)、碳氮氧化硅(siocn)及其组合中的至少一种。
[0051]
因为在根据本公开的实施例的半导体存储元件的外围电路区pcr中形成虚设图案200，所以根据本公开的实施例的半导体存储元件的存储单元区mcr的栅图案100的金属回蚀(meb)发散特性可以提高。
[0052]
更具体地，构成存储单元区mcr的栅图案100的栅电极105的分布可以恒定。即，各个栅电极105在第四方向d4上从最低端p1到最上部p2的长度可以形成为彼此相同。如图2所示，p1可以表示栅电极105在第四方向d4上的最低端的高度，并且p2可以表示栅电极105在第四方向d4上的最上部的高度。因此，各个接触点c_p在第四方向d4上的高度可以彼此相同，存储单元区mcr的栅图案100的栅电极105在该接触点c_p上与导电过孔115接触。如图3所示，c_p可以表示在栅电极105和导电过孔115之间的接触点的高度。接触点c_p可以表示接触点在c_p高度处。例如，作为示例在图3示出的五个接触点可以具有在c_p高度处的相同的高度。例如，可以获得存储单元区mcr的栅图案100中的栅电极105的更好的金属回蚀发散特性。因此，因为栅电极105和导电过孔115分别彼此接触的接触区c_r的接触面积被制作得相同，所以可以获得存储单元区mcr中的栅图案100的导电过孔115的均匀的电阻分布。例如，作为示例在图3示出的五个接触面积可以具有相同的尺寸。将通过图4对此进行详细说明。
[0053]
图4是示出经放大的图3的接触区c_r的示例性放大视图。
[0054]
参考图3和图4，栅电极105和导电过孔115彼此接触的部分的面积可以是当在第四
方向d4上查看时的导电过孔115在接触点c_p处的面积。即，当在第四方向d4上查看时的导电过孔115与栅电极105在接触点c_p处的接触面积可以在栅图案100中具有相同的分布。换言之，导电过孔115和栅电极105的接触面积可以具有相同的尺寸。例如，通过设置栅图案100中的栅电极105和导电过孔115分别彼此接触的接触区c_r的均匀的接触面积分布，可以获得存储单元区mcr中的栅图案100相对于导电过孔115的均匀的电阻分布。
[0055]
下面将参考图5至图9说明用于制造根据本公开的实施例的半导体存储元件的方法。为了简化说明，将说明用于制造根据本公开的实施例的半导体存储元件的方法的中间步骤。在下文中，将不提供上述内容的重复说明。
[0056]
图5至图9是说明用于制造根据本公开的实施例的半导体存储元件的方法的中间步骤图。
[0057]
参考图2和图5，在衬底10之上的存储单元区mcr中形成多个栅凹陷101。多个栅凹陷101中的每一个可以依次形成，以沿第一方向d1彼此分隔开。图5中示出作为示例的五个栅凹陷101。在衬底10上的存储单元区mcr中形成的多个栅凹陷101的数量和间隔不限于此。
[0058]
在衬底10之上的外围电路区pcr中形成多个沟槽201。多个沟槽201中的每一个可以依次形成，以沿第一方向d1彼此分隔开。图5中示出作为示例的两个沟槽201。在衬底10上的外围电路区pcr中形成的多个沟槽201的数量和间隔不限于此。栅凹陷101的形状和尺寸以及沟槽201的形状和尺寸在图5中示出为相同，但是本公开不限于此。例如，栅凹陷101和沟槽201可以具有彼此不同的形状、或者可以具有相同的形状但是具有彼此不同的尺寸。
[0059]
在衬底10上的存储单元区mcr中形成的多个栅凹陷101上形成栅绝缘膜103。作为参考，在多个栅凹陷101上形成栅绝缘膜103以前，为了防止在多个栅凹陷101的内壁上形成的栅绝缘膜103的阶梯覆盖变差，可以在形成热氧化膜以后形成栅绝缘膜103。备选地，可以通过例如化学气相沉积(cvd)工艺和/或原子层沉积(ald)工艺来形成栅绝缘膜103。可以以共形的方式沿多个栅凹陷101的侧壁形成栅绝缘膜103。
[0060]
在衬底10上的外围电路区pcr中形成的多个沟槽201上形成栅绝缘膜203。作为参考，在多个沟槽201上形成栅绝缘膜203以前，为了防止在多个沟槽201的内壁上形成的栅绝缘膜203的阶梯覆盖变差，可以在形成热氧化膜以后形成栅绝缘膜203。备选地，可以通过例如化学气相沉积(cvd)工艺和/或原子层沉积(ald)工艺来形成栅绝缘膜203。可以以共形的方式沿多个沟槽201的侧壁形成栅绝缘膜203。
[0061]
因为栅绝缘膜103和栅绝缘膜203可以同时形成，并且栅绝缘膜103和栅绝缘膜203的材料如在图1至图3中所说明的，所以将不提供其详细描述。在本公开的实施例中，栅绝缘膜103和栅绝缘膜203可以包括中温或高温气相沉积的氧化硅(sio2)膜或高密度等离子化学气相沉积法(hdpcvd)沉积的氧化硅(sio2)膜。
[0062]
接着，参考图2、图6和图7，在栅绝缘膜103和栅绝缘膜203上形成导电材料。例如，将导电材料(或金属材料)成核气体400注入到衬底10上的存储单元区mcr和外围电路区pcr。导电材料成核气体400可以是用于沉积构成图1至图3所描述的栅电极105和栅电极205的材料的成核气体。成核气体是促进体导电材料的后续形成的气体，并且可以在栅绝缘膜103和栅绝缘膜203上以共形的方式形成。在下文中，将在构成栅电极105和栅电极205的导电材料是钨(w)的假设下进行说明。
[0063]
将成核钨(w)气体400注入到衬底10上的存储单元区mcr和外围电路区pcr中。在本
公开的实施例中，成核钨(w)气体400可以包括六氟化钨(wf6)和硅烷(sih4)的气体混合物，以形成用作种子或成核层的钨(w)的初始层。然而，本公开不限于此。例如，成核钨(w)气体400可以包括：诸如例如六氟化钨(wf6)、六氯化钨(wcl6)和六羰基钨(w(co)6)之类的各种含钨气体中的一种或多种；以及，诸如例如氢气(h2)、硅烷(sih4)、乙硅烷(si2h6)、肼(n2h4)、乙硼烷(b2h6)和锗烷(geh4)之类的各种还原剂中的一种或多种。成核钨(w)气体400可以沿第四方向d4注入(410)到存储单元区mcr中。此外，成核钨(w)气体400可以沿第四方向d4注入(420)到外围电路区pcr中。沿相应的注入方向410和注入方向420注入的成核钨(w)气体400可以沉积在相应的栅绝缘膜103和栅绝缘膜203上。
[0064]
用于形成上述导电材料的成核气体400可以例如通过原子层沉积方法(ald)沉积在栅绝缘膜103和栅绝缘膜203上。用于沉积成核气体400的方法不限于此。例如，用于形成上述导电材料的成核气体400可以通过化学气相沉积(cvd)工艺沉积在栅绝缘膜103和栅绝缘膜203上。
[0065]
因为也在根据本公开的实施例的半导体存储器件的外围电路区pcr中形成了沟槽201，所以注入到衬底10上的成核气体400可以注入到沟槽201中。即，当在外围电路区pcr中不形成沟槽201时，在注入到外围电路区pcr上的成核气体400可以注入的空间中仅存在存储单元区mcr的栅凹陷101。因此，过量成核气体400可以从外围电路区pcr流到存储单元区mcr。因此，因为注入到外围电路区pcr上的成核气体400注入到成核气体400可以注入的最近的存储单元区mcr的栅凹陷101中，所以在存储单元区mcr的每个栅凹陷101中形成的成核层400的厚度可能不均匀。将参考图10至图18在以后对此进行说明。
[0066]
在根据本公开的实施例的半导体存储元件中，因为也在外围电路区pcr中形成了沟槽201，注入到衬底10上的成核气体400也注入到沟槽201中，所以在存储单元区mcr的栅凹陷101中形成的成核气体可以具有均匀的分布。例如，在外围电路区pcr中形成的沟槽201可以允许注入到衬底10上的成核气体400保持在外围电路区pcr中，并且可以防止成核气体400流到存储单元区mcr。
[0067]
接着，参考图2和图8，体钨(w)105和205(即，栅电极105和栅电极205)通过成核钨(w)气体400生成。例如，可以通过cvd工艺、通过使用诸如氢气(h2)之类的还原剂还原六氟化钨(wf6)将体钨(w)沉积为体钨(w)105和205。在本公开的实施例中，可以将六氟化钨(wf6)和氢气(h2)的气体混合物用于在钨(w)成核层上形成钨(w)体层。
[0068]
接着，参考图2和图9，蚀刻由体钨(w)105和205以及成核钨(w)气体400制成的栅凹陷101和虚设沟槽201的内部。沉积的成核钨(w)气体400可以形成钨(w)成核层。此时，因为形成栅凹陷101和虚设沟槽201的内部的体钨(w)105和205与成核钨(w)气体400的比率的分布一样，所以可以提高由于蚀刻而形成的金属回蚀发散特性。例如，在第四方向d4上的体钨(w)105的最上部p2和体钨(w)205的最上部p2可以形成在相同的高度。
[0069]
在根据本公开的实施例的半导体存储元件中，为了说明通过在外围电路区pcr中形成的虚设图案200所提高的金属回蚀发散特性的提高，下面将参考图10至图18说明当在外围电路区pcr中不形成虚设图案200时金属回蚀发散特性变差的原因。为了简化说明起见，将不提供上述内容的重复说明。
[0070]
图10是示出包括不包括虚设图案的外围电路区的半导体存储元件的示例图。图11是示出沿图10的线a-a’截取的截面的示例性截面图。图12是示出沿图10的线b-b’和c-c’截
取的截面的示例性截面图。
[0071]
参考图10至图12，为了与根据本公开的实施例的半导体存储元件进行比较，要进行比较的半导体存储元件可以包括衬底10、衬底10上的存储单元区mcr、以及衬底10上的外围电路区pcr。
[0072]
要进行比较的半导体存储元件在外围电路区pcr中不包括虚设图案，这与根据本公开的实施例的半导体存储元件不同。即，要进行比较的半导体存储元件可以仅形成包括外围电路区pcr中的多个外围元件300的第一区。
[0073]
当外围电路区pcr不包括虚设图案时，存储单元区mcr的栅图案100的金属回蚀meb发散特性可能变差。即，各个栅图案100_1至100_5的栅电极105_1至栅电极105_5的分布可能不恒定。
[0074]
更具体地，第一栅图案100_1的第一栅电极105_1的在第四方向上从第一点p1到第六点p6的长度、第二栅图案100_2的第二栅电极105_2的在第四方向上从第一点p1到第五点p5的长度、第三栅图案100_3的第三栅电极105_3的在第四方向上从第一点p1到第四点p4的长度、第四栅图案100_4的第四栅电极105_4的在第四方向上从第一点p1到第三点p3的长度、以及第五栅图案100_5的第五栅电极105_5的在第四方向上从第一点p1到第二点p2的长度可以彼此不同。如图11所示，p1可以表示第一栅电极至第五栅电极105_1、105_2、105_3、105_4和105_5在第四方向d4上的最低端的高度，并且p6、p5、p4、p3和p2可以各自分别表示第一栅电极至第五栅电极105_1、105_2、105_3、105_4和105_5中的每一个在第四方向d4上的最上部的高度。
[0075]
如上所述，由于栅图案100_1至栅图案100_5的各个栅电极105_1至栅电极105_5的非均匀分布，在栅电极105_1至栅电极105_5和导电过孔115_1至导电过孔115_5之间可能出现一个缺陷或多个缺陷。
[0076]
更具体地，第一栅图案100_1的第一栅电极105_1与第一导电过孔115_1接触的第一接触点c_p6在第四方向d4上的高度、第二栅图案100_2的第二栅电极105_2与第二导电过孔115_2接触的第二接触点c_p5在第四方向d4上的高度、第三栅图案100_3的第三栅电极105_3与第三导电过孔115_3接触的第三接触点c_p4在第四方向d4上的高度、第四栅图案100_4的第四栅电极105_4与第四导电过孔115_4接触的第四接触点c_p3在第四方向d4上的高度、以及第五栅图案100_5的第五栅电极105_5与第五导电过孔115_5接触的第五接触点c_p2在第四方向d4上的高度可以彼此不同。参考图11和图12，第一接触点至第五接触点c_p6、c_p5、c_p4、c_p3和c_p2可以分别对应于第六点至第二点p6、p5、p4、p3和p2。
[0077]
由于各个栅图案100_1至100_5的栅电极105_1至栅电极105_5的非均匀分布，栅电极105_1至栅电极105_5和导电过孔115_1至导电过孔115_5之间的接触电阻的分布可能不均匀。
[0078]
将参考图13和图12详细地对其进行说明。
[0079]
图13是以经放大的方式示出图12的接触区c_r1至接触区c_r5的示例性放大视图。
[0080]
一起参考图12和图13，第一栅图案100_1的第一栅电极105_1与第一导电过孔115_1接触的第一接触点c_p6的第一接触区c_r1中的第一接触面积、第二栅图案100_2的第二栅电极105_2与第二导电过孔115_2接触的第二接触点c_p5的第二接触区c_r2中的第二接触面积、第三栅图案100_3的第三栅电极105_3与第三导电过孔115_3接触的第三接触点c_p4
的第三接触区c_r3中的第三接触面积、第四栅图案100_4的第四栅电极105_4与第四导电过孔115_4接触的第四接触点c_p3的第四接触区c_r4中的第四接触面积、以及第五栅图案100_5的第五栅电极105_5与第五导电过孔115_5接触的第五接触点c_p2的第五接触区c_r5中的第五接触面积可以彼此不同。在本公开的实施例中，第一接触面积至第五接触面积的尺寸可以从第一接触区c_r1中的第一接触面积向第五接触区c_r5中的第五接触面积逐渐地减小。由于第一接触面积至第五接触面积的尺寸的非均匀分布，栅电极105_1至栅电极105_5和导电过孔115_1至导电过孔115_5之间的接触电阻的分布可能不均匀。例如，因为第五接触区c_r5中的第五接触面积在第一接触面积至第五接触面积中具有最小的尺寸，所以第五栅电极105_5和第五导电过孔115_5之间的接触电阻可能最高。
[0081]
还可能存在第五栅电极105_5与第五导电过孔115_5不接触的情况，这与图12和图13的第五接触点c_p2不同。
[0082]
当栅电极与导电过孔不接触时，可能出现半导体存储元件的接触缺陷，并且可能破坏半导体存储元件的整体性能。
[0083]
下面将参考图14至图19详细地说明当在外围电路区pcr中不形成虚设图案时出现上述问题的原因。
[0084]
图14至图18是用于说明用于制造包括不包括虚设图案的外围电路区的半导体存储元件的方法的中间步骤图。
[0085]
参考图14，与图5不同，要进行比较的半导体存储元件不具有在外围电路区pcr中形成的虚设沟槽。
[0086]
在下文中，参考图15，与图6不同，因为在要进行比较的半导体存储元件的外围电路区pcr中没有形成虚设沟槽，所以注入到外围电路区pcr上的成核气体400没有注入到衬底10上的外围电路区pcr中。
[0087]
因为在外围电路区pcr中没有形成虚设沟槽，所以注入到外围电路区pcr上的成核气体400可以沿路径420注入到邻近外围电路区pcr的存储单元区mcr。此时，因为注入到外围电路区pcr的成核气体400的量受限，所以大量的成核气体400可以累积在存储单元区mcr中邻近外围电路区pcr设置的栅沟槽(例如，第五栅沟槽101_5)中。相对少的量的成核气体400可以累积在存储单元区mcr中远离外围电路区pcr设置的栅沟槽(例如，第一栅沟槽101_1)中。
[0088]
参考图16，在第一栅沟槽101_1中形成的成核气体400的量、在第二栅沟槽101_2中形成的成核气体400的量、在第三栅沟槽101_3中形成的成核气体400的量、在第四栅沟槽101_4中形成的成核气体400的量、以及在第五栅沟槽101_5中形成的成核气体400的量可以彼此不同。在本公开的实施例中，在第一栅沟槽101_1至第五栅沟槽101_5中形成的成核气体400的量可以从在第一栅沟槽101_1中形成的成核气体400的量到在第五栅沟槽101_5中形成的成核气体400的量逐渐地增加。沉积的成核钨(w)气体400可以形成钨(w)成核层。
[0089]
参考图17，由于在多个栅沟槽101_1至101_5中形成的成核气体400的量的差异，在多个栅沟槽101_1至101_5中形成的体钨(w)105_1至105_5的量也可以彼此不同。
[0090]
参考图18，由于在多个栅沟槽101_1至101_5中形成的成核气体400和体钨(w)105_1至105_5之间的比率的差异，多个栅沟槽101_1至101_5中的每一个相对于导电材料105_1至导电材料105_5的蚀刻比率在蚀刻工艺中变得彼此不同。
[0091]
更具体地，在第一栅沟槽101_1中蚀刻的导电材料105_1的量、在第二栅沟槽101_2中蚀刻的导电材料105_2的量、在第三栅沟槽101_3中蚀刻的导电材料105_3的量、在第四栅沟槽101_4中蚀刻的导电材料105_4的量、以及在第五栅沟槽101_5中蚀刻的导电材料105_5的量可以彼此不同。在本公开的实施例中，在第一栅沟槽101_1至第五栅沟槽101_5中蚀刻的导电材料105_1至导电材料105_5的量可以从在第一栅沟槽101_1中蚀刻的导电材料105_1的量到在第五栅沟槽101_5中蚀刻的导电材料105_5的量逐渐地增大。例如，在蚀刻工艺中，被蚀刻的导电材料105_5的量可以大于被蚀刻的导电材料105_1的量。然而，本公开不限于此。例如，在本公开的实施例中，在第一栅沟槽101_1至第五栅沟槽101_5中蚀刻的导电材料105_1至导电材料105_5的量可以从在第一栅沟槽101_1中蚀刻的导电材料105_1的量到在第五栅沟槽101_5中蚀刻的导电材料105_5的量逐渐地减小。
[0092]
由于上述工艺中的原因，在外围电路区pcr中没有形成虚设图案的半导体存储元件的栅电极的金属回蚀发散特性可能变差。
[0093]
可以对没有在外围电路区pcr中形成的虚设图案的半导体存储元件和根据本公开的实施例的具有在外围电路区pcr中形成的虚设图案200的半导体存储元件的金属回蚀发散特性进行比较，并且将参考图19所示的曲线图进行比较。
[0094]
图19是在根据本公开的实施例的半导体存储元件和包括不包括虚设图案的外围电路区的半导体存储元件之间对存储单元区的栅图案的金属回蚀(meb)发散特性进行比较的示例性曲线图。
[0095]
参考图19，曲线图中连接圆圈的虚线示出根据本公开的实施例的半导体存储元件的栅图案的金属回蚀发散。曲线图中连接方块的实线示出要进行比较的半导体存储元件的栅图案的金属回蚀发散。
[0096]
曲线图的x轴方向指示存储单元区mcr中的栅图案(例如，100_1至100_8)在第一方向d1上分布的位置。作为参考，为了清楚地比较金属回蚀发散特性，将以比图2的数量更多的数量来说明曲线图中所示的栅图案的数量。在曲线图的x轴方向上，从第一栅图案100_1至第八栅图案100_8，变得更靠近外围电路区pcr。
[0097]
曲线图的y轴是在第四方向d4上形成的从栅图案100_1至栅图案100_8中的每一个栅图案中的栅电极的底部到顶部的长度。
[0098]
如图所示，根据本公开的实施例的半导体存储元件的栅图案的栅电极的发散度可以具有从最低点min_1到最高点max_1的窄发散度。
[0099]
相反，要进行比较的半导体存储元件的栅图案中的栅电极的发散度可以具有从最低点min_2到最高点max_2的非常宽的发散度。
[0100]
由于上面参考图19阐述的原因，通过形成外围电路区pcr中的虚设图案，根据本公开的实施例的半导体存储元件可以具有存储单元区mcr中的栅图案100_1至栅图案100_8中的栅电极的更好的金属回蚀发散度。
[0101]
图20是示出根据本公开的实施例的半导体存储元件的存储单元区和划线道的示例图。图21是示出沿图20的线a-a’截取的截面的示例性截面图。
[0102]
可以在衬底10上形成用于分割存储单元区mcr和另一存储单元区的划线道(s/l)。例如，划线道可以切割存储单元区。例如，衬底10在划线道(s/l)上被切割。虽然划线道s/l可以具有浅沟槽隔离(sti)结构，但是划线道s/l的结构不限于此。
[0103]
根据本公开的实施例的半导体存储元件可以在划线道s/l中形成虚设图案200。
[0104]
根据本公开的实施例的半导体存储元件可以在外围电路区pcr中形成虚设图案200，并且可以在划线道s/l中形成虚设图案200，如参考图1和图20所说明的。
[0105]
因为对根据本公开的实施例的在划线道s/l中形成虚设图案200的半导体存储元件的说明与根据本公开的实施例的在外围电路区pcr中形成虚设图案200的半导体存储元件的说明类似，所以将不提供其说明。
[0106]
尽管已经参考本公开的实施例具体示出和描述了本公开，但是将理解，在不脱离所附权利要求所限定的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。