具有相对于彼此横向和垂直偏移的导电互连的组件的制作方法

1.集成组件(例如，集成存储器)。具有多层(叠层、层级)并具有在层之间延伸的导电互连的集成组件。


背景技术：

2.在一些应用中，可能需要将电路从一层耦合到另一层。图1至4图示了用于跨层电耦合电路的实例现有技术过程。
3.图1示出了组件1000，其在第一高度层处具有导电结构1002，并且具有从结构1002向上延伸的导电互连1004。在一些应用中，结构1002可以与逻辑电路(例如，互补金属氧化物半导体(cmos))耦合。
4.在所示的实施例中，绝缘衬垫1006沿着导电互连的外边缘，且绝缘材料1008沿着衬垫1006并在结构1002上。绝缘材料1008和衬垫1006可以包括彼此相同的成分，或者可以包括彼此不同的成分。
5.平面化表面1009沿着绝缘材料1008和衬垫1006延伸。导电互连1004向上突出到平面化表面1009上方。在一些应用中，希望平面化表面1009延伸穿过互连1006的导电材料，以及穿过绝缘材料1008和衬垫1006。然而，加工限制可能导致导电互连1004的上表面突出到平面化表面1009上方。在图示的应用中，互连1004具有在平面化表面1009上方延伸的突出部(台阶)1007。
6.参考图2，在上表面1009和互连1004上设有导电材料1010，并将其图案化为导电结构1012。导电结构1012可以是相对于图2的横截面图延伸到页面内和页面外的线。在一些应用中，导电结构1012可以是感测/存取线(字线或位线)。
7.互连1004的向上突出部可能有问题地影响导电结构1012的图案形成。例如，图3示出了在这种图案形成过程中可能产生的问题，并且示出了相对于在平面化表面1009上形成的结构具有不同形状(扭曲形状)的中心结构1012。
8.中心结构1012的扭曲形状可能使进一步的加工复杂化。例如，图4示出了在导电结构1012上形成的导电结构1014。由于结构1012的扭曲形状，结构1012较差地支撑导电结构1014。因此，结构1014可能从所需位置移位，从而导致装置性能的有问题的损害，甚至导致装置无法操作。
9.在一些应用中，结构1014可以是导电互连，其用于通过结构1002将感测/存取线从存储器的上层(上叠层)耦合到逻辑电路，并且结构1004可以是导电互连，其用于通过结构1002将感测/存取线1012从存储器的下层(下叠层)耦合到逻辑电路。结构1014到扭曲结构1012的有问题的耦合可能有问题地影响感测/存取线从上层到逻辑电路的耦合。
10.图5示意性地图示了在工艺阶段a用于一系列导电互连1004的实例现有技术布置。具体地，互连沿着支撑基座1016呈交错布置。
11.在工艺阶段b，在互连1004上形成一系列感测/存取线1012。互连1004在工艺阶段b以虚线(幻影)视图示出以指示其在感测/存取线1012下方。
12.在工艺阶段c，在感测/存取线1012上形成第二互连1014，并且在第一互连1004正上方。
13.图6示出了沿着图5的感测/存取线1012中的一个的横截面视图，并且示出了在导电互连1004正上方形成的导电互连1014。在所图示的应用中，由于导电互连1004具有以上参考图1描述的有问题的向上突出部(台阶)1007，因此导电互连1004穿透到感测/存取线1012中。
14.尽管互连1014被示为与互连1004对准，但实际上突出部1007可以改变导电线1012的形状，以使得即使不是不可能，也难以将互连1014适当地落在导电线1012上。互连1014可以完全错过线1012(即，可以相对于图6的横截面图移入或移出页面)，或可以仅捕捉线1012的边缘，如图4中示意性地图示。
15.我们希望开发组件，以缓解试图将上部互连1014落在导电结构1012上的相关问题。具体地，希望避免上部互连1014落在可能被突出区域1007移位的表面上。


技术实现要素：

16.本技术的一方面涉及一种集成组件，其包括：包括电路的基座；从基座向上延伸的第一导电互连；在基座上方并且包括第一导电结构的第一层；第一导电结构通过至少第一导电互连与电路耦合；第一导电结构具有在第一导电互连正上方的第一区域、从第一区域横向偏移的第二区域，以及在第一区域与第二区域之间的第三区域；从第一导电结构的第二区域向上延伸的第二导电互连；以及在第一层上方并且包括第二导电结构的第二层；第二导电结构通过至少第一导电互连、第一导电结构的第三区域和第二导电互连与电路耦合。
17.本技术的另一方面涉及一种集成组件，其包括：包括逻辑电路的基座；在基座上方的第一叠层；第一叠层包括第一存储器电路和与第一存储器电路相关联的第一导电线；在第一叠层上方的第二叠层；第二叠层包括第二存储器电路和与第二存储器电路相关联的第二导电线；在基座与第一叠层之间延伸的第一导电互连；第一导电线通过至少第一导电互连与逻辑电路耦合；在第一叠层与第二叠层之间延伸的第二导电互连；第二导电线通过路径与逻辑电路耦合，路径包含第一导电互连和第二导电互连，以及第一导电线的区域；并且其中第一导电互连从第二导电互连横向偏移。
18.本技术的又一方面涉及一种集成组件，其包括：包括第一电路的基座；在基座上方的存储器叠层；存储器叠层中的每一个包括与第一电路耦合的感测/存取线；存储器叠层通过间隙彼此垂直地间隔开；间隙在第一间隙与第二间隙之间在垂直方向上交替；在基座与存储器叠层的最底部之间的间隙是第一间隙中的一个；以及从感测/存取线到第一电路的重叠导电路径；导电路径包含第一间隙内的第一导电互连和第二间隙内的第二导电互连；第一导电互连和第二导电互连相对于彼此横向偏移。
附图说明
19.图1和2是在现有技术工艺序列的连续工艺阶段的集成组件的示意性横截面侧视图。
20.图3和4是在现有技术工艺序列的连续工艺阶段的集成组件的示意性横截面侧视
图。
21.图5示出了在现有技术工艺序列的连续工艺阶段的集成组件的示意性俯视图。
22.图6是现有技术的集成组件的示意性横截面侧视图。
23.图7和8是示范性存储器组件的示意性三维视图。
24.图9是实例多叠层布置的示意性三维视图。
25.图10示出了在工艺序列的连续工艺阶段的集成组件的示意性俯视图。
26.图11和12是实例集成组件的示意性横截面侧视图。
27.图13是实例多叠层布置的示意性三维视图。
28.图14是实例多叠层布置的示意性横截面侧视图。
具体实施方式
29.一些实施例包含在各层之间的间隙内具有垂直延伸的互连的多层(多层级、多叠层)布置。互连在垂直方向上在第一互连与第二互连之间交替。第二互连相对于第一互连横向偏移。在一些实施例中，第一互连和第二互连可以合并到导电路径中，该导电路径将感测/存取线与逻辑电路(例如，cmos)电耦合。参考图7至14描述实例实施例。
30.在描述实例实施例的互连布置之前描述实例存储器阵列是有用的。实例存储器阵列10的区域在图7中示出。该阵列包括存储器装置20。第一感测/存取线14在存储器装置上方，且第二感测/存取线16在存储器装置下方。第一感测/存取线14沿着所图示的y轴方向延伸，且第二感测/存取线16沿着所图示的x轴方向延伸。在一些实施例中，第一感测/存取线14可被视为沿着第一方向延伸，并且第二感测/存取线16可被视为沿着与第一方向交叉的第二方向延伸。第二方向可以基本上与第一方向正交(如图所示)，也可以不正交。术语“基本上正交”是指在制造和测量的合理公差内正交。
31.术语“感测/存取线”(或可替代地，术语“存取/感测线”)是字线(存取线)和位线(感测线)的通用术语。在一些实施例中，导电线14可以是字线，而导电线16是位线，而在其它实施例中，导电线16可以是字线，而导电线14是位线。
32.导电线14和16可以包括任何合适的导电成分；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)。导电线14和16可以包括或可以不包括彼此相同的成分。
33.导电线14可被视为形成第一组感测/存取线12，且导电线16可被视为形成第二组感测/存取线18。
34.存储器装置20位于第一感测/存取线14与第二感测/存取线16重叠的交叉点处。在一些实施例中，图7所图示的组件可被视为三维交叉点存储器配置的实例。存储器装置20中的每一个包括存取装置(选择装置)24上的存储器单元22。
35.存储器单元22可以包括任何合适的配置，且可以包括具有两个或两个以上可选电阻状态以实现信息存储的可编程材料。此类存储器单元的实例为电阻性ram(rram)单元、相变ram(pcram)单元(或更一般地，相变存储器(pcm)单元)和可编程金属化单元(pmc)——其可替代地称为导电桥接ram(cbram)单元、纳米桥存储器单元或电解质存储器单元。存储器单元类型不是相互排斥的。例如，rram可被视为包含pcram和pmc。其它实例存储器包含铁电
存储器、磁性ram(mram)和自旋扭矩ram。
36.存取装置24可以包括任何合适的配置。例如，存取装置可以包括二极管、双向阈值开关(ots)等。
37.存储器阵列10可被视为经配置为存储器叠层11。
38.图8示出了另一实例存储器阵列30。存储器阵列30包括三组感测/存取线12、18和26：第一组12包括感测/存取线14，第二组18包括感测/存取线16，且第三组26包括感测/存取线28。感测/存取线16可被视为第一感测/存取线，而感测/存取线14和28可被视为第二感测/存取线。第一感测/存取线16可以对应于位线或字线，且第二感测/存取线14和28可以对应于位线和字线中的另一者。换言之，在一些实施例中，第一感测/存取线16可以是位线，而感测/存取线14和28是字线，反之亦然。
39.第一感测/存取线组18可被视为垂直夹在第二感测/存取线组12与26之间。感测/存取线组18与26之间的存储器装置20可被称为第一组存储器装置(第一组的实例存储器装置被标记为20a)，且感测/存取线组18与12之间的存储器装置20可被称为第二组存储器装置(第二组的实例存储器装置被标记为20b)。
40.图8的存储器装置20a和20b可以与图7的装置20相同，且可各自包括与存储器单元(即，图7的存储器单元22)组合的存取装置(即，图7的装置24)。为了简化附图，图8中未示出结构22和24。在一些实施例中，图8所图示的组件可被视为三维交叉点存储器配置的另一实例。
41.存储器阵列30可被视为经配置为存储器叠层31。
42.图7和8的存储器单元中的每一个由一对感测/存取线唯一地寻址。例如，图7的存储器装置20中的每一个由与感测/存取线16中的一个组合的感测/存取线14中的一个唯一地寻址。类似地，图8的存储器装置20中的每一个由与感测/存取线14中的一个或感测/存取线28中的一个组合的感测/存取线16中的一个唯一地寻址。在一些应用中，感测/存取线16可被视为共享感测/存取线，因为其在存储器单元对(和相关联的存储器装置)之间共享。例如，图8的感测/存取线16中的一个被标记为16a，且其在标记为20a与20b的存储器装置之间共享。
43.图9示出了集成组件40，其包括基座32，并且包括在基座上的一对存储器叠层31。叠层被标记为31a和31b，以便它们可以彼此区分。
44.基座32包括逻辑电路，此类逻辑电路被示为在两个区域34与36之间被细分。逻辑电路可以包括任何合适的配置，并且在一些实施例中可以包括cmos。区域34和36中的一个可以包括位线解码器电路和/或感测电路(例如，感测放大器电路)，而另一个可以包括字线解码器电路和/或字线驱动器电路。
45.上叠层31a和下叠层31b的感测/存取线16分别通过互连42和44；并且通过共享互连46与电路区域36电耦合。上叠层31b的感测/存取线16可被视为具有到区域36的导电路径，该导电路径与从下叠层31a的感测/存取线16到区域36的导电路径重叠，用框(结)46示意性地图示导电路径的耦合。类似地，上叠层31a和下叠层31b的感测/存取线28具有到包含互连48和50的电路区域34的导电路径，并且上叠层和下叠层的感测/存取线14具有到包含互连52和54的电路区域34的导电路径。提供框(结)46以示意性地图示导电互连48和50沿着重叠导电路径的耦合，以及导电互连52和54沿着重叠导电路径的耦合。
46.希望开发适合于实现图9的重叠导电路径之间的耦合同时避免上文参考背景技术部分的现有技术描述的问题的架构。参考其余附图(图10至14)来描述实例架构。该架构可适用于耦合多个存储器叠层的感测/存取线以实现重叠导电路径，和/或可适用于其中需要实现重叠导电路径的其它应用。
47.参考图10，在工艺阶段a图示了基座32的一部分。该部分包括电路区域36。导电互连46被示为分布在区域36上。导电互连46布置在一对行56和58中，此类行沿着x轴的所示方向延伸。行56和58可以分别被称为第一行和第二行。第一行56和第二行58沿着所图示的y轴方向彼此偏移。在一些实施例中，x轴和y轴方向中的一个可以被称为第一方向，而另一个可以被称为第二方向。
48.导电互连46沿着x轴方向连续编号为1至5。一些导电互连46是奇数编号(即，编号为1、3和5)，而一些是偶数编号(即，编号为2和4)。奇数编号的互连在第一行56中，而偶数编号的互连在第二行58中。
49.图10的工艺阶段b示出了在互连46上延伸的感测/存取线16的区域。感测/存取线沿着y轴方向延伸，并且通过中间空间60彼此间隔开。在一些实施例中，感测/存取线16可被视为一般地代表导电线或导电结构。
50.图10的工艺阶段c示出了在导电线16上形成的第二导电触点44。第二导电互连沿着x轴方向连续编号1至5。一些导电互连44是奇数编号(即，编号为1、3和5)，而一些是偶数编号(即，编号为2和4)。在所示的实施例中，第二导电互连44布置在一对行56和58中，其中偶数编号的互连44在第一行56中，而奇数编号的互连44在第二行58中。
51.图11和12示出了在图10的工艺阶段c中沿着一对导电线16的横截面侧视图。具体地，工艺阶段c的两条线16被标记为16a和16b，并且图11和12分别示出了沿着线16a和16b的横截面。
52.参考图11，基座32包括与逻辑电路64电耦合的导电结构62。电路64可以包括上面参考图9的电路34和36描述的解码器电路、驱动器电路、感测电路等。
53.互连46与结构32耦合，并向上延伸到导电线16a。在所图示的实施例中，互连46以类似于上面参考图6的现有技术结构描述的方式穿透到导电线16a中。然而，上部互连44相对于下部互连46横向偏移，使得与导电互连46正上方的导电线16a的区域相关联的任何问题不会对互连44的制造产生不利影响。因此，可以避免在背景部分中描述的上述问题。
54.图11的配置具有对应于奇数编号的下部互连“1”(来自图10的工艺阶段a)的下部互连46，且具有对应于奇数编号的上部互连“1”(来自图10的工艺阶段c)的上部互连44。
55.图12示出了类似于图11的结构，但是示出了与图11的结构相比，上部互连44相对于下部互连46在相反方向上横向移位。此外，图12的配置具有对应于偶数编号的下部互连“2”(来自图10的工艺阶段a)的下部互连46，且具有对应于偶数编号的上部互连“2”(来自图10的工艺阶段c)的上部互连44。
56.图11和12的结构62、46、16和44可以在组成上彼此相同，或者此类结构中的至少一个可以相对于此类结构中的至少另一个在组成上不同。在一些实施例中，互连46可以在组成上不同于导电线16(即，图11的16a和图12的16b)。例如，导电互连46可以包括与导电线16不同的金属和/或含金属成分。
57.图10至12的配置与图9的感测/存取线16有关。应当理解，类似的配置可以与图9的
感测/存取线14和28有关。
58.图10至12的配置可被视为示出了感测/存取线16的横向在图9的上叠层31a和下叠层31b的存储器阵列30a和30b外侧的区域。
59.图13和14示出了集成组件70的示意图，该集成组件70包括在基座32上的多个竖直堆叠的叠层(层、层级)31a-d。为了简化附图，仅在叠层31a-d内示出了感测/存取线16，但是应当理解，其它感测/存取线14和28也可以在叠层内。尽管集成组件被示为包括至少四个叠层(对于图13实际上多于四个叠层，因为仅示出了一组感测/存取线(例如，位线16)，并且所图示的感测/存取线(例如，位线)可以在两个垂直相邻的其它感测/存取线(例如，图9的字线14和28)之间共享，使得两个存储器单元组沿着所图示的感测/存取线16中的每一个)，但应当理解，集成组件可以向上延伸超过所示区域以包括多于所图示的叠层(如通过设在顶部叠层31d上方的点示意性地示出，以指示更多的叠层可以在顶部叠层上方)。可替代地，集成组件可以包括少于所图示的叠层。
60.基座32包括电路64(例如，逻辑电路，其可以包括解码器电路、感测电路、字线驱动器电路等中的一或多个)。在一些实施例中，电路64可以被称为第一电路。
61.叠层31a-d分别包括存储器阵列30a-d。在一些实施例中，存储器阵列中的每一个可被视为具有第一侧71和相对的第二侧73(相对于存储器阵列30d示出了侧71和73)。如图所示，感测/存取线16可以横向向外延伸超出存储器阵列的第一位点71和第二位点73。感测/存取线中的每一个可以包含耦合区域72(仅其中一些被标记)，其将感测/存取线与基座32的电路64电耦合。在一些实施例中，沿着存储器阵列30的第一侧71的耦合区域72可被称为第一耦合区域72a，且沿着存储器阵列30的第二位点73的耦合区域72可被称为第二耦合区域72b。
62.在一些实施例中，叠层31a、31b、31c和31d可分别对应于第一、第二、第四和第六叠层。在一些实施例中，它们可分别对应于第一、第二、第四和第六存储器叠层，并且可被视为各自包括存储器电路。叠层31a、31b、31c和31d内的所示导电线16可分别被称为第一、第二、第三和第四导电线；或分别作为第一、第二、第三和第四导电结构。
63.在所图示的实施例中，叠层(层、层级)31a-d通过中间间隙66b、66c和66d彼此垂直地间隔开，并且基座32通过中间间隙66a与底叠层31a间隔开。在一些实施例中，间隙66可被视为在第一间隙与第二间隙之间交替，其中间隙66a和66c代表第一间隙，且间隙66b和66d代表第二间隙。
64.导电互连46从基座向上延伸并与电路64电耦合。只有一些互连46被标记。互连46中的一个被标记为46a，以便可以将其与其它互连区分开。互连46a可以被称为第一导电互连。第一导电互连46a在基座32与叠层31a的感测/存取线(第一导电线、第一导电结构)16a之间延伸。第一导电线16a通过至少第一导电互连46a与基座32内的逻辑电路64耦合。
65.第二导电互连44a在叠层31a的感测/存取线16a与叠层31b的感测/存取线(第二导电线、第二导电结构)16b之间延伸。叠层31b内的第二导电线16b通过导电路径与逻辑电路64电耦合，该导电路径包含第一导电互连44a和第二导电互连46a，以及第一导电线16a的区域74。在所图示的实施例中，第一导电互连46a沿着所图示的y轴从第二导电互连44a横向偏移，并且偏移包含整个存储器阵列30a的距离。在其它实施例中，导电互连44a和46a可以彼此横向偏移，但可以彼此位于存储器阵列30a的同一侧。
66.参考图14，第一导电结构16a可被视为具有在导电互连46a正上方的第一区域76、从第一区域横向偏移的第二区域78，以及作为第一区域与第二区域之间的第三区域的区域74。第二导电互连44a从第二区域78向上延伸到第二导电结构16b。第一导电结构16a通过至少包含第一互连46a的第一导电路径电耦合到cmos电路(例如，电路64)，并且第二导电结构通过至少包含第二导电互连44a、第一导电结构16a的第三区域74和第一导电互连46a的第二导电路径电耦合到cmos电路(例如，电路64)。
67.结构16a-d可被视为具有延伸到基座32内的cmos电路(例如，电路64)的重叠导电路径，其中此类导电路径延伸穿过间隙66a-d。导电路径可被视为包括第一间隙66a和66c内的第一互连46a和86a，并且包括第二间隙66b和66d内的第二导电互连44a和84a。第一互连(即，46a和86a)相对于第二互连44(即，44a和84b)横向偏移。
68.在一些实施例中，结构16a、16b、16c、16d、44a、46a、84a和86a在组成上可以全部彼此相同(例如，可以全部包括相同的金属、含金属成分等)。在其它实施例中，结构16a、16b、16c、16d、44a、46a、84a和86a中的至少一个可在组成上不同于结构16a、16b、16c、16d、44a、46a、84a和86a中的至少另一个。例如，在一些实施例中，互连44a、46a、84a和86a在组成上彼此相同，并且在组成上不同于导电结构16a-d。例如，相对于导电结构16a-d，互连44a、46a、84a和86a可以包括不同的金属和/或含金属成分。
69.本文描述的实施例可以相对于集成存储器使用和/或可以相对于其它集成组件使用。一般而言，实施例可被视为广泛适用于任何半导体工业应用。
70.上面讨论的组件和结构可以用在集成电路(术语“集成电路”是指由半导体衬底支撑的电子电路)内；并且可以结合到电子系统中。此类电子系统可用于(例如)存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，并且可包含多层多芯片模块。电子系统可以是广泛系统中的任一种，诸如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
71.除非另有说明，否则本文所描述的各种材料、物质、成分等可以用任何合适的方法形成，无论是现在已知的还是有待开发的，包含例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。
72.术语“介电”和“绝缘”可以用来描述具有绝缘电特性的材料。在本公开中，这些术语被认为是同义词。在一些情况下使用术语“介电”而在其它情况下使用术语“绝缘的”(或“电绝缘的”)可在本公开中提供语言变化，以简化所附权利要求书中的前提基础，并且不用于指示任何显著的化学或电差异。
73.术语“电连接”和“电耦合”两者都可在本公开中使用。这些术语被视为是同义词。在一些情况下使用一个术语而在其它情况下使用另一个术语可在本公开中提供语言变化，以简化所附权利要求内的前提基础。
74.附图中的各个实施例的特定取向仅用于说明的目的，并且在一些应用中，这些实施例可以相对于所示的取向旋转。本文提供的描述以及所附的权利要求涉及在各种特征之间具有所描述的关系的任何结构，而不管所述结构是否处于附图的特定取向，或者是否相对于此取向旋转。
75.为了简化附图，除非另外指出，否则附图的横截面视图仅示出了横截面平面内的特征，并且没有示出横截面平面后面的材料。
76.当一个结构在上面被称为“在另一个结构上”、“邻近另一个结构”或“抵靠另一个结构”时，它可以直接在另一个结构上，或者也可以存在中间结构。相反，当一个结构被称为“直接在另一个结构上”、“直接邻近另一个结构”或“直接抵靠另一个结构”时，则不存在中间结构。术语“正下方”、“正上方”等并不表示直接的物理接触(除非另有明确说明)，而是指示垂直对齐。
77.结构(例如，层、材料等)可以被称为“垂直延伸”，以指示结构通常从下方的基座(例如，衬底)向上延伸。垂直延伸结构可以相对于基座的上表面基本上正交地延伸，或者不正交地延伸。
78.一些实施例包含具有包含电路的基座的集成组件。第一导电互连从基座向上延伸。第一层在基座上方并包含第一导电结构。第一导电结构通过至少第一导电互连与电路耦合。第一导电结构具有在第一导电互连正上方的第一区域、从第一区域横向偏移的第二区域，以及在第一区域与第二区域之间的第三区域。第二导电互连从第一导电结构的第二区域向上延伸。第二层在第一层上方并包含第二导电结构。第二导电结构通过至少第一导电互连、第一导电结构的第三区域和第二导电互连与电路耦合。
79.一些实施例包含具有包含逻辑电路的基座的集成组件。第一叠层在基座上方。第一叠层包含第一存储器电路和与第一存储器电路相关联的第一导电线。第二叠层在第一叠层上方。第二叠层包含第二存储器电路和与第二存储器电路相关联的第二导电线。第一导电互连在基座与第一叠层之间延伸。第一导电线通过至少第一导电互连与逻辑电路耦合。第二导电互连在第一叠层与第二叠层之间延伸。第二导电线通过路径与逻辑电路耦合，该路径包含第一导电互连和第二导电互连，以及第一导电线的区域。第一导电互连从第二导电互连横向偏移。
80.一些实施例包含具有包含第一电路的基座的集成组件。存储器叠层在基座上方。存储器叠层中的每一个具有与第一电路耦合的感测/存取线。存储器叠层通过间隙彼此垂直地间隔开。间隙在第一间隙与第二间隙之间在垂直方向上交替。基座与存储器叠层的最底部之间的间隙是第一间隙中的一个。重叠导电路径从感测/存取线延伸到第一电路。导电路径包含第一间隙内的第一导电互连和第二间隙内的第二导电互连。第一导电互连和第二导电互连相对于彼此横向偏移。
81.根据法规，本文公开的主题已经以关于结构和方法特征的或多或少具体的语言进行了描述。然而，应理解，权利要求不限于示出和描述的具体特征，因为本文公开的方法包括实例实施例。因此，权利要求被赋予按字面表述的完整范围，并且应根据等效原则进行适当解释。