用于生产超结器件的方法与流程

1.本公开总体上涉及一种用于生产超结器件的方法，特别是用于生产超结器件中的具有n型区域和p型区域的漂移区域的方法。


背景技术：

2.超结器件(通常也称为补偿器件)包括具有第一掺杂类型(第一导电类型)的至少一个区域和与第一掺杂类型互补的第二掺杂类型(第二导电类型)的至少一个区域的漂移区域。第一掺杂类型的至少一个区域也可以被称为漂移区域并且第二掺杂类型的至少一个区域也可以被称为补偿区域。
3.超结器件可以在导通状态和关断状态下操作。导通状态是电流可以在电流流动方向上流动通过第一掺杂类型区域的操作模式。关断状态是这样一种操作模式，其中至少一个第一掺杂类型区域和至少一个第二掺杂类型区域之间的pn结被反向偏置，使得空间电荷区域(耗尽区域)在这些掺杂区域中的每一个中在基本垂直于电流流动方向的方向上扩展。
4.超结器件的电压阻断能力尤其取决于第一掺杂类型区域中的第一类型掺杂原子的量与第二掺杂类型区域中的第二类型掺杂原子的量的适配程度。更准确地说，电压阻断能力取决于在漂移区域的电流流动方向上的每个位置处的第一类型掺杂原子的量与第二类型掺杂原子的量的适配程度。一个器件可以包括漂移区域的其中第一类型掺杂原子的量和第二类型掺杂原子的量完全均衡的部分、其中第一类型掺杂原子的量超过第二类型掺杂原子的量的部分、和/或其中第二类型掺杂原子的量超过第一类型掺杂原子的量的部分。然而，在这些情况中的每一种中，希望在制造工艺期间精确地控制引入漂移区域中的第一类型和第二类型掺杂原子的量。还期望防止已被引入漂移区域中的任何第一类型和第二类型掺杂原子再次离开漂移区域并进入气相(所谓的除气)。


技术实现要素：

5.一个示例涉及一种用于生产半导体器件的方法，该方法包括以一个在另一个上方的方式形成多个半导体装置，其中形成多个半导体装置中的每一个包括：形成半导体层，在半导体层的第一表面中形成多个沟槽，以及将第一类型和第二类型中的至少一种的掺杂剂原子注入到多个沟槽中的每一个的第一侧壁和第二侧壁中的至少一个中。形成多个半导体装置中的至少一个还包括形成保护层，该保护层覆盖相应半导体层的多个沟槽之间的台面区域，并覆盖形成在相应半导体层中的多个沟槽中的每一个的底部、第一侧壁和第二侧壁。
附图说明
6.下面参考附图解释示例。附图用于示出某些原理，因此仅示出了理解这些原理所必需的方面。附图不是按比例绘制的。在附图中，相同的附图标记表示类似的特征。
7.图1示意性地示出了包括漂移区域和补偿区域的半导体器件的一般结构。
8.图2包括图2a-2f，其示出了一种用于以一个在另一个上方的方式生产多个半导体
装置的方法，其中每个半导体装置包括半导体层、半导体层中的多个沟槽以及沿沟槽的相对侧壁的注入区域。
9.图3示出了图2a中所示的半导体层下方的结构的一个示例。
10.图4示出了图2a中所示的半导体层下方的结构的另一示例。
11.图5示出了图2a中所示的半导体层下方的结构的另一示例。
12.图6示出了基于具有多个半导体装置的结构的半导体器件。
13.图7包括图7a-7f，其示出了用于以一个在另一个上方的方式生产多个半导体装置的方法的一个示例，其中每个半导体装置包括半导体层、半导体层中的多个沟槽以及沿沟槽的相对侧壁的注入区域。
14.图8包括图8a-8f，其示出了用于以一个在另一个上方的方式生产多个半导体装置的方法的另一示例，其中每个半导体装置包括半导体层、半导体层中的多个沟槽以及沿沟槽的相对侧壁的注入区域。
15.图9在示意图中示例性地示出了在图6的器件的阻断状态期间半导体装置的不同层内的电场的分布。
16.图10示意性地示出了在图2(虚线)和图7和图8(实线)的方法的不同步骤期间半导体主体所暴露的温度的流向。
17.图11示意性地示出了用于执行用于以一个在另一个上方的方式生产多个半导体装置的方法的不同的处理室。
18.图12包括图12a-12c，其示意性地示出了用于执行用于以一个在另一个上方的方式生产多个半导体装置的另一方法的不同的处理室的另一示例。
具体实施方式
19.在下面的详细描述中，参考了附图。附图构成说明书的一部分并且通过例示的方式示出了其中可以实践本发明的具体实施例。应当理解，除非另外特别指出，否则本文描述的各种实施例的特征可以彼此组合。
20.图1示意性地示出了包括半导体主体10的超结器件的竖直截面图。半导体主体10可以包括常规半导体材料，例如硅(si)、碳化硅(sic)、氮化镓(gan)、砷化镓(gaas)等。晶体管器件形成在半导体主体10中。在图1中，仅示出了晶体管器件的一小部分。半导体主体10包括具有栅极电极61的至少一个工作晶体管单元7，该栅极电极61通过栅极电介质62与主体区域51介电绝缘。主体区域51是半导体主体10的掺杂半导体区域。在如图1所示的示例中，主体区域51从第一表面101延伸到半导体主体10中，并且栅极电极61布置在半导体主体10的第一表面101上方。晶体管单元7中的每一个还包括从第一表面101延伸到主体区域51中的至少一个源极区域52。
21.图1所示的晶体管器件还包括形成在半导体主体10中的漂移区域20。漂移区域20邻接至少一个晶体管单元7的主体区域51并且与主体区域51形成pn结。漂移区域20布置在至少一个晶体管单元7的主体区域51和半导体层120之间。半导体层120布置在半导体主体10的第二表面102和漂移区域20之间。第二表面102在半导体主体10的竖直方向y上与第一表面101相对布置。
22.半导体层120包括与漂移区域20相同掺杂类型并邻接第二表面102的漏极区域53。
与漂移区域20和漏极区域53相同掺杂类型、但是没有漏极区域53那么高掺杂的竖直场停止区域110可以布置在漂移区域20和漏极区域53之间。也就是说，半导体层120可以由漏极区域53和邻接的竖直场停止区域110形成，如图1所示。竖直场停止区域110可以由单个层或由多个分离的子层(例如至少两个子层)形成。布置得更靠近漂移区域20的子层的掺杂度可以没有布置得远离漂移区域20的子层那么高掺杂。例如，布置成与漂移区域20相邻的子层的掺杂浓度可以选自1e15和1e16cm-3
的范围或更低。布置成与漏极区域53相邻的子层的掺杂浓度可以高于水平布置在上方的子层的掺杂浓度。然而，布置成与漏极区域53相邻的子层的掺杂浓度可以低于漏极区域53的掺杂浓度。一般来说，不同子层的掺杂浓度可以从漂移区域20朝向漏极区域53增加。
23.仍参考图1，晶体管器件包括至少一个竖直补偿区域30，其掺杂类型与漂移区域20的掺杂类型互补。根据一个示例，晶体管器件包括多个晶体管单元7并且每个晶体管单元7包括与相应晶体管单元7的主体区域51邻接的竖直补偿区域30。在半导体主体10的竖直方向z(该方向是垂直于第一表面101和第二表面102的方向)上，至少一个竖直补偿区域30从主体区域51朝向半导体层120延伸到半导体主体10中。
24.仍参考图1，晶体管器件还包括源极电极s。源极电极s通过接触插塞71电连接到至少一个晶体管单元7的至少一个源极区域52和主体区域51。例如，接触插塞71可以包括多晶硅、钨、铝、铜和ti/tin阻挡衬垫中的至少一种。该源极电极s形成源极节点或电连接到晶体管器件的源极节点。晶体管器件还包括电连接到漏极区域53的漏极节点d。电连接到漏极区域53的漏极电极可以形成漏极节点d。
25.晶体管器件可以是n型晶体管器件或p型晶体管器件。器件类型由至少一个源极区域52的掺杂类型定义。在n型晶体管器件中，源极区域52是n型区域，主体区域51是p型区域，具有与主体区域51的掺杂类型互补的掺杂类型的漂移区域20是n型区域，并且至少一个竖直补偿区域30是p型区域。在p型晶体管器件中，源极区域52是p型区域，主体区域51是n型区域，漂移区域20是p型区域，并且至少一个竖直补偿区域20是n型区域。例如，晶体管器件可以实施为mosfet。在mosfet中，漏极区域53具有与漂移区域20相同的掺杂类型，如上所述。例如，漏极区域53的掺杂浓度选自1e18和1e19cm-3
之间、1e18和1e20cm-3
之间或1e18和1e21cm-3
之间的范围，漂移区域20和竖直补偿区域30的掺杂浓度选自至少1e15cm-3
、至少1e16cm-3
或至少1e17cm-3
，并且主体区域51的掺杂浓度选自5e16cm-3
和1e18cm-3
之间。图中所示的晶体管单元7是平面晶体管单元。然而，将晶体管单元7实施为平面晶体管单元只是一个示例。根据另一示例(未具体示出)，晶体管单元7被实施为沟槽晶体管单元。即，至少一个栅极电极61布置在从第一表面101延伸到半导体主体10中的沟槽中。
26.在上述晶体管器件中，多个晶体管单元7并联连接。即，这些晶体管单元7的源极区域52连接到源极节点s，公共漏极区域53连接到漏极节点d，并且至少一个栅极电极61连接到栅极节点g。
27.漂移区域20和补偿区域30在半导体主体10中形成竖直列的布置。补偿区域30的掺杂类型与漂移区域20的掺杂类型相反。漂移区域20可以通过将第一类型的掺杂剂原子注入到半导体主体10中来形成，并且补偿区域30可以通过将第二类型的掺杂剂原子注入到半导体主体10中来形成。
28.测量结果表明，在半导体主体10的一些部分中的完成的半导体器件中，掺杂浓度
可以低于其他部分。具体地，在完成的半导体器件中，可能存在某些部分，其中漂移区域20的掺杂浓度高于半导体主体10的其他部分中的漂移区域20的掺杂浓度。例如，一些晶体管单元7中的漂移区域20的掺杂浓度可以高于其他晶体管单元7中的漂移区域20的掺杂浓度。这同样适用于补偿区域30。即，在一个半导体主体10内，漂移区域20和补偿区域30中的至少一个的掺杂浓度在不同晶体管单元7之间可以不同。掺杂浓度在相同生产工艺中处理的不同半导体主体10之间也可以不同。掺杂浓度的这种不期望的变化可能表现出系统性变化和/或统计性变化。
29.掺杂浓度的变化可能由于可以被称为除气的效应而发生。在某些生产工艺期间，之前注入到半导体中的掺杂原子可以进入气相并离开半导体主体。当半导体主体10暴露于高温时，通常会发生这种除气。对于处理室内的每个位置，处理室内的温度可能不是恒定的。在许多情况下，处理室内的温度在一些位置较高，而在其他位置较低。因此，如果在处理室内处理完整的晶片，则晶片的一些区域可能比其他区域被加热得更多。一个晶片可以包括多个半导体主体10。因此，晶片或半导体主体的一些区域中的除气可能比其他区域中更严重。单个晶片上的除气效应的具体模式通常取决于处理室的特性。即，对于不同的处理室，模式可能不同。下面将进一步更详细地解释除气的效应。
30.完成的半导体器件中的掺杂剂原子的浓度可以在晶片或半导体主体10上沿径向不同。例如，变化的掺杂浓度可以形成圆形图案或椭圆形图案。其他形状通常也是可能的。这产生了晶片或半导体主体10的几个不同的同心部分。例如，一个晶片或半导体主体10可以包括至少两个不同的部分。如果完整的晶片包括两个或更多个不同的部分，则多个半导体主体10之一可以仅在一个部分内延伸，或者可以在两个或甚至更多不同的部分之上延伸。单个部分中的漂移区域20和补偿区域30的掺杂浓度可以基本恒定。然而，不同部分之间的掺杂浓度可能彼此不同。然而，不同的直接邻接的部分之间的边界可能并不总是清晰的边界。即，一个部分内的掺杂浓度可以在相应部分内连续增加或减少。以此方式，该部分的边缘区域中的第一部分的掺杂浓度可以仅略微小于或大于直接邻接第一部分的第二部分的边缘区域中的掺杂浓度。可以通过定义适当的阈值来确定两个邻接的部分之间的边界线。例如，如果掺杂浓度超过某个阈值，则可以将相应区域分配给第一部分，同时可以将掺杂浓度低于阈值的区域分配给第二部分，反之亦然。这样，可以定义多个不同的部分。
31.现在参考图2，示意性地示出了用于形成半导体结构的方法。参考图2a，该方法包括形成具有第一表面11i的半导体层100i。图2a示出了半导体层100i的竖直截面图，即垂直于第一表面11i的截平面中的视图。根据一个示例，半导体层100i为单晶层并且半导体层100i的材料为硅。
32.参考图2b，该方法还包括在半导体层100i的第一表面11i中形成多个沟槽12i。根据一个示例，沟槽12i被形成为使得它们在垂直于图2b中所示的截平面的方向上是细长的。“细长”是指沟槽12i在垂直于截平面的该方向上的长度是沟槽12i的宽度w的数倍。根据一个示例，每个沟槽12i的长度是宽度w的至少10倍(1e1)、至少100倍(1e2)、至少1000倍(1e3)或至少10000倍(1e4)。根据一个示例，沟槽12i形成为具有至少1:1、至少2:1、至少10:1或至少20:1的深宽比，该深宽比是深度d和宽度w之间的比率。沟槽12i的宽度w是它们在第一横向方向x上的尺寸，并且深度d是它们在竖直方向z上的尺寸。竖直方向z垂直于第一横向方向x和第一表面11i。垂直于图2b所示的截平面(即，垂直于第一横向方向x(和竖直方向z))的横
向方向在下文中被称为第二横向方向y。
33.根据一个示例，沟槽12i形成为具有在0.5微米(μm)和9微米之间的宽度w，特别是在1微米和5微米之间、或在1微米和3微米之间的宽度w。参考图2b，沟槽12i被台面区域13i分离，台面区域13i是半导体层100i的在蚀刻工艺之后保留在沟槽12i之间的部分。根据一个示例，这些台面区域13i在第一横向方向x上的宽度m在0.5微米(μm)和9微米之间，特别是在0.5微米和5微米之间，或在0.5微米和3微米之间。由一个沟槽12i的宽度w和邻接相应沟槽12i的一个台面区域13i的宽度m给出的间距p在1微米(μm)和18微米之间，特别是在1.5微米和9微米之间。
34.根据一个示例，沟槽12i具有基本相同的宽度w。根据一个示例，沟槽12i在半导体层100i的第一横向方向x上基本等距地间隔开，即，台面区域13i具有基本相同的宽度m。根据一个示例，与沟槽12i相比，台面区域13i是纤细的。例如，台面区域13i在第一横向方向x上的宽度m可以在0.5微米和3微米之间，而沟槽12i被形成为具有在6微米和9微米之间的宽度w。
35.形成多个沟槽12i可以包括在第一表面11i上形成蚀刻掩模201i(在图2b中以虚线示出)并在第一表面11i的那些未被蚀刻掩模201i覆盖的区域中蚀刻半导体层100i。根据一个示例，蚀刻工艺是干法蚀刻工艺。根据另一示例，蚀刻工艺是使用碱性蚀刻剂的湿法蚀刻工艺。碱性蚀刻剂的示例包括但不限于tmah(四甲基氢氧化铵)、koh、caoh或nh4oh。根据一个示例，蚀刻工艺期间的温度为大约80℃并且蚀刻剂的浓度在20％和30％之间，尤其是大约25％。
36.根据一个示例，半导体层100i是单晶硅层并且形成为使得第一侧壁14i和第二侧壁15i在硅层的晶格的{100}平面中延伸。根据另一示例，半导体层100i是单晶硅层并且形成为使得第一表面11i在硅层的晶格的{110}平面中。因此，在后一示例中，第一表面11i与第一侧壁14i和第二侧壁15i中的每一个之间的沟槽12i的边缘在沟槽12i的《112》方向上延伸。
37.该方法还包括将第一类型和第二类型中的至少一种的掺杂剂原子注入到多个沟槽12i中的每一个的第一侧壁14i和第二侧壁15i中的至少一个中。在图2a至图2f所示的示例性方法中，注入掺杂剂原子包括将第一类型掺杂剂原子注入到多个沟槽12i的第一侧壁14i中，以及将第二类型掺杂剂原子注入到多个沟槽12i的第二侧壁15i中。图2c示出了将第一类型掺杂剂原子注入到第一侧壁14i中，并且图2d示出了将第二类型掺杂剂原子注入到第二侧壁15i中。注入第一类型掺杂剂原子产生了沿第一侧壁14i的第一类型区域2i，并且注入第二类型掺杂剂原子产生了沿第二侧壁15i的第二类型区域3i。在图2d所示的半导体装置1i中，沟槽12i的第一侧壁14i处的第一类型区域2i与沟槽12i的第二侧壁15i处的第二类型区域3i之间的距离由沟槽12i的宽度w给出。在图2d中，s表示布置在同一台面区域13i中的第一类型区域2i和第二类型区域3i之间的距离。此外，r表示第一类型区域2i和第二类型区域3i在第一横向方向x上的尺寸。根据一个示例，第一类型区域2i和第二类型区域3i基本等距地间隔开，使得s≈w。这可以通过形成具有由w＝p/2-r给出的宽度w的沟槽12i来实现，其中p是间距，并且r是第一类型区域2i和第二类型区域3i中的每一个在第一横向方向x上的尺寸。
38.当注入第一类型的掺杂剂原子和第二类型的掺杂剂原子时，第一类型掺杂剂原子和第二类型掺杂剂原子两者的注入剂量对于晶片或半导体主体的至少两个部分中的每一个可以是相等的。即，对于多个沟槽12i中的每一个，注入剂量可以相同。
39.然而，注入第一类型和第二类型中的至少一种的掺杂剂原子也可能包括将第一类
型的掺杂剂原子和第二类型的掺杂剂原子注入到半导体主体10中，其中第一类型掺杂剂原子和第二类型掺杂剂原子中的至少一种针对晶片或半导体主体10的至少两个部分中的每一个的注入剂量不同于所述至少两个部分中的至少另一个部分的对应类型的掺杂剂原子的注入剂量。即，注入到布置在第一部分中的沟槽12i中的注入剂量可以不同于注入到布置在多个部分中的至少另一个部分中的沟槽12i中的注入剂量。
40.图2a-2d所示的处理形成了多个半导体装置中的一个，该处理包括：形成半导体层100i，在半导体层100i的第一表面11i中形成多个沟槽12i，以及将第一类型和第二类型中的至少一种的掺杂剂原子注入到多个沟槽12i中的每一个的第一侧壁14i和第二侧壁15i中的至少一个中。半导体装置在图2d中被称为1i。在图2d中所示的在半导体装置1i的顶部上形成另一半导体装置1
i 1
包括与参考图2a-2d所解释的相同的处理。
41.在下文中，以一个在另一个上方的方式形成的两个半导体装置1i被称为半导体装置对，其中首先形成的半导体装置被称为底部半导体装置，并且形成在底部半导体装置上的半导体装置被称为顶部半导体装置。因此，图2d中所示的半导体装置1i也被称为底部半导体装置，并且在下面参考图2e-2f解释的处理中形成的半导体装置1
i 1
也被称为顶部半导体装置。同样地，底部半导体装置1i的半导体层100i被称为底部半导体层100i，并且顶部半导体装置1
i 1
的半导体层100
i 1
被称为顶部半导体层。应注意，术语“底部”和“顶部”仅描述了两个半导体装置之间的相对关系，并且被称为“底部半导体装置”的半导体装置是在被称为“顶部半导体装置”的半导体装置之前形成的半导体装置。即，在具有多于两个半导体装置的结构中，一个相同的半导体装置可以相对于一个半导体装置被称为顶部半导体装置，并且相对于另一半导体装置被称为底部半导体装置。
42.参考图2e，形成顶部半导体装置1
i 1
包括在底部半导体层100i上形成顶部半导体层100
i 1
。根据一个示例，并且如图2e所示，在底部半导体层100i上形成顶部半导体层100
i 1
包括在多个底部沟槽12i中并在底部台面区域13i的顶部上形成顶部半导体层100
i 1
。根据一个示例，顶部半导体层100
i 1
被形成为使其完全填充底部沟槽12i并且完全覆盖底部台面区域13i。根据一个示例，顶部半导体层100
i 1
形成为具有使得顶部半导体层100
i 1
具有基本平坦的第一表面11
i 1
的厚度。可选地，使用化学抛光工艺、机械抛光工艺或化学机械抛光(cmp)工艺中的一种来平坦化第一表面11
i 1
。
43.根据一个示例，形成顶部半导体层100
i 1
包括在底部半导体层100i上外延生长顶部半导体层100
i 1
。例如，如果底部半导体层100i的第一表面11i在晶格的{110}平面中，则顶部半导体层100
i 1
的第一表面11
i 1
在顶部半导体层100
i 1
的晶格的{110}平面中。根据一个示例，外延生长顶部半导体层100
i 1
包括以每分钟超过500纳米或每分钟超过1微米的生长速率外延生长顶部半导体层100
i 1
。如本文所定义的“生长速率”是在没有沟槽的水平表面上的生长速率。由于沉积的材料不仅在台面区域13i上生长而且还填充沟槽12i，所以台面区域13i上的生长速率较低。
44.参考图2f，形成顶部半导体装置1
i 1
还包括在顶部半导体层100
i 1
的第一表面11
i 1
中形成多个沟槽12
i 1
，并将第一类型和第二类型中的至少一种的掺杂剂原子注入到顶部半导体层100
i 1
的多个沟槽12
i 1
中的每一个的第一侧壁14
i 1
和第二侧壁15
i 1
中的至少一个中。在图2f所示的示例中，与在底部半导体装置1i中一样，第一类型的掺杂剂原子被注入到沟槽12
i 1
的第一侧壁14
i 1
中，而第二类型的掺杂剂原子被注入到沟槽12
i 1
的第二侧壁15
i 1
中。本文上面参考底部半导体装置1i的沟槽12i解释的所有内容相应地适用于顶部半导体装置1
i 1
的沟槽12
i 1
。根据一个示例，顶部半导体层100
i 1
中的沟槽12
i 1
的宽度w基本上等于底部半导体层100i中的沟槽12i的宽度w，并且顶部半导体层100
i 1
的台面区域13
i 1
的宽度基本上等于底部半导体层100i中的台面区域13i的宽度m。
45.根据一个示例，顶部半导体层100
i 1
中的沟槽12
i 1
形成为使得这些沟槽12
i 1
的第一侧壁14
i 1
与沟槽12i的第一侧壁14i(其在形成沟槽12
i 1
时就已经填充有顶部半导体层100
i 1
)对准，并且沟槽12
i 1
的第二侧壁15
i 1
与沟槽12i的第二侧壁15i对准，以使得由于将第一类型掺杂剂原子注入到顶部半导体装置1
i 1
中的沟槽12
i 1
的第一侧壁14
i 1
中而产生的第一类型区域2
i 1
直接布置在由于将第一类型掺杂剂原子注入到底部半导体装置1i的沟槽12i的第一侧壁14i中而产生的掺杂区域2i上方。同样地，由于将第二类型掺杂剂原子注入到顶部半导体装置1
i 1
中的沟槽12
i 1
的第二侧壁15
i 1
中而产生的掺杂区域3
i 1
直接布置在由于将第二类型掺杂剂原子注入到底部半导体装置1i中的沟槽12i的第二侧壁15i中而产生的掺杂区域3i上方。
46.在图2a-2f中，底部半导体装置1i和顶部半导体装置1
i 1
以及它们各自的特征具有类似的附图标记，只是下标索引不同，该下标索引在底部半导体装置1i的情况下为“i”，并且在顶部半导体装置1
i 1
的情况下为“i 1”。在下文中，如果解释等效地适用于半导体装置1i、1
i 1
中的任一个或半导体装置1i、1
i 1
中的任一个的特征，则使用没有索引的附图标记。即，多个半导体装置1i、1
i 1
中的任一个被称为“半导体装置1”，多个半导体层100i、100
i 1
中的任一个被简称为“半导体层100”，半导体层100i、100
i 1
中的多个沟槽12i、12
i 1
中的任一个被称为“沟槽12”，以此类推。
47.尽管未在图2a-2f中示出，参考图2e至图2f解释的处理可以重复多次，从而以一个在另一个上方的方式形成与这些图中所示的底部半导体装置1i和顶部半导体装置1
i 1
相同类型的两个以上的半导体装置。
48.外延生长个体的半导体层10i、10
i 1
产生了单晶层装置，而“层装置”表示以一个在另一个上方的方式形成的多个半导体层。在单晶层装置中，在个体的外延层之间没有可见的边界。尽管如此，仅出于说明的目的，个体的层之间的边界由图2f和下图中的线示出。图2a-2f没有明确地示出底部半导体层100i形成的位置。根据图3所示的一个示例，底部半导体层100i形成在与参考图2e-图2f解释的底部和顶部半导体装置1i、1
i 1
相同类型的又一个半导体装置1
i-1
上。相对于该半导体装置1
i-1
的半导体层100
i-1
，半导体层100i是顶部半导体层。
49.根据图4所示的另一示例，底部半导体层100i生长在外延层110上。根据一个示例(图4中以虚线示出)，外延层110已经生长在半导体衬底200上。根据一个示例，外延层110具有基本均匀的掺杂浓度。
50.根据图5所示的又一示例，图2a所示的半导体层100i生长在半导体衬底200上。例如，衬底200是由半导体晶片形成或从半导体晶片切割的一片单晶半导体。
51.基于参考图2a-图2f解释的方法，可以形成具有多个半导体装置1的半导体结构，这些半导体装置1中的每一个包括多个第一类型掺杂区域2和多个第二类型掺杂区域3。参考上文，该半导体结构可以形成超结器件的漂移区域20。图6示意性地示出了包括以一个在另一个上方的方式形成在半导体主体10中的多个(n个)半导体装置1的超结器件的竖直截
面图。仅出于说明的目的，在该示例中n＝6。然而，半导体器件可以包括任何合适数量n的半导体装置，其中n≥1。也就是说，一些半导体器件可以仅包括单个(一个)半导体装置1。参考图6，个体的半导体装置1的掺杂的第一类型区域2在竖直方向z上布置为一个在另一个上方，并且邻接半导体层100的第一类型区域2彼此邻接，以使得在竖直方向z上布置为一个在另一个上方的那些第一类型区域2形成连续的第一类型区域20。同样地，个体的半导体装置1的第二类型区域3形成连续的第二类型区域30。参考图2f解释的半导体装置1i、1
i 1
代表图6所示的超结器件中的相邻半导体装置1的任何对。即，图6所示的半导体装置1中的每一个可以根据图2a-2f所示的方法形成。参考图2f，相邻半导体装置1中的第一类型区域2可以被制造为在竖直方向z上间隔开。同样地，相邻半导体装置1中的第二类型区域3可以被制造为在竖直方向z上间隔开。从图2f所示的结构中，可以通过退火工艺来获得图6中所示的具有邻接的第一类型区域2和邻接的第二类型区域3的结构，在该退火工艺中，注入的掺杂剂原子在竖直方向z(和第一横向方向x)上扩散并且被电激活(通过并入到半导体层100的晶格的置换位点中)。根据一个示例，执行一个共同的退火工艺，以使以一个在另一个上方的方式形成的多个半导体装置1中的每一个中的掺杂剂原子扩散和激活。根据一个示例，使掺杂剂原子扩散并被激活的退火工艺中的温度低于1300℃，特别是低于1200℃，或低于1100℃。例如，退火工艺的持续时间可以在30分钟和10小时(600分钟)之间。然而，也可能是其他持续时间，尤其是长达1000分钟或甚至更多的更长的持续时间。
52.图6所示的漂移区域包括最下面的半导体装置11。该最下面的半导体装置11也可以被称为第一半导体装置，因为它是形成的第一个半导体装置，该最下面的半导体装置11形成在衬底200上或(如图所示)在衬底200上形成的可选的外延层110上。
53.图6中所示的超结器件被实施为mosfet。在该情况下，衬底200形成连接到mosfet的漏极节点d(仅在图6中示意性示出)的漏极区域53。mosfet可以包括多个器件单元7，而图6中示出了两个这样的器件单元7。在图6所示的示例中，这些器件单元7中的每一个包括一个第一类型区域20和一个第二类型区域30。多个器件单元7共享漏极区域53和外延层110，而外延层110是超结mosfet的漂移区域的一部分。
54.每个器件单元(晶体管单元)7还包括源极区域52、将源极区域52与漂移区域分离的主体区域51、以及通过栅极电介质62与主体区域51介电绝缘的栅极电极61。个体的器件单元7的栅极电极61电连接到公共的栅极节点g，并且个体的器件单元7的源极区域和主体区域52、51经由相应的源极电极或接触插塞71电连接到源极节点s。根据一个示例，每个器件单元7的第二类型区域30邻接主体区域51。栅极电极61用于控制源极区域52和漂移区域(特别是漂移区域的第二类型区域20)之间的主体区域51中的导电沟道。
55.主体区域51和源极区域52可以通过注入和扩散工艺中的至少一种形成在最上面的半导体装置1n中。在注入和扩散工艺中的该至少一种之前，可以根据参考图2e解释的工艺，即，通过外延生长填充了沟槽12
i 1
的半导体层并且可选地平坦化该半导体层，来填充最上面的半导体装置1n的沟槽(对应于图2f中所示的沟槽12
i 1
)。然后可以在该半导体层中使用注入和扩散工艺中的至少一种形成源极区域和主体区域52、51。其中形成源极区域和主体区域52、51的外延层在竖直方向z上可以比之前解释的外延层100更薄。根据一个示例，该外延层100n的厚度在1和3微米之间，特别是大约2微米。例如，栅极电介质62包括氧化物，并且可以使用氧化或沉积工艺形成。例如，栅极电极61包括金属和诸如多晶硅的高掺杂多晶
半导体材料中的一种。
56.如以上关于图1所描述的，超结mosfet可以是n型mosfet或p型mosfet。超结mosfet可以在导通状态或关断状态下操作。在导通状态下，栅极电极61在施加在栅极节点g和源极节点s之间的驱动电压vgs的驱动下，在源极区域52和第一类型区域20之间的主体区域51中产生导电沟道，以使得当在漏极节点d和源极节点s之间施加电压时，电流可以在漏极节点d和源极节点s之间流动。在关断状态下，栅极电极61被驱动，使得主体区域51中的导电沟道中断。出于解释的目的，假设mosfet处于关断状态，并且在漏极节点d和源极节点s之间施加电压，该电压使主体区域51和第一类型区域20之间的pn结以及第一类型区域20和第二类型区域30之间的pn结反向偏置。在这种情况下，空间电荷区域在第一类型区域20、主体区域51以及还有第二类型区域30中扩展，而第一类型区域20和第二类型区域30可以被完全耗尽。根据一个示例，主体区域51的掺杂浓度足够高以使主体区域51不被完全耗尽。
57.在以上解释的退火工艺中，第一类型区域2和第二类型区域3可以在第一横向方向x上扩散，使得第一类型区域和第二类型区域彼此邻接(参见例如图1)。根据图6所示的另一示例，具有相应半导体层100的基本掺杂的区域40可以保留在第一类型区域2和第二类型区域3之间。基本掺杂是半导体层100在形成第一类型区域2和第二类型区域3之前所具有的掺杂。
58.根据一个示例，半导体层100是未掺杂的。如本文所用，“未掺杂”是指半导体层100具有小于1e14cm-3
或甚至小于2e13cm-3
的基本掺杂。
59.超结mosfet的一个品质因数是比导通电阻r
ds_on
*a，其是导通电阻r
ds_on
乘以超结器件在图6所示的垂直于竖直方向z的平面内占据的半导体面积a。可以通过减小间距p来减小比导通电阻，而如图6所示，间距由相同器件结构(例如第一类型区域20)之间在第一横向方向x上的距离给出。通过参考图2a-2f解释的方法，可以产生具有相对小的间距p的漂移区域，因为通过将掺杂剂原子注入到沟槽12的侧壁中，掺杂区域主要在竖直方向z上(在第一横向方向x上，掺杂区域的尺寸明显小于图2d中所示的沟槽宽度)延伸并且不需要将引入的掺杂剂原子扩散到相应的半导体层100深处以便形成连续的第一类型和第二类型区域20、30。此外，注入工艺允许精确地控制引入相应半导体层100中的第一类型掺杂剂原子和第二类型掺杂剂原子的量。由此，可以精确控制漂移区域的每个水平面中的第一类型掺杂剂原子和第二类型掺杂剂原子的总量。“水平面”是垂直于图6所示的截平面的平面。
60.在图6所示的示例中，每个器件单元7的栅极电极61是布置在层装置的第一表面101上方的平面电极。然而，这只是示例。根据另一示例，每个器件单元7的栅极电极是沟槽电极。即，栅极电极61布置在第一类型区域20上方的沟槽中，并与主体区域51和源极区域52相邻，并且栅极电极61通过栅极电介质62与这些区域介电绝缘。
61.在图2a-2f所示的示例中，第一类型掺杂剂原子仅被注入到沟槽12的第一侧壁14中，并且第二类型掺杂剂原子仅被注入到沟槽12的第二侧壁15中。然而，这只是示例。第一类型掺杂剂原子也可能被注入到第一侧壁14和第二侧壁15两者中。这同样适用于第二类型掺杂剂原子，其也可以注入到第一侧壁14和第二侧壁15两者中。根据一个示例，第一类型掺杂剂原子可以比第二类型掺杂剂原子更深地注入到第一侧壁14中，并且第二类型掺杂剂原子可以比第一类型掺杂剂原子更深地注入到第二侧壁15中。这样，在第一和第二侧壁14、15中可以形成可区分开的第一类型区域2和第二类型区域3。在退火工艺期间，如上所述，注入
的掺杂剂原子可以在竖直方向z上以及在第一横向方向x上扩散并且被电激活，从而形成漂移区域20和补偿区域30(参见例如图1和图6)。
62.根据将在下面关于图8描述的另一示例，一种方法可以包括将第一类型掺杂剂原子和第二类型掺杂剂原子两者注入到沟槽12的第一侧壁14和第二侧壁中的至少一个中。这可以产生组合的第一和第二类型区域23，其包括第一类型和第二类型的掺杂剂原子两者。该方法还包括对半导体结构进行退火以使第一类型掺杂剂原子和第二类型掺杂剂原子在半导体结构中扩散。可以选择第一类型掺杂剂原子和第二类型掺杂剂原子，使得它们具有不同的扩散系数，以使退火工艺基于注入区域23而产生邻接的第一类型半导体区域20和第二类型半导体区域30。根据一个示例，第一类型掺杂剂原子和第二类型掺杂剂原子中的一个的扩散系数是第一类型掺杂剂原子和第二类型掺杂剂原子中的另一个的扩散系数的至少2倍或至少4倍。例如，具有不同扩散系数的掺杂剂原子对是硼(b)和砷(as)、或硼(b)和锑(sb)。硼是p型掺杂剂，砷和锑是n型掺杂剂。在这些对中的每一对中，硼是具有较高扩散系数的掺杂剂。例如，硼和砷各自的扩散系数的比率在2:1和4:1之间，这取决于扩散工艺。即，硼的扩散速率在砷的扩散速率的2到4倍之间。
63.根据一个示例，该方法包括在制造完整的层装置之后的一个退火工艺。即，在形成所有的多个外延层之后，掺杂剂原子在多个半导体层100的每一个中扩散。
64.可以选择所述注入工艺中的注入角度，使得掺杂剂原子被注入到侧壁14、15中，而不被注入到沟槽12的底部。当以特定(平坦)角度注入掺杂剂原子时，掺杂剂原子可能不会被注入到侧壁14、15中的很深处。至少一些掺杂剂原子反而被注入到靠近侧壁14、15的表面处。这增加了除气的风险。如上所述，在退火工艺期间，注入的掺杂剂原子可以在竖直方向z以及第一横向方向x上扩散并被电激活，从而形成漂移区域20和补偿区域30。如上所述，退火工艺期间的温度可以低于1300℃，特别是低于1200℃或低于1100℃。退火工艺的持续时间可以在30分钟到10小时(600分钟)之间。然而，其他持续时间，尤其是长达1000分钟或甚至更多的更长持续时间也是可能的。由于掺杂剂原子通常被注入到靠近侧壁14、15的表面处，并且另外在高温的影响下，可能发生除气效应。一些掺杂剂原子比其他掺杂剂原子更容易受到除气效应的影响。例如，硼通常比砷和锑更容易除气。
65.在形成多个半导体装置1i中的一个之后，即，在注入第一类型掺杂剂原子和第二类型掺杂剂原子之后，并且在形成随后的顶部半导体装置的半导体层100
i 1
之前，晶片或半导体主体10可以与氧接触。这可能导致在底部半导体装置的表面上形成原生氧化物。底部半导体装置表面上的这种原生氧化物以及任何化学形成的氧化物或其他污染物可能对随后的顶部半导体装置的单晶半导体层100
i 1
的生长产生负面影响。因此，通常在形成随后的顶部半导体装置的半导体层100
i 1
之前去除这种原生氧化物、化学形成的氧化物或其他污染物。这需要预调节步骤，该步骤涉及执行通常在1000℃或更高的温度下执行的化学反应。例如，在1100℃的温度下，这样的预调节步骤可以具有大约十或几十秒的持续时间。例如，在约1000℃的稍低温度下，预调节步骤可能具有例如数百秒的明显更长的持续时间。在这种高温下执行预调节步骤以及执行任何类型的高温退火工艺可能增加除气的风险。
66.更进一步地，形成随后的顶部半导体装置的半导体层100
i 1
通常也在相对高的温度下执行，以实现令人满意的沉积速率。因此，在生长随后的顶部半导体装置的半导体层100
i 1
的步骤期间也可能发生除气。
67.现在参考图7a至图7f，示意性地示出了根据一个示例的形成多个半导体装置的方法。根据该示例，形成多个半导体层100i中的一个实质上对应于上面关于图2所描述的内容。图7a、图7b、图7c和图7d中所示的步骤对应于上文关于图2a、图2b、图2c和图2d所描述的步骤。然而，在形成随后的顶部半导体装置的半导体层100
i 1
之前执行附加步骤。在图7e中示意性地示出了该附加步骤。如图7e示意性所示，在底部半导体装置1i上形成保护层16i，保护层16i覆盖相应半导体层100i的多个沟槽12i之间的台面区域13i，并覆盖形成在相应半导体层100i中的多个沟槽12i中的每一个的底部、第一侧壁14i和第二侧壁15i。保护层16i被配置为密封底部半导体装置的表面。以此方式，即使在高温下执行这种生产步骤，也可以减少或甚至防止在随后的生产步骤期间掺杂剂原子的脱气。
68.保护层16i具有的厚度d
16
可以显著小于随后的顶部半导体装置的半导体层100
i 1
的厚度。根据示例，保护层16i具有的厚度d
16
在25nm和200nm之间、在50nm和200nm之间、或在100nm和200nm之间。保护层16i的厚度d
16
可以是均匀的。即，保护层16i在台面区域13i上和沟槽12i底部上的厚度d
16
(在竖直方向z上的厚度)可以等于保护层16i在多个沟槽12i中的每一个的第一侧壁14i和第二侧壁15i上的厚度d
16
(在第一横向方向x上的厚度)。
69.形成保护层16i可以包括在650℃和1000℃之间、或在800℃和950℃之间的温度下外延生长保护层16i。即，保护层16i可以包括与随后的顶部半导体装置的半导体层100
i 1
相同的材料。形成保护层16i的工艺也可以实质上等同于形成随后的顶部半导体装置的半导体层100
i 1
的工艺。然而，可以在显著低于形成随后的顶部半导体装置的半导体层100
i 1
的工艺期间的温度的温度下形成保护层16i。即，与随后的顶部半导体装置的半导体层100
i 1
的生长速率相比，保护层16i的生长速率可以较低。在低于1000℃、或甚至低于950℃的温度下，除气效应可以忽略不计或甚至被完全防止。当在形成保护层16i之后在高温下形成随后的顶部半导体装置的半导体层100
i 1
时，即使在高于1000℃的温度下、或甚至在高于1100℃的温度下形成随后的顶部半导体装置的半导体层100
i 1
，保护层16i密封底部半导体装置的表面并防止掺杂剂原子离开半导体主体。在图7f中示意性地示出了形成随后的顶部半导体装置的半导体层100
i 1
的步骤。该步骤等同于上文关于图2e所描述的步骤。
70.如上所述，可以在形成底部半导体装置之后和形成顶部半导体装置之前执行预调节步骤，其中预调节步骤包括去除形成在底部半导体装置上的污染物、原生氧化物或化学形成的氧化物。这种预调节步骤可以包括通过执行蚀刻和/或蒸发或升华步骤来去除形成在底部半导体装置上的污染物、原生氧化物或化学形成的氧化物。预调节步骤可以在15℃和600℃之间或15℃和150℃之间的温度下执行。预调节步骤可以是高度选择性的。即，在该预调节步骤期间主要去除污染物、原生氧化物或化学形成的氧化物，而根本不去除或仅少量去除相应半导体装置的材料(例如，硅树脂)。例如，在预调节步骤期间可以去除底部半导体装置的材料的小于50nm或甚至小于20nm。
71.在图7a-7f所示的示例中，第一类型掺杂剂原子仅被注入到沟槽12的第一侧壁14中，并且第二类型掺杂剂原子仅被注入到沟槽12的第二侧壁15中。然而，这只是示例。图8a-8f示出了图7a-7f中所示方法的修改。在图8a-8f所示的方法中，第一类型掺杂剂原子被注入到第一侧壁14(参见图8c)和第二侧壁15(参见图8d)两者中。这同样适用于第二类型掺杂剂原子，其也被注入到第一侧壁14(参见图8c)和第二侧壁15(参见图8d)两者中。根据一个示例，第一类型掺杂剂原子可以比第二类型掺杂剂原子更深地注入到第一侧壁14中，并且
第二类型掺杂剂原子可以比第一类型掺杂剂原子更深地注入到第二侧壁15中。这样，在第一和第二侧壁14、15中可以形成可区分开的第一类型区域2和第二类型区域3。在退火工艺期间，如上所述，注入的掺杂剂原子可以在竖直方向z上以及在第一横向方向x上扩散并被电激活，从而形成漂移区域20和补偿区域30(参见例如图1和图6)。
72.根据未具体示出的另一示例，一种方法可以包括将第一类型掺杂剂原子和第二类型掺杂剂原子两者注入到沟槽12的第一侧壁14和第二侧壁中的至少一个中。这可以产生组合的第一和第二类型区域23，其包括第一类型和第二类型的掺杂剂原子两者。该方法还包括对半导体结构进行退火以使第一类型掺杂剂原子和第二类型掺杂剂原子在半导体结构中扩散。可以选择第一类型掺杂剂原子和第二类型掺杂剂原子，使得它们具有不同的扩散系数，以使退火工艺基于注入区域23而产生邻接的第一类型半导体区域20和第二类型半导体区域30。根据一个示例，第一类型掺杂剂原子和第二类型掺杂剂原子中的一个的扩散系数是第一类型掺杂剂原子和第二类型掺杂剂原子中的另一个的扩散系数的至少4倍或至少6倍。例如，具有不同扩散系数的掺杂剂原子对是硼(b)和砷(as)、或硼(b)和锑(sb)。硼是p型掺杂剂，砷和锑是n型掺杂剂。在这些对中的每一对中，硼是具有较高扩散系数的掺杂剂。例如，硼和砷各自的扩散系数的比率在2:1和4:1之间，这取决于扩散工艺。即，硼的扩散速率在砷的扩散速率的2到4倍之间。
73.在包括多个个体的半导体装置1n(参见例如图6)的半导体器件中，个体的半导体装置1n中的每一个可以包括保护层16i。然而，这只是示例。根据另一示例，个体的半导体装置1n中的至少一个(但不是全部)包括保护层16i。这在图9中示意性地示出。图9示意性地示出包括六个个体的半导体装置的半导体器件的耗尽状态中的电场。针对不同的半导体层100i示意性地示出了电场。可以看出，在布置得更靠近第一表面101和第二表面102的那些半导体层100i(例如，半导体层100i、100
i 1
、100
i 4
、100
i 5
)中，电场可以较低。在布置在层堆叠体中间的半导体层100i中，或者换言之，在布置得最远离第一表面101和第二表面102的那些半导体层100i(例如，半导体层100
i 2
和100
i 3
)中，电场可以较高。这些中间层100
i 2
和100
i 3
中的电场在图9中以粗线示出，表明中间半导体层100
i 2
和100
i 3
均包括保护层16
i 2
、16
i 3
。其余的半导体层100i、100
i 1
、100
i 4
、100
i 5
可以不包括保护层16。
74.对于一些应用，仅这样的中间半导体装置均包括保护层16就足够了。然而，对于其他半导体装置，可以省略保护层16。即，在一些半导体装置中可以接受或容忍除气效应。其中半导体器件的耗尽状态中的电场最高的半导体层(图9中的中间层100
i 2
和100
i 3
)通常对半导体器件的整体击穿电压影响最大。对其中电场较小的那些半导体装置的击穿电压的影响通常较低。
75.现在参考图10，将用于形成包括保护层16i的半导体装置(实线)的工艺顺序与用于形成没有保护层16i的半导体装置(虚线)的工艺顺序进行比较。对于这两个工艺顺序，预调节步骤p1可以相同。然而，当形成没有保护层16i的半导体装置时，温度可以在预调节步骤p1之后立即升高。然后可以在例如1100℃的高温t5下形成随后的半导体装置的半导体层100
i 1
。
76.当形成保护层16i时，保护层16i的形成p2可以直接在预调节步骤pl之后。即，可以稍微延迟形成随后的半导体装置的半导体层100
i 1
。形成保护层16i的步骤p2可以在时间间隔t2-t3期间在低于高温t5的温度t2下执行，时间间隔t2-t3可以具有例如20到120秒或20
到40秒的长度。只有在形成保护层16i之后，温度可以升高到更高的温度t5(步骤p3)以形成随后的半导体装置的半导体层100
i 1
(步骤p4)。即，形成具有保护层16i的半导体装置所需的时间比形成没有保护层16i的半导体装置所需的时间稍长。在最后的步骤p5中，在形成随后的半导体装置的半导体层100
i 1
之后，可以随后降低温度。
77.现在参考图11，可以在不同的处理室中执行不同的工艺步骤。例如，可以在第一处理室800中执行预调节步骤p1。例如，如果预调节步骤包括低温等离子体步骤(氧化物和/或污染物去除步骤)，则该处理室800可以是等离子体室。随后可以在直接邻接等离子体室800的外延室802中形成保护层16i。以此方式，预调节的底部半导体装置在预调节步骤与形成保护层16i的步骤之间不与氧接触。以此方式，可以减少或甚至防止在预调节步骤与形成保护层16i的步骤之间形成原生氧化物、化学形成的氧化物或其他污染物。可以在形成保护层16i的外延室802中执行形成随后的半导体装置的半导体层100
i 1
。在这种情况下，在形成保护层16i之后增加外延室802中的温度。然而，根据另一示例，也可以在单独的第二外延室804中执行形成后续半导体装置的半导体层100
i 1
的步骤。两个外延室802、804也可以彼此直接邻接，使得半导体主体可以直接从一个外延室802转移到另一个外延室804而不与氧接触。
78.根据另一示例，预调节步骤可以包括湿法蚀刻工艺。即，预调节步骤可以包括通过执行湿法化学蚀刻工艺去除在底部半导体装置上形成的污染物、原生氧化物或化学形成的氧化物。现在参考图12，可以在不同的处理室中执行不同的工艺步骤，包括之前的湿法蚀刻步骤。例如，可以在湿法蚀刻室806中执行该示例中的预调节步骤。该湿法蚀刻室806可以布置为远离外延室802。即，可以随后在不直接邻接湿法蚀刻室806的外延室802中形成保护层16i。为了防止预调节的底部半导体装置在预调节步骤与形成保护层16i的步骤之间与氧接触，可以将半导体主体装载到运输箱808中。该运输箱808(其也可以被称为foup“前开口统一舱”)是允许在不同处理室之间在受控环境中运输晶片或半导体主体的外壳或箱。运输箱808可以对接到湿法蚀刻室806的开口或气闸。半导体主体从湿法蚀刻室806装载到运输箱808中而不与氧接触。这在图12a中示意性地示出。然后可以紧密地密封运输箱808。根据一个示例，在运输箱808内部产生洁净室气氛或稳定的氮(n2)气氛。根据一个示例，可以在单个运输箱808中运输多个晶片或半导体主体。
79.然后将密封的运输箱808运输到外延室802(见图12b)。接下来，运输箱808可以对接至外延室802的开口或气闸，并且可以在不与氧接触的情况下将半导体主体从运输箱808卸载并进入外延室802以用于进一步处理。这在图12c中示意性地示出。以此方式，预调节的底部半导体装置在预调节步骤与形成保护层16i的步骤之间的任何时间都不与氧接触。从而，可以减少或甚至防止在预调节步骤与形成保护层16i的步骤之间形成原生氧化物、化学形成的氧化物或其他污染物。如上文关于图11所描述的，可以在其中形成保护层16i的外延室802中执行形成随后的半导体装置的半导体层100
i 1
。在该情况下，在形成保护层16i之后增加外延室802中的温度。然而，根据另一示例，也可以在单独的第二外延室804中执行形成随后的半导体装置的半导体层100
i 1
的步骤。如已上面经关于图11所描述的，两个外延室802、804可以彼此直接邻接，使得半导体主体可以直接从一个外延室802转移到另一个外延室804而不与氧接触。