半导体装置及其制造方法与流程

1.本发明涉及具备感温二极管的半导体装置及其制造方法。


背景技术：

2.具备感温二极管的半导体装置例如被公开在日本特开2017-103272号公报中。日本特开2017-103272号公报的半导体装置在形成有功率晶体管的半导体芯片上具备由多晶硅二极管构成的感温二极管。感温二极管的正向电压与半导体芯片的温度对应地变动。因此，通过监测正向电压，能够检测半导体芯片的温度。例如，能够通过感温二极管检测异常发热。通过根据异常发热的检出使功率晶体管截止，能够避免由异常发热引起的半导体装置的损坏。


技术实现要素：

3.发明所要解决的课题
4.使用感温二极管的温度检测依赖于感温二极管的正向特性。因此，需要以具有所期望的正向特性的方式制作感温二极管。若感温二极管不具有所期望的正向特性，则该半导体装置不是合格品，因此无法向市场供给。因此，感温二极管的制作精度将对产品的成品率产生影响。
5.本发明的一个实施方式提供一种能够提高成品率的半导体装置的制造方法。
6.本发明的一个实施方式提供一种能够确认通过高精度的方法制造的半导体装置。
7.用于解决课题的手段
8.本发明的一实施方式提供一种半导体装置的制造方法，将工作时发热的半导体元件形成于半导体基板的有源区域，将检测温度的感温二极管传感器形成于所述半导体基板的感温二极管区域。该方法包含在所述感温二极管区域形成用于构成所述感温二极管传感器的多晶硅层的工序。所述方法包含形成掩模的工序。掩模具有元件图案，该元件图案具有使在所述有源区域中构成所述半导体元件的区域露出的元件开口。掩模具有二极管图案，该二极管图案具有使所述感温二极管区域的一部分露出的二极管开口。掩模具有监测图案，该监测图案设置在所述二极管图案内，并比所述二极管开口小。所述方法包含经由所述掩模向所述半导体基板及所述多晶硅层导入杂质的工序。
9.另外，本发明的一个实施方式提供一种半导体装置。半导体装置包含半导体基板。半导体装置包含半导体元件，该半导体元件配置于所述半导体基板的有源区域，并在工作时发热。半导体装置包含感温二极管传感器，该感温二极管传感器配置于所述半导体基板的感温二极管区域，对温度进行检测。所述感温二极管传感器包含形成于所述感温二极管区域的多晶硅层。所述感温二极管区域形成有二极管。二极管包含阳极区域和阴极区域。阳极区域也可以是向所述多晶硅层内导入了p型杂质的区域。阴极区域也可以是向所述多晶硅层内导入了n型杂质的区域。在所述感温二极管区域中，在所述多晶硅层中形成有线宽比所述阳极区域或所述阴极区域小的监测杂质图案。
10.参照附图，通过以下叙述的实施方式的说明来明确本发明中的上述的、或者其他的目的、特征以及效果。
附图说明
11.图1是本发明的一实施方式的半导体装置的俯视图。
12.图2是用于说明所述半导体装置的单元区域的结构例的放大俯视图。
13.图3是图2的iii-iii线截面图。
14.图4是用于说明感温二极管区域的结构例的放大俯视图。
15.图5是表示感温二极管区域的电气结构的电路图。
16.图6是表示沿着图4所示的vi-vi线的构造例的截面图。
17.图7是二极管形成区域的放大俯视图。
18.图8是二极管形成区域的放大截面图。
19.图9表示适用于p型杂质离子注入的光致抗蚀剂掩模的图案例。
20.图10表示适用于n型杂质离子注入的光致抗蚀剂掩模的图案例。
21.图11a是用于说明半导体装置的制造方法的主要部分的截面图。
22.图11b是用于说明半导体装置的制造方法的主要部分的截面图。
23.图11c是用于说明半导体装置的制造方法的主要部分的截面图。
24.图11d是用于说明半导体装置的制造方法的主要部分的截面图。
25.图11e是用于说明半导体装置的制造方法的主要部分的截面图。
26.图11f是用于说明半导体装置的制造方法的主要部分的截面图。
27.图11g是用于说明半导体装置的制造方法的主要部分的截面图。
28.图11h是用于说明半导体器件的制造方法的主要部分的截面图。
29.图11i是用于说明半导体装置的制造方法的主要部分的截面图。
30.图11j是用于说明半导体装置的制造方法的主要部分的截面图。
31.图11k是用于说明半导体装置的制造方法的主要部分的截面图。
32.图11l是用于说明半导体装置的制造方法的主要部分的截面图。
33.图11m是用于说明半导体装置的制造方法的主要部分的截面图。
34.图12a是用于说明半导体装置的制造方法的主要部分的截面图。
35.图12b是用于说明半导体装置的制造方法的主要部分的截面图。
36.图12c是用于说明半导体装置的制造方法的主要部分的截面图。
37.图12d是用于说明半导体装置的制造方法的主要部分的截面图。
38.图12e是用于说明半导体装置的制造方法的主要部分的截面图。
39.图12f是用于说明半导体装置的制造方法的主要部分的截面图。
40.图12g是用于说明半导体装置的制造方法的主要部分的截面图。
41.图12h是用于说明半导体装置的制造方法的主要部分的截面图。
42.图12i是用于说明半导体装置的制造方法的主要部分的截面图。
43.图12j是用于说明半导体装置的制造方法的主要部分的截面图。
44.图12k是用于说明半导体装置的制造方法的主要部分的截面图。
45.图12l是用于说明半导体装置的制造方法的主要部分的截面图。
46.图12m是用于说明半导体装置的制造方法的主要部分的截面图。
47.图13a是用于说明用于p型杂质离子注入的光致抗蚀剂掩模的形成状态下的pn结位置的偏移的图解性截面图。
48.图13b是用于说明用于n型杂质离子注入的光致抗蚀剂掩模的形成状态下的pn结位置的偏移的图解性截面图。
49.图14是用于说明本发明的另一实施方式的半导体装置的结构的俯视图。
具体实施方式
50.图1是本发明的一实施方式的半导体装置1的俯视图。在本实施方式中，半导体装置1是具有igbt(insulated gate bipolar transistor：绝缘栅双极晶体管)的电子部件。igbt是功率器件的一例。半导体装置1是具有功率器件的分立器件的一例。
51.半导体装置1包含芯片状的半导体层2。具体而言，半导体层2具有一侧的第一主面2a以及另一侧的第二主面2b(参照图3)。第一主面2a以及第二主面2b均为平坦面。在图1中示出了从与第一主面2a垂直的方向观察到的俯视时的半导体装置1的结构。在本实施方式中，第一主面2a以及第二主面2b为四边形状，更具体而言为矩形状。半导体层2具有连接第一主面2a和第二主面2b的侧面2c、2d、2e、2f(在本实施方式中为4个侧面)。
52.在以下的说明中，为了方便起见，将与第一主面2a以及第二主面2b垂直的方向、即与第一主面2a以及第二主面2b的法线平行的方向称为半导体层2的“法线方向z”。另外，将从法线方向z观察的情况称为“俯视”。进而，为了方便起见，将与法线方向z垂直且与一个侧面2c平行的方向称为“第一方向x”，将与法线方向z及第一方向x中的任一个都垂直的方向(与侧面2c的相邻的另一侧面2d平行的方向)称为“第二方向y”。
53.半导体层2包含有源区域3和外侧区域4(周边区域)。有源区域3和外侧区域4被设定于半导体层2的第一主面2a。
54.就有源区域3而言，在俯视时，从半导体层2的侧面2c～2f向内侧隔开间隔地设定在半导体层2的中央部。有源区域3也可以被设定为俯视时具有与半导体层2的4个侧面2c～2f分别平行的4边的四边形状(更具体而言为矩形状)。
55.外侧区域4是有源区域3的外侧的区域。外侧区域4在俯视时沿着有源区域3的周缘呈带状延伸。外侧区域4在俯视时包围有源区域3。更具体而言，外侧区域4被设定为在俯视时包围有源区域3的环状(四边环状)。
56.以覆盖有源区域3的大致整个区域的方式配置有膜状的发射极端子电极5。在图1中，为了方便，将发射极端子电极5描绘为与有源区域3相同形状相同大小。在外侧区域4配置有膜状的栅极端子电极6。栅极端子电极6与发射极端子电极5相互隔离，由此被电绝缘。栅极配线7与栅极端子电极6电连接。栅极配线7形成于外侧区域4，具有包围有源区域3的环状部7a。栅极配线7还包括从环状部7a向有源区域3延伸并形成为横穿有源区域3的栅极指7b。栅极配线7将施加于栅极端子电极6的栅极信号向有源区域3传递。多条栅极指7b在有源区域3中沿第一方向x呈带状延伸，且在第二方向y上隔开间隔地形成。栅极指7b在发射极端子电极5的下方以与发射极端子电极5绝缘的状态配置。在相邻的一对栅极指7b之间配置有单元区域8。在单元区域8排列有功率晶体管单元11(参照图2)。功率晶体管单元11是在工作时发热的半导体元件的一例。
57.在外侧区域4还设置有感温二极管区域9。在感温二极管区域9形成有由多晶硅二极管构成的感温二极管传感器41(参照图4)。在外侧区域4还设置有感温二极管传感器41(参照图4)的阳极端子电极37以及阴极端子电极38。
58.图2是用于说明有源区域3的一部分的结构例的放大俯视图，表示单元区域8中的半导体层2的表面(第一主面2a)的详细结构。更准确地说，图2是除了发射极端子电极5之外，省略了在半导体层2的第一主面2a形成的层间绝缘膜等的图示的放大俯视图。
59.在各单元区域8，沿着栅极指7b延伸的第一方向x排列有多个功率晶体管单元11。更具体而言，多条槽栅构造10形成于半导体层2。各槽栅构造10例如沿着第二方向y呈直线状延伸。多个槽栅构造10在第一方向x上隔开间隔地平行地形成。功率晶体管单元11例如在单元区域8内由包含1条槽栅构造10的部分来定义。
60.各槽栅构造10的两端部别与一对外侧槽栅构造12(在图2中仅表示一侧的外侧槽栅构造12)结合。由此，各单元区域8内的多个槽栅构造10通过外侧槽栅构造12而相互连结。外侧槽栅构造12沿着第一方向x呈线状延伸。外侧槽栅构造12经由由多晶硅膜构成的栅极引出电极层13而与栅极指7b电连接。
61.图3是图2的iii-iii线截面图，表示槽栅构造10的附近的截面构造例。半导体层2具有包含n-型的半导体基板15的单晶结构。半导体基板15也可以是经过fz(floating zone)法形成的硅制的fz基板。也可以是经过fz(floating zone)法形成的硅制的fz基板。半导体基板15的n型杂质浓度可以为4.0
×
10
13
cm-3
以上且2.0
×
10
14
cm-3
以下。半导体基板15的厚度可以为50μm以上且200μm以下。n型的杂质的例子是磷、砷等。
62.在半导体层2的第二主面2b形成有集电极电极16。集电极电极16与半导体层2的第二主面2b电连接。集电极电极16在与半导体层2的第二主面2b之间形成欧姆接触。集电极电极16向有源区域3传递集电极信号。
63.在半导体层2的第二主面2b的表层部形成有p型的集电极区域17。集电极区域17的p型杂质浓度可以为1.0
×
10
15
cm-3
以上且1.0
×
10
18
cm-3
以下。集电极区域17在与集电极电极16之间形成欧姆接触。集电极区域17也可以形成于第二主面2b的表层部的整个区域。p型的杂质的一个例子是硼。
64.在集电极区域17层叠有n型的缓冲层18。缓冲层18也可以形成于半导体层2的第二主面2b的表层部的整个区域。缓冲层18的n型杂质浓度比半导体基板15的n型杂质浓度大。
65.槽栅构造10包含栅极沟槽20、栅极绝缘层21以及栅极电极层22。栅极沟槽20形成于半导体层2的第一主面2a。更具体而言，栅极沟槽20从第一主面2a沿与第一主面2a垂直的方向(法线方向z)延伸下挖至半导体层2内的预定的深度。
66.与栅极沟槽20的长边方向正交的宽度可以为0.5μm以上且3.0μm以下(例如1.2μm左右)。栅极沟槽20的宽度是栅极沟槽20的第一方向x的宽度。栅极沟槽20的宽度可以为0.5μm以上且1.0μm以下、1.0μm以上且1.5μm以下、1.5μm以上且2.0μm以下、2.0μm以上且2.5μm以下、或2.5μm以上且3.0μm以下。
67.栅极绝缘层21沿着栅极沟槽20的内壁形成为膜状。栅极绝缘层21在栅极沟槽20内划分凹状的空间。在本实施方式中，栅极绝缘层21包含氧化硅膜。栅极绝缘层21也可以代替氧化硅膜或在此基础上包含氮化硅膜。
68.栅极电极层22隔着栅极绝缘层21埋入栅极沟槽20。更具体而言，栅极电极层22被
埋入在栅极沟槽20中由栅极绝缘层21划分的凹状的空间中。栅极信号被传递到栅极电极层22。即，栅极电极层22与栅极端子电极6(参照图1)电连接。
69.在槽栅构造10的两侧形成有fet(场效应晶体管)结构30。fet结构30包含形成于半导体层2的第一主面2a的表层部的p型的体区域31。体区域31的p型杂质浓度可以为1.0
×
10
16
cm-3
以上且1.0
×
10
18
cm-3
以下。体区域31形成为在俯视时沿着槽栅构造10延伸的带状。体区域31从栅极沟槽20的侧壁露出。体区域31的底部在与第一主面2a垂直的方向(法线方向z)上被配置于半导体层2的第一主面2a以及栅极沟槽20的底壁之间的深度位置。
70.fet结构30包含形成于体区域31的表层部的n

型的发射极区域32。发射极区域32的n型杂质浓度也可以为1.0
×
10
19
cm-3
以上且1.0
×
10
21
cm-3
以下。
71.发射极区域32形成为在俯视时沿着槽栅构造10延伸的带状。发射极区域32从半导体层2的第一主面2a露出。此外，发射极区域32从栅沟槽20的侧壁露出。发射极区域32的底部在与第一主面2a垂直的方向(法线方向z)上被配置于栅极电极层22的上端部以及体区域31的底部之间的深度位置。
72.fet结构30包含从半导体层2的第一主面2a贯通发射极区域32而到达体区域31的p

型接触区域33。接触区域33的p型杂质浓度大于体区域31的p型杂质浓度。接触区域33的p型杂质浓度可以为1.0
×
10
19
cm-3
以上且1.0
×
10
20
cm-3
以下。
73.接触区域33位于与槽栅构造10之间夹着发射极区域32的位置，在俯视时沿着槽栅构造10呈带状延伸。接触区域33在半导体层2的第一主面2a露出。
74.fet结构30构成为栅极电极层22隔着栅极绝缘层21与体区域31以及发射极区域32对置。在体区域31中与栅极沟槽20对置的区域形成有igbt的沟道。沟道的导通/截止由栅极信号控制。
75.在半导体层2的第一主面2a之上形成有主面绝缘层25。主面绝缘层25沿着第一主面2a形成为膜状。主面绝缘层25与栅极绝缘层21连续。在本实施方式中，主面绝缘层25包含氧化硅膜。主面绝缘层25也可以代替氧化硅膜或在此基础上包含氮化硅膜。
76.在主面绝缘层25上形成层间绝缘层26。层间绝缘层26沿着半导体层2的第一主面2a形成为膜状。层间绝缘层26可以包含氧化硅或氮化硅。层间绝缘层26也可以包含作为氧化硅的一例的psg(phosphor silicate glass)和/或bpsg(boron phosphor silicate glass)。层间绝缘层26也可以是从第一主面2a侧起依次层叠psg层和bpsg层而成的层叠膜。
77.在层间绝缘层26形成有发射极接触开口35。发射极接触开口35在邻接的槽栅构造10之间使发射极区域32以及接触区域33露出。
78.在层间绝缘层26之上形成有发射极端子电极5。发射极端子电极5可以包含铝、铜、al-si-cu(铝-硅-铜)合金、al-si(铝-硅)合金或al-cu(铝-铜)合金中的至少一种。发射极端子电极5可以具有包含这些导电材料中的任一种的单层结构。发射极端子电极5也可以具有以任意顺序层叠这些导电材料中的至少2种的层叠结构。
79.发射极端子电极5从层间绝缘层26之上进入发射极接触开口35。即，发射极端子电极5在发射极接触开口35与发射极区域32以及接触区域33电连接。
80.图1所示的栅极端子电极6、阳极端子电极37以及阴极端子电极38也形成在层间绝缘层26上。它们也可以由与发射极端子电极5同样的导电材料构成。
81.图4是用于说明感温二极管区域9的结构例的放大俯视图，图5是表示感温二极管
区域9的电气结构的电路图。图6是表示沿着图4所示的vi-vi线的构造例的截面图。
82.感温二极管区域9包含感温二极管传感器41以及保护元件42。感温二极管传感器41包含由将多个第一二极管43正向串联连接而得的二极管列构成的第一串联电路81。第一二极管43是传感器二极管的一例。多个第一二极管43以呈直线状的列的方式排列。保护元件42包含由将多个第二二极管44正向串联连接而成的二极管列构成的第二串联电路82。第二二极管44是保护二极管的一例。多个第二二极管44以呈直线状的列的方式排列。第一二极管43的列与第二二极管44的列相互平行。感温二极管传感器41和保护元件42反向并联连接。具体而言，构成感温二极管传感器41的多个第一二极管43的第一串联电路81和构成保护元件42的多个第二二极管44的第二串联电路82以第一二极管43和第二二极管44的方向为反方向而并联连接。这样构成的并联电路经由第一端子配线45与阳极端子电极37(参照图1)连接，经由第二端子配线46与阴极端子电极38(参照图1)连接。
83.感温二极管区域9还包含与感温二极管传感器41以及保护元件42中的任一个电气分离的虚设二极管47、48。在该实施方式中，设置有第一虚设二极管47以及第二虚设二极管48。第一虚设二极管47被配置为与构成感温二极管传感器41的第一二极管43一起构成为直线状的列。在该列的一端配置有第一虚设二极管47。第二虚设二极管48被配置为与构成保护元件42的第二虚设二极管48一起构成直线状的列。在该列的一端配置有第二虚设二极管48。在本实施方式中，第一虚设二极管47以及第二虚设二极管48相邻地配置。
84.虚设二极管47、48主要是为了满足感温二极管区域9内的空余空间而形成的。通过设置这样的虚设二极管47、48，能够高精度地形成构成感温二极管传感器41以及保护元件42的第一二极管43以及第二二极管44。
85.如图6所示，感温二极管传感器41包含形成于半导体层2的第一主面2a之上的多晶硅层50。通过向多晶硅层50中选择性地导入n型杂质以及p型杂质而形成感温二极管传感器41。
86.更具体而言，多晶硅层50形成于主面绝缘层25之上。多晶硅层50通过主面绝缘层25与半导体层2电绝缘。多晶硅层50的厚度可以为0.2μm以上且1.0μm以下。
87.如图4所示，在本实施方式中，多晶硅层50在第一方向x上具有长边的矩形形状。在多晶硅层50设定有第一电路形成区域51以及第二电路形成区域52。第一电路形成区域51以及第二电路形成区域52沿着多晶硅层50的短边方向被相互隔开间隔地设定，并沿着多晶硅层50的长边方向平行地延伸。
88.在本实施方式中，第一电路形成区域51包含多个(在本实施方式中为4个)第一二极管形成区域53和第一虚设二极管形成区域55。第一二极管形成区域53是形成第一二极管43的区域。第一虚设二极管形成区域55是形成第一虚设二极管47的区域。多个第一二极管形成区域53以及第一虚设二极管形成区域55在多晶硅层50的长边方向(在本实施方式中为第一方向x)上被相互隔开间隔(在本实施方式中为等间隔)地设定。
89.在本实施方式中，各第一二极管形成区域53以及第一虚设二极管形成区域55被设定为在俯视下呈四边形状。
90.在本实施方式中，第二电路形成区域52包含多个(在本实施方式中为4个)第二二极管形成区域54和第二虚设二极管形成区域56。第二二极管形成区域54是形成第二二极管44的区域。第二虚设二极管形成区域56是形成第二虚设二极管48的区域。多个第二二极管
形成区域54以及第二虚设二极管形成区域56在多晶硅层50的长边方向(在本实施方式中为第一方向x)上被相互隔开间隔地设定。
91.在本实施方式中，各第二二极管形成区域54以及第二虚设二极管形成区域56被设定为俯视时呈四边形状。
92.图7表示第一虚设二极管47以及一部分的第一二极管43的放大俯视图，在图8中放大表示图7的viii-viii线的截面结构。在各第一二极管形成区域53以及第一虚设二极管形成区域55形成有p型的第一阳极区域61以及n型的第一阴极区域63。第一阳极区域61分别形成于第一二极管形成区域53以及第一虚设二极管形成区域55的中央部。在本实施方式中，第一阳极区域61从多晶硅层50的第一面50a及第二面50b露出。
93.在本实施方式中，第一阳极区域61在俯视时形成为大致矩形状。第一阳极区域61的平面形状是任意的。第一阳极区域61也可以在俯视时形成为三角形状、六边形状等多边形状、圆形状或椭圆形状。
94.沿着第一阳极区域61的周缘形成第一阴极区域63。在本实施方式中，第一阴极区域63形成为在俯视时包围第一阳极区域61的c字状或u字状。第一阴极区域63也可以形成为包围第一阳极区域61的整周的环状。第一阴极区域63与第一阳极区域61电连接。
95.在本实施方式中，第一阴极区域63从多晶硅层50的第一面50a及第二面50b露出。第一阴极区域63在多晶硅层50的整个厚度方向上连接到第一阳极区域61。第一阴极区域63在与第一阳极区域61的界面形成pn结部60。在本实施方式中，第一阴极区域63将第一阳极区域61包围成c字状或u字状，因此pn结部60在俯视时呈c字状或u字状。在第一阴极区域63以环状包围第一阳极区域61而与第一阳极区域61的整周接触的情况下，与此相应地，pn结部60在俯视时具有环状的形态。
96.这样，在各第一二极管形成区域53中形成有以第一阳极区域61为阳极、以第一阴极区域63为阴极的1个第一二极管43。在第一虚设二极管形成区域55中也同样地形成有具有第一阳极区域61以及第一阴极区域63的第一虚设二极管47。但是，如上所述，第一虚设二极管47不具有电气功能。
97.第二二极管形成区域54以及第二虚设二极管形成区域56的构造分别与第一二极管形成区域53以及第一虚设二极管形成区域55的构造实质上相同。但是，从图4可知，第二二极管形成区域54具有在多个第一二极管43排列的方向(第一方向x)上，在包含多个第一二极管形成区域53的矩形区域的中间部将该第一二极管形成区域53镜像反转的构造。同样地，第二虚设二极管形成区域56具有在多个第一二极管43排列的方向(第一方向x)上，在第一虚设二极管形成区域55的中间部将该第一虚设二极管形成区域55镜像反转的构造。
98.具体而言，在第二二极管形成区域54以及第二虚设二极管形成区域56形成有p型的第二阳极区域62以及n型的第二阴极区域64。第二阳极区域62分别形成于第二二极管形成区域54以及第二虚设二极管形成区域56的中央部。在本实施方式中，第二阳极区域62从多晶硅层50的第一面50a及第二面50b露出。
99.在本实施方式中，第二阳极区域62在俯视时形成为大致矩形状。第二阳极区域62的平面形状是任意的。第二阳极区域62也可以在俯视时形成为三角形状、六边形状等多边形状、圆形状或椭圆形状。
100.第二阴极区域64沿着第二阳极区域62的周缘形成。在本实施方式中，第二阴极区
域64形成为在俯视时包围第二阳极区域62的c字状或u字状。第二阴极区域64也可以形成为包围第二阳极区域62的整周的环状。第二阴极区域64与第二阳极区域62电连接。
101.在本实施方式中，第二阴极区域64从多晶硅层50的第一面50a以及第二面50b露出。第二阴极区域64在多晶硅层50的整个厚度方向上连接到第二阳极区域62。第二阴极区域64在与第二阳极区域62之间形成pn结部60。在本实施方式中，第二阴极区域64呈c字状或u字状将第二阳极区域62包围，因此pn结部60在俯视时呈c字状或u字状。在第二阴极区域64呈环状包围第二阳极区域62而与第二阳极区域62的整周接触的情况下，与此相应地，pn结部60在俯视时具有环状的形态。
102.这样，在各第二二极管形成区域54形成有以第二阳极区域62为阳极、以第二阴极区域64为阴极的1个第二二极管44。在第二虚设二极管形成区域56中也同样地形成有具有第二阳极区域62以及第二阴极区域64的第二虚设二极管48。但是，如上所述，第二虚设二极管48不具有电气功能。
103.参照图6和图8，上述的层间绝缘层26覆盖多晶硅层50。在层间绝缘层26中覆盖各第一二极管形成区域53的部分，形成有第一阳极开口65以及第一阴极开口67。
104.第一阳极开口65使第一阳极区域61露出。第一阳极开口65贯通层间绝缘层26而形成。如图4和图7所示，在本实施方式中，第一阳极开口65在俯视时形成为大致矩形。当然，第一阳极开口65的平面形状是任意的，并不限定于矩形，也可以是任意的多边形状，也可以是圆形状或者椭圆形状。另外，第一阳极开口65也可以在俯视时沿着第一阳极区域61的周缘呈带状延伸。在该情况下，第一阳极开口65在俯视时也可以是圆环状、椭圆环状、多边环状等环状。而且，也可以在第一二极管形成区域53隔开间隔地形成多个第一阳极开口65。
105.第一阴极开口67使第一二极管形成区域53的第一阴极区域63露出。第一阴极开口67贯通层间绝缘层26而形成。如图4以及图7所示，第一阴极开口67在俯视时沿着第一阳极区域61的周缘呈带状延伸。第一阴极开口67在俯视时形成为c字状或u字状。第一阴极开口67的平面形状是任意的，并不限定于c字状或u字状。第一阴极开口67在俯视时也可以形成为三角形、四边形、六边形等多边形、或者椭圆形状。另外，也可以在第一二极管形成区域53隔开间隔地形成多个第一阴极开口67。
106.在层间绝缘层26中覆盖各第二二极管形成区域54的部分，形成有第二阳极开口66及第二阴极开口68。
107.第二阳极开口66使第二阳极区域62露出。第二阳极开口66贯通层间绝缘层26而形成。在本实施方式中，第二阳极开口66在俯视时形成为大致矩形。当然，第二阳极开口66的平面形状是任意的，并不限定于矩形，可以是任意的多边形状，也可以是圆形状或者椭圆形状。另外，第二阳极开口66也可以在俯视时沿着第二阳极区域62的周缘呈带状延伸。在该情况下，第二阳极开口66在俯视时也可以是圆环状、椭圆环状、多边环状等环状。而且，也可以在第二二极管形成区域54隔开间隔地形成多个第二阳极开口66。
108.第二阴极开口68使第二二极管形成区域54的第二阴极区域64露出。第二阴极开口68贯通层间绝缘层26而形成。第二阴极开口68在俯视时沿着第二阳极区域62的周缘呈带状延伸。第二阴极开口68在俯视时形成为c字状或u字状。第二阴极开口68的平面形状是任意的，并不限定于c字状或u字状。第二阴极开口68在俯视时也可以形成为三角形、四边形、六边形等多边形、或者椭圆形状。另外，也可以在第二二极管形成区域54隔开间隔地形成多个
第二阴极开口68。
109.在层间绝缘层26中覆盖第一电路形成区域51(参照图4)的部分之上形成有第一二极管配线71。第一二极管配线71在第一端子配线45与第二端子配线46之间将多个第一二极管43正向串联连接。第一二极管配线71具有与第一端子配线45连接的一端部、以及与第二端子配线46连接的另一端部。
110.第一二极管配线71可以包含铝、铜、al-si-cu(铝-硅-铜)合金、al-si(铝-硅)合金、或al-cu(铝-铜)合金中的至少一种。
111.更具体而言，第一二极管配线71包含多个第一阳极电极73、多个第一阴极电极75以及多个第一连接电极77。
112.各第一阳极电极73形成于在层间绝缘层26中覆盖各第一二极管形成区域53的部分的上方。第一阳极电极73在俯视时形成为大致矩形。第一阳极电极73的平面形状是任意的。第一阳极电极73在俯视时也可以形成为三角形状、四边形状、六边形状等多边形状、圆形或椭圆形状。第一阳极电极73从层间绝缘层26的上方进入第一阳极开口65。第一阳极电极73在第一阳极开口65内与第一阳极区域61电连接。
113.第一阴极电极75形成于在层间绝缘层26中覆盖第一二极管形成区域53的部分的上方。第一阴极电极75在俯视时沿着第一阳极电极73呈带状延伸。在本实施方式中，第一阴极电极75在俯视时形成为c字状或u字状。第一阴极电极75的平面形状是任意的，并不限定于c字状或u字状。第一阴极电极75在俯视时也可以形成为三角形状、四边形状、六边形状等多边形状、圆形或椭圆形状。第一阴极电极75从层间绝缘层26的上方进入第一阴极开口67。第一阴极电极75在第一阴极开口67内与第一阴极区域63电连接。
114.第一连接电极77形成于在层间绝缘层26中覆盖彼此相邻的一对第一二极管形成区域53之间的区域的部分的上方。第一连接电极77从一方的第一二极管形成区域53的第一阴极电极75引出，与另一方的第一二极管形成区域53的第一阳极电极73连接。在本实施方式中，第一连接电极77形成为在俯视时沿着多晶硅层50的长边方向(在本实施方式中为第一方向x)延伸的带状。第一连接电极77也可以在彼此相邻的一对第一二极管形成区域53之间的区域呈线状迂回。
115.位于多晶硅层50的长边方向一端部侧的1个第一连接电极77与第一端子配线45连接。位于多晶硅层50的长边方向另一端部侧的1个第一连接电极77与第二端子配线46连接。
116.由此，在第一端子配线45以及第二端子配线46之间的区域形成有包含正向串联连接的多个(在本实施方式中为4个)第一二极管43的第一串联电路81。
117.在第一虚设二极管形成区域55也形成有第一阳极电极73以及第一阴极电极75。但是，它们不与其他二极管连接，也不与端子配线45、46连接。
118.在层间绝缘层26中覆盖第二电路形成区域52的部分的上方形成有第二二极管配线72。第二二极管配线72在第一端子配线45与第二端子配线46之间将多个第二二极管44正向串联连接。第二二极管配线72具有与第一端子配线45连接的一端部、以及与第二端子配线46连接的另一端部。
119.第二二极管配线72也可以包含铝、铜、al-si-cu(铝-硅-铜)合金、al-si(铝-硅)合金、或al-cu(铝-铜)合金中的至少一种。
120.更具体而言，第二二极管配线72包含多个第二阳极电极74、多个第二阴极电极76
以及多个第二连接电极78。
121.各第二阳极电极74形成于在层间绝缘层26中覆盖各第二二极管形成区域54的部分的上方。第二阳极电极74在俯视时形成为大致矩形。第二阳极电极74的平面形状是任意的。第二阳极电极74在俯视时也可以形成为三角形状、四边形状、六边形状等多边形状、圆形或椭圆形状。第二阳极电极74从层间绝缘层26的上方进入第二阳极开口66。第二阳极电极74在第二阳极开口66内与第二阳极区域62电连接。
122.第二阴极电极76形成于在层间绝缘层26中覆盖第二二极管形成区域54的部分的上方。第二阴极电极76在俯视时沿着第二阳极电极74呈带状延伸。在本实施方式中，第二阴极电极76在俯视时形成为c字状或u字状。第二阴极电极76的平面形状是任意的，并不限定于c字状或u字状。第二阴极电极76在俯视时也可以形成为三角形、四边形、六边形等多边形、圆形或椭圆形状。第二阴极电极76从层间绝缘层26的上方进入第二阴极开口68。第二阴极电极76在第二阴极开口68内与第二阴极区域64电连接。
123.第二连接电极78形成于在层间绝缘层26中覆盖相互相邻的多个第二二极管形成区域54之间的区域的部分的上方。第二连接电极78从一方的第二二极管形成区域54的第二阴极电极76引出，与另一方的第二二极管形成区域54的第二阳极电极74连接。在本实施方式中，第二连接电极78形成为在俯视时沿着多晶硅层50的长边方向(在本实施方式中为第一方向x)延伸的带状。第二连接电极78也可以将彼此相邻的一对第二二极管形成区域54之间的区域呈线状迂回。
124.位于多晶硅层50的长边方向一端部侧的一个第二连接电极78与第二端子配线46连接。位于多晶硅层50的长边方向另一端部侧的第二连接电极78与第一端子配线45连接。
125.由此，在第一端子配线45和第二端子配线46之间的区域形成有包含正向串联连接的多个(在本实施方式中为4个)第二二极管44的第二串联电路82。
126.在第二虚设二极管形成区域56也形成有第二阳极电极74以及第二阴极电极76。但是，它们不与其他二极管连接，也不与端子配线45、46连接。
127.如图7及图8中最良好地表示的那样，在大致矩形的第一阳极区域61与以将其包围的方式形成为c字状或u字状的第一阴极区域63之间形成有pn结部60。第一二极管43的正向电压依赖于pn结部60的结长度。因此，在各第一二极管43的pn结部60的结长度相对于设计值较大或较小的情况下，感温二极管传感器41的正向电压从所期望的值偏离。因此，有可能无法准确地测量温度。
128.pn结部60的结长度偏离设计值的主要原因之一是向多晶硅层50离子注入p型杂质时的掩模的精度。该情况下的掩模典型的是光致抗蚀剂掩模。光致抗蚀剂掩模通过利用曝光机对光致抗蚀剂层进行曝光，并对曝光后的光致抗蚀剂进行显影而形成。曝光机的调整不良(例如焦点偏移)成为光致抗蚀剂掩模的精度恶化的原因。即使将曝光机仔细调整，在制造大量半导体装置的期间调整状态也会发生变动，有时会陷入调整不良。
129.图9表示适用于p型杂质离子注入的光致抗蚀剂掩模90的图案例。光致抗蚀剂掩模90在应注入p型杂质离子的区域具有开口。具体而言，光致抗蚀剂掩模90具备：元件图案92，其具有与单元区域8的p

型的接触区域33对应的多个元件开口91。另外，光致抗蚀剂掩模90具备：二极管图案94，其具有与感温二极管区域9的阳极区域61、62对应的多个二极管开口93。因此，通过包含以光致抗蚀剂掩模90为掩模的p型杂质离子的选择注入的工序，同时形
成p

型的接触区域33以及阳极区域61、62。
130.二极管图案94包含与第一二极管43(传感器二极管)对应的传感器图案94s。另外，二极管图案94包含与第二二极管44(保护二极管)对应的保护图案94p。进而，二极管图案94包含与虚设二极管47、48对应的虚设图案94d。
131.光致抗蚀剂掩模90在相当于单元区域8的区域中具有线宽为1μm左右的图案。各元件开口91例如是与接触区域33对应的带状。元件开口91的线宽相当于接触区域33的线宽，例如为1μm左右。
132.另一方面，光致抗蚀剂掩模90在相当于感温二极管区域9的区域中，具有线宽为100μm～200μm左右的图案。例如，二极管开口93为与阳极区域61、62对应的大小的矩形形状，其长边为150μm～200μm(例如170μm左右)，其短边为120μm～170μm(例如140μm)。另外，在第一方向x上相邻的一对二极管开口93的间隔为50μm～100μm(例如70μm)。而且，在第二方向y上相邻的一对二极管开口93的间隔为50μm～110μm(例如85μm)。
133.这样，在对应于单元区域8的图案的线宽与对应于感温二极管区域9的图案的线宽之间存在100倍～200倍左右的差异。因此，为了利用扫描型电子显微镜(sem)观察各区域中的图案，必须变更其设定倍率。
134.因此，在本实施方式中，光致抗蚀剂掩模90在多个二极管开口93中的至少一个的内侧具有监测图案95。
135.监测图案95也可以配置在与至少一个第一二极管43对应的二极管开口93内。监测图案95也可以配置在与至少一个第二二极管44对应的二极管开口93内。如图9所示，监测图案95也可以配置在与第一虚设二极管47对应的二极管开口93内。监测图案95也可以配置在与第二虚设二极管48对应的二极管开口93内。多个监测图案95可以形成在一个二极管开口93内，也可以分别形成在多个二极管开口93内。
136.监测图案95优选配置在从二极管开口93的开口边缘向内侧后退的位置。这是为了避免监测图案95对pn结产生影响。
137.监测图案95具有能够以与观察单元区域8的图案的扫描型电子显微镜的倍率相同的倍率进行观察的细密度、即线宽。更具体而言，监测图案95具有与单元区域8的图案相同的线宽。即，具有1μm～5μm左右的线宽。在图9的例子中，监测图案95是将多个等宽度(例如1.2μm左右)以及预定长度(例如20μm左右)的线状部95l隔开间隔(例如3μm左右)而平行地排列而形成的。在图9中示出了直线形状的线状部95l沿第二方向y延伸的例子，但直线形状的线状部95l延伸的方向能够在包含第一方向x以及第二方向y的平面内任意地设定。例如，线状部95l也可以沿第一方向x延伸。
138.监测图案95的形状是任意的，除了直线形状以外，也可以是折线状、曲线状、螺旋状、字符形状等。另外，线宽不同的多个监测图案95可以形成于一个二极管开口93内，也可以分别形成于多个二极管开口93。
139.线宽是指在光致抗蚀剂图案的线状部分中与该线状部分的延伸方向正交的方向的宽度。在形成多个平行的线状部的情况下，线状的光致抗蚀剂部分的宽度以及相邻的线状部的间隔均能够为线宽。即，将线和空间的图案用作监测图案的情况下的线宽可以是线部的宽度，也可以是空间部的宽度。
140.形成监测图案95的光致抗蚀剂阻挡p型杂质离子，因此，在监测图案95的下方，如
图7及图8所示，按照该监测图案95的形状的监测杂质图案97形成于多晶硅层50。监测杂质图案97包含：通过构成监测图案95的光致抗蚀剂而阻止了p型杂质离子的注入的p型杂质非注入区域；以及从监测图案95的光致抗蚀剂之间注入有p型杂质离子的p型杂质注入区域。p型杂质非注入区域存在由于离子注入后的热扩散处理(参照图11k及图12k)而消失的情况、和在热扩散处理后也残留其痕迹而形成监测杂质图案97的情况。
141.在与元件图案92对应的区域中，在元件开口91的位置形成p

型的接触区域33(参照图3)。该接触区域33是元件杂质图案的一个示例。
142.图10表示适用于n型杂质离子注入的光致抗蚀剂掩模100的图案例。光致抗蚀剂掩模100在应注入n型杂质离子的区域具有开口。具体而言，光致抗蚀剂掩模100具备元件图案102，其具有与单元区域8的n

型的发射极区域32对应的多个元件开口101。另外，光致抗蚀剂掩模100具备二极管图案104，其具有与感温二极管区域9的阴极区域63、64对应的多个二极管开口103。因此，通过包含以光致抗蚀剂掩模100为掩模的n型杂质离子的选择注入的工序，同时形成n

型的发射极区域32和阴极区域63、64。
143.二极管图案104包含与第一二极管43(传感器二极管)对应的传感器图案104s。另外，二极管图案104包含与第二二极管44(保护二极管)对应的保护图案104p。而且，二极管图案104包含与虚设二极管47、48对应的虚设图案104d。
144.光致抗蚀剂掩模100在相当于单元区域8的区域中具有线宽为1μm左右的图案。各元件开口101例如是与发射极区域32对应的带状。元件开口101的线宽相当于发射极区域32的线宽，例如为1μm左右。
145.另一方面，光致抗蚀剂掩模100在相当于感温二极管区域9的区域中，具有线宽为100μm～200μm左右的图案。例如，二极管开口103具有与阴极区域63、64对应的大小和形状。即，在本实施方式中，二极管开口103是呈c字状或u字状的平面形状的带状。带状的二极管开口103的宽度为20μm～30μm(例如25μm)。另外，在第一方向x上相邻的一对二极管开口103的间隔为30μm～100μm(例如50μm)。而且，在第二方向y上相邻的一对二极管开口93的间隔为25μm～50μm(例如35μm)。
146.这样，在对应于单元区域8的图案的线宽与对应于感温二极管区域9的图案的线宽之间存在25倍～100倍左右的差异。因此，为了用扫描型电子显微镜观察各区域中的图案，必须变更其设定倍率。
147.因此，在本实施方式中，光致抗蚀剂掩模100在被多个二极管开口103中的至少一个包围(在本实施方式中从三方包围)的区域具有监测图案105。换言之，在相当于多个阳极区域61、62中的至少一个的区域的内侧设置有监测图案105。
148.监测图案105也可以形成在至少一个第一二极管43的第一阳极区域61对应的区域内。监测图案105也可以形成在至少一个第二二极管44的第二阳极区域62对应的区域内。如图10所示，监测图案105也可以形成在第一虚设二极管47的第一阳极区域61对应的区域内。监测图案105也可以形成在第二虚设二极管48的第二阳极区域62对应的区域内。多个监测图案105可以形成在与一个阳极区域61、62对应的区域内，也可以分别形成在与多个阳极区域61、62对应的区域内。
149.在本实施方式中，监测图案105形成在二极管开口103外，配置在从二极管开口103的开口边缘向外侧偏离的位置。这是为了避免监测图案105对pn结产生影响。更具体而言，
在图10的例子中，监测图案105形成于从与阳极区域61、62对应的区域的外缘向内侧后退的位置。
150.监测图案105具有能够以与观察单元区域8的图案的扫描型电子显微镜的倍率相同的倍率进行观察的细密度、即线宽。更具体而言，监测图案105具有与单元区域8的图案相同的线宽。即，具有1μm～5μm左右的线宽。在图10的例子中，监测图案105是将多个等宽度(例如1.2μm左右)以及预定长度(例如20μm左右)的线状开口部105l隔开间隔(例如3μm左右)而平行地排列而形成的。在图10中示出了直线形状的线状开口部105l沿第二方向y延伸的例子，但直线形状的线状开口部105l延伸的方向能够在包含第一方向x以及第二方向y的平面内任意地设定。例如，线状开口部105l也可以沿第一方向x延伸。
151.监测图案105的形状是任意的，除了直线状以外，也可以是折线状、曲线状、螺旋状、字符形状等。另外，线宽不同的多个监测图案105可以形成在与一个阳极区域61、62对应的区域内，也可以分别形成在与多个阳极区域61、62对应的区域。
152.由于监测图案105的线状开口部105l使n型杂质离子透过，因此如图7及图8所示，在监测图案105的下方，按照该监测图案105的形状的监测杂质图案107形成于多晶硅层50。监测杂质图案107包含：n型杂质注入区域，其通过监测图案105的线状开口部105l而注入有n型杂质；以及n型杂质非注入区域，其通过开口部之间的光致抗蚀剂而阻止了n型杂质离子的注入。n型杂质非注入区域存在通过离子注入后的热扩散处理(图11k及图12k)而消失的情况、和在热扩散处理后也残留其痕迹而形成监测杂质图案107的情况。
153.分别设置在光致抗蚀剂掩模90、100上的监测图案95、105的形成位置可以相互重叠，但如果它们的形成位置相互分离，则根据需要，能够个别地确认监测杂质图案97、107，因此优选。
154.在与元件图案102对应的区域中，在元件开口101的位置形成n

型的发射极区域32。该发射极区域32是元件杂质图案的一例。
155.图11a～图11m以及图12a～图12m是用于说明半导体装置1的制造方法的主要部分的截面图。图11a～图11m表示多个制造工序中的感温二极管区域9的截面构造，与这些工序分别对应的单元区域8的截面构造如图12a～图12m所示。但是，图11a～图11m和图12a～图12m不一定以相同的比例描绘。
156.如图11a和图12a所示，在半导体层2的第一主面2a侧的表层部形成p型的体区域31。具体而言，通过针对半导体层2的p型杂质离子的选择注入以及之后的热处理，形成p型的体区域31。
157.接着，如图11b和图12b所示，在半导体层2的第一主面2a形成具有与栅极沟槽20对应的开口的硬掩模110。硬掩模110例如由通过cvd法(化学气相沉积法)形成的氧化硅膜构成。
158.接着，如图11c以及图12c所示，通过隔着硬掩模110的干式蚀刻，使栅极沟槽20开口。然后，去除硬掩模110。栅极沟槽20的开口宽度例如可以为1μm～2μm(更具体而言为1.2μm)。
159.接下来，如图11d和图12d所示，通过对半导体层2的表面进行热氧化，形成栅极绝缘层21。栅极绝缘层21覆盖半导体层2的第一主面2a，且覆盖沟槽20的内壁面。形成于沟槽20外、即第一主面2a的栅极绝缘层21形成主面绝缘层25。
160.接着，如图11e以及图12e所示，通过一边添加磷等n型杂质一边进行的cvd法，在半导体层2上堆积多晶硅膜85。同时，在栅极沟槽20中埋入通过n型杂质而被导电化的多晶硅。半导体层2的第一主面2a上的多晶硅膜85的厚度例如可以为0.5μm～1μm(更具体而言为0.6μm)。通过形成栅极沟槽20的开口宽度的一半以上的厚度的多晶硅膜85，能够在栅极沟槽20内埋入多晶硅。
161.接着，如图11f和图12f所示，形成覆盖感温二极管区域9的多晶硅膜85的掩模111(例如光致抗蚀剂掩模)，隔着该掩模111对多晶硅膜85进行回蚀，去除其不需要部分。由此，在栅极沟槽20内残留由多晶硅构成的栅极电极层22。另外，在栅极沟槽20外的主面绝缘层25上，残留有相当于栅极引出电极层13(参照图2)的多晶硅膜85。进而，在感温二极管区域9中，也残留有主面绝缘层25上的多晶硅膜85而成为多晶硅层50，除此以外的区域的多晶硅膜85被去除。
162.接下来，如图11g和图12g所示，在整个表面上形成保护膜86。保护膜86也可以是通过cvd法形成的氧化硅膜。保护膜86在接下来说明的杂质离子注入时，保护其下方的层的表面。
163.接着，如图11h和图12h所示，形成p型杂质离子注入用的光致抗蚀剂掩模90。该光致抗蚀剂掩模90具有参照图9说明的形态。即，光致抗蚀剂掩模90在单元区域8中具有与p

型的接触区域33对应的多个元件开口91，在感温二极管区域9中，具有与阳极区域61、62对应的多个二极管开口93。而且，例如在与虚设二极管47、48的一方或双方的阳极区域61、62对应的二极管开口93内形成有监测图案95。
164.光致抗蚀剂掩模90的形成包括：形成光致抗蚀剂层的工序；利用曝光机对光致抗蚀剂层进行曝光的工序；以及对曝光后的光致抗蚀剂层进行显影的工序。
165.对形成有光致抗蚀剂掩模90的状态的半成品进行光致抗蚀剂掩模90的检查。具体而言，通过扫描型电子显微镜观察单元区域8和感温二极管区域9。由此，确认形成于单元区域8的掩模图案(元件图案92)的尺寸和配置为预定的工艺余量范围内的值，并且确认形成于感温二极管区域9的掩模图案(二极管图案94)的尺寸和线宽在预定的工艺余量的范围内。在任一个区域中的掩模图案的尺寸或配置在预定的工艺余量范围外时，不进行此后的工序，废弃半成品。
166.单元区域8和感温二极管区域9通过相同倍率的扫描型电子显微镜进行观察。在该情况下，在感温二极管区域9的观察中，用扫描型电子显微镜观察监测图案95，调查其尺寸及配置。在单元区域8也设置同样的监测图案，即使在检查单元区域8时，也可以用扫描型电子显微镜观察该监测图案。
167.这样，在确认光致抗蚀剂掩模90在单元区域8和感温二极管区域9中都以适当的精度形成后，如图11i和图12i所示，经由该光致抗蚀剂掩模90注入硼等p型杂质的离子。之后，光致抗蚀剂掩模90被剥离。p型杂质离子的注入可以是单级注入，也可以是多级注入。
168.接着，如图11j及图12j所示，形成n型杂质离子注入用的光致抗蚀剂掩模100。该光致抗蚀剂掩模100具有参照图10说明的形态。即，光致抗蚀剂掩模100在单元区域8中具有与n型的发射极区域32对应的元件开口101，在感温二极管区域9中具有与阴极区域对应的二极管开口103。而且，例如在与虚设二极管47、48的阳极区域61、62对应的位置具有监测图案105。
169.光致抗蚀剂掩模100的形成包含：形成光致抗蚀剂层的工序；利用曝光机对光致抗蚀剂层进行曝光的工序；以及对曝光后的光致抗蚀剂层进行显影的工序。
170.对形成有光致抗蚀剂掩模100的状态的半成品进行光致抗蚀剂掩模100的检查。具体而言，通过扫描型电子显微镜观察单元区域8和感温二极管区域9。由此，确认形成于单元区域8的掩模图案(元件图案102)的尺寸和配置为预定的工艺余量范围内的值，并且确认形成于感温二极管区域9的掩模图案(二极管图案104)的尺寸和线宽在预定的工艺余量的范围内。在任一个区域中的掩模图案的尺寸或配置在预定的工艺余量范围外时，不进行此后的工序，废弃半成品。
171.单元区域8和感温二极管区域9通过相同倍率的扫描型电子显微镜进行观察。在该情况下，在感温二极管区域9的观察中，用扫描型电子显微镜观察监测图案105，调查其尺寸及配置。在单元区域8也设置同样的监测图案，即使在检查单元区域8时，也可以用扫描型电子显微镜观察该监测图案。
172.这样，在确认光致抗蚀剂掩模100在单元区域8和感温二极管区域9中都以适当的精度形成后，经由该光致抗蚀剂掩模100，如图11j和图12j所示，注入磷、砷等n型杂质的离子。之后，光致抗蚀剂掩模100被剥离。n型杂质离子的注入可以是单级注入，也可以是多级注入。
173.接着，如图11k以及图12k所示，通过进行热处理(驱入)，注入到半导体层2的杂质离子扩散，并且注入到多晶硅层50的杂质离子扩散。由此，在半导体层2的体区域31内形成p

型接触区域33和n

型发射极区域32。另外，在多晶硅层50内形成有p型的阳极区域61、62和n型的阴极区域63、64，在它们之间形成有pn结部60。
174.然后，如图11l和图12l所示，形成用于分割多晶硅层50的光致抗蚀剂掩模112。通过经由该光致抗蚀剂掩模112的蚀刻，多晶硅层50被分割成各个二极管43、44、47、48的区域。之后，剥离光致抗蚀剂掩模112。
175.之后，如图11m和图12m所示，形成层间绝缘层26，形成贯通该层间绝缘层26和保护膜86的发射极接触开口35、阳极开口65、66、阴极开口67、68等。
176.然后，如图3和图8所示，例如通过溅射法在层间绝缘层26上形成电极膜87。电极膜87例如包含阻挡膜88和层叠在该阻挡膜88上的主电极膜89。通过对该电极膜87进行蚀刻，从而形成栅极端子电极6、发射极端子电极5以及二极管配线71、72(阳极电极73、74、阴极电极75、76以及连接电极77、78)。阻挡膜88例如可以包含钛和/或氮化钛。具体而言，可以具有包含钛层或氮化钛层的单层结构、或层叠有钛层和氮化钛层的层叠结构。主电极膜89可以包含铝、铜、al-si-cu(铝-硅-铜)合金、al-si(铝-硅)合金、或al-cu(铝-铜)合金中的至少一种。
177.进而，在半导体基板15的背面侧导入p型杂质离子，并将其热扩散，由此形成集电极区域17。并且，与集电极区域17相接的集电极电极16例如通过溅射法形成。集电极电极16的材料例也可以与上述的主电极膜89的材料例相同。
178.图13a是用于说明光致抗蚀剂掩模90的形成状态下的pn结位置的偏移的图解截面图。如图13a所示，在p型杂质离子注入时使用的光致抗蚀剂掩模90具有使阳极区域61、62露出的二极管开口93。二极管开口93在与阳极区域61、62的外缘、即pn结部60的形成位置相比向内侧后退预定距离(例如0.5μm～1μm)的位置具有开口缘。在与这样的二极管开口93对应
的区域中注入p型杂质离子。注入的p型杂质离子通过之后的热处理而扩散至阳极区域61、62的外缘的位置、即预定的pn结位置115。
179.在形成光致抗蚀剂掩模90时的曝光工序中，曝光机的调整不足，例如若产生了焦点偏移，则光致抗蚀剂掩模90的形成结果变差。具体而言，如双点划线所示，存在二极管开口93的开口缘从预定位置偏离、或开口缘的形状变钝的情况。于是，相应地注入p型杂质离子的区域以及分布变动。其结果是，有可能因热处理的扩散而使p型杂质未扩散至预定的pn结位置115，或超过预定的pn结位置115地扩散。这样，当pn结位置产生偏移时，pn结部60的结长度偏离设计值。
180.如上所述，光致抗蚀剂掩模90的形成结果能够通过用扫描型电子显微镜观察监测图案95的线宽来确认。在监测图案95的线宽从预定值有预定的工艺余量(例如
±
1μm的范围的情况。根据情况为
±
0.1μm的范围)以上的差异的情况下，判断为工艺不良。然后，进行曝光机的调整等必要的处理。
181.图13b是用于说明光致抗蚀剂掩模100的形成状态下的pn结位置的偏移的图解性截面图。如图13b所示，在n型杂质离子注入时使用的光致抗蚀剂掩模100具有使阴极区域63、64露出的二极管开口103。二极管开口103在阴极区域63、64的外缘、即与pn结部60的形成位置相比向内侧后退预定距离(例如0.5μm～1μm)的位置具有开口缘。在与这样的二极管开口103对应的区域中注入n型杂质离子。注入的n型杂质离子通过之后的热处理而扩散至阴极区域63、64的外缘的位置、即预定的pn结位置115。
182.在形成光致抗蚀剂掩模100时的曝光工序中，曝光机的调整不足，例如若产生了焦点偏移，则光致抗蚀剂掩模100的形成结果变差。具体而言，如双点划线所示，存在二极管开口103的开口缘从预定位置偏离、或开口缘的形状变钝的情况。于是，与其相应地注入n型杂质离子的区域以及分布变动。其结果是，有可能因热处理的扩散而使n型杂质未扩散至预定的pn结位置115，或超过预定的pn结位置115地扩散。这样，当pn结位置产生偏移时，pn结部60的结长度偏离设计值。
183.如上所述，光致抗蚀剂掩模100的形成结果能够通过用扫描型电子显微镜观察监测图案105的线宽来确认。在监测图案的105的线宽从预定值相差预定的工艺余量(例如
±
1μm。有的情况下为
±
0.1μm)以上的情况下，判断为工艺不良。然后，进行曝光机的调整等必要的处理。
184.由于pn结部60的结长度的偏差，作为传感器二极管的第一二极管43的正向电压特性有偏差，相应地，感温二极管传感器41的正向电压特性有偏差。例如，有可能感温二极管传感器41的正向电压相对于设计值偏移
±
5mv左右，且有可能电流对电压特性(iv特性)的倾斜偏离设计值。使用感温二极管传感器41的温度检测变得不准确。
185.在该实施方式中，光致抗蚀剂掩模90、100的形成效果在感温二极管区域9中也能够详细地进行检查，因此能够在适当地调查曝光机等的调整状态的同时制造半导体装置1。由此，能够缓和由感温二极管传感器41的形成不良引起的成品率的问题。
186.这样，在本实施方式的制造方法中，在半导体层2(半导体基板15)的有源区域3形成有工作时发热的半导体元件即功率晶体管单元11，检测温度的感温二极管传感器41形成于半导体层2(半导体基板15)的感温二极管区域9。该制造方法包含在感温二极管区域9形成用于构成感温二极管传感器41的多晶硅层50的工序。另外，该制造方法包含形成用于将p
型杂质导入半导体层2以及多晶硅层50的掩模(光致抗蚀剂掩模90)的工序。
187.光致抗蚀剂掩模90具有元件图案92。光致抗蚀剂掩模90具有二极管图案94。光致抗蚀剂掩模90具有监测图案95。元件图案92具有使在有源区域3中构成功率晶体管单元11(半导体元件)的区域(与p

型的接触区域33对应的区域)露出的元件开口91。二极管图案94具有使感温二极管区域9的一部分(与阳极区域61、62对应的区域)露出的二极管开口93。监测图案95被设置在二极管图案94内，且小于二极管开口93。更具体而言，监测图案95的线宽小于二极管开口93的线宽。
188.所述制造方法包含经由这样的光致抗蚀剂掩模90向半导体层2和多晶硅层50导入p型杂质(在本实施方式中为离子注入)的工序。
189.此外，所述制造方法包含形成用于将n型杂质导入半导体层2和多晶硅层50的掩模(光致抗蚀剂掩模100)的工序。
190.光致抗蚀剂掩模100具有元件图案102、二极管图案104和监测图案105。元件图案102具有使在有源区域3中构成功率晶体管单元11(半导体元件)的区域(与n

型的发射极区域32对应的区域)露出的元件开口101。二极管图案104具有使感温二极管区域9的一部分(与阴极区域63、64对应的区域)露出的二极管开口103。监测图案105被设置在二极管图案104内，且小于二极管开口103。更具体地，监测图案105的线宽小于二极管开口103的线宽。
191.所述制造方法包含经由这样的光致抗蚀剂掩模100向半导体层2和多晶硅层50导入n型杂质(在本实施方式中为离子注入)的工序。
192.在该制造方法中，由于在光致抗蚀剂掩模90、100的二极管图案94、104内形成有监测图案95、105，因此通过用电子显微镜观察该监测图案95、105，能够调查感温二极管区域9中的光致抗蚀剂掩模90、100的形成结果。尤其是，由于监测图案95、105比二极管开口93、103小(具体而言，线宽较小)，因此能够维持观察光致抗蚀剂掩模90的元件图案92时的倍率来观察监测图案95、105。因此，能够在迅速确认了在单元区域8和感温二极管区域9双方中，以所需的工艺余量内的精度形成有光致抗蚀剂掩模90、100的基础上，进行之后的工艺。如果在单元区域8和感温二极管区域9中的任一个中无法确保所需的工艺余量，则采取曝光机的调整等适当的措施。由此，能够削减不合格品的产生，因此能够提高成品率。
193.特别是，在本实施方式中，监测图案95、105具有能够用能够观察元件图案92、102的线宽的倍率的电子显微镜进行观察的线宽。由此，能够用相同倍率的电子显微镜观察元件图案92、102以及监测图案95、105，因此能够迅速地进行光致抗蚀剂掩模90、100的检查。
194.另外，在本实施方式中，光致抗蚀剂掩模90的监测图案95配置在二极管开口93内。因此，在与构成二极管43、44、47、48(例如虚设二极管47、48)的杂质区域(例如阳极区域61、62)相当的区域内配置有监测图案95，因此能够在二极管43、44、47、48的形成区域内调查光致抗蚀剂掩模90的形成结果。因此，能够高精度地制作二极管43、44、47、48。
195.另外，在本实施方式中，光致抗蚀剂掩模100的监测图案105被配置在二极管开口103外。在二极管开口103较小的情况下，通过在其外侧配置监测图案105，能够降低监测图案105的影响。具体而言，在本实施方式中，阴极区域63、64是呈c字形或u字形的带状，二极管开口103的形状也与此相当。因此，监测图案105被配置在二极管开口103的外侧。具体而言，被配置在与比较大的阳极区域61、62对应的区域。由此，能够不对阴极区域63、64造成影响地形成监测图案105，并且监测图案105也不会对比较大的阳极区域61、62造成较大影响。
196.在该实施方式中，在感温二极管区域9形成具有阳极区域61、62以及阴极区域63、64的二极管43、44、47、48。并且，监测图案95、105配置在与阳极区域61、62对应的区域。特别是在阳极区域61、62为比较宽的区域的情况下，采用这样的配置是有利的。
197.该实施方式的制造方法包含形成与感温二极管传感器41连接的阳极端子电极37以及阴极端子电极38的工序。在感温二极管区域9形成有作为传感器二极管的第一二极管43和虚设二极管47、48。第一二极管43(传感器二极管)连接在阳极端子电极37与阴极端子电极38之间。虚设二极管47、48不连接在阳极端子电极37与阴极端子电极38之间。即，虚设二极管47、48实质上不具有电气功能。二极管图案94、104具有与第一二极管43(传感器二极管)对应的传感器图案94s、104s和与虚设二极管47、48对应的虚设图案94d、104d。在本实施方式中，虚设图案94d、104d与传感器图案94s、104s实质上为相同形状相同大小。监测图案95、105被装入虚设图案94d、104d。
198.这样，在与实质上不具有电气功能的虚设二极管47、48对应的虚设图案94d、104d中装入监测图案95、105，因此能够不对第一二极管43(传感器二极管)的电气特性造成影响地在感温二极管区域9设置监测图案95、105。
199.另外，该实施方式的制造方法包含形成与感温二极管传感器41连接的阳极端子电极37以及阴极端子电极38的工序。在感温二极管区域9形成有作为传感器二极管的第一二极管43和作为保护二极管的第二二极管44。第一二极管43(传感器二极管)连接在阳极端子电极37与阴极端子电极38之间。第二二极管44(保护二极管)在阳极端子电极37与阴极端子电极38之间与第一二极管43(传感器二极管)反向并联连接。第二二极管44形成吸收静电浪涌而保护感温二极管传感器41的保护元件42。
200.由于第二二极管44(保护二极管)的电气特性不影响温度检测精度，因此也可以将监测图案95、105装入第二二极管44的二极管图案94(保护图案94p)。
201.该实施方式进一步提供半导体装置1。半导体装置1包括半导体层2(半导体基板15)。半导体装置1包含在半导体层2的有源区域3中具备的、在工作时发热的功率晶体管单元11(半导体元件)。半导体装置1包括设置于半导体层2的感温二极管区域9，检测温度的感温二极管传感器41。感温二极管传感器41包含形成于感温二极管区域9的多晶硅层50。在感温二极管区域9中形成有二极管43、44、47、48。二极管43、44、47、48包含：在多晶硅层50内导入有p型杂质的阳极区域61、62；以及在多晶硅层50内导入有n型杂质的阴极区域63、64。在感温二极管区域9中，在多晶硅层50形成有线宽比阳极区域61、62或者阴极区域63、64小的监测杂质图案97、107。
202.这样的结构的半导体装置1能够通过上述的制造方法来制作。监测杂质图案97、107能够用作品质保证指标，所述品质保证指标表示经过对于光致抗蚀剂掩模90、100进行单元区域8和感温二极管区域9这两者的电子显微镜观察的、高精度的工序制作而成的情况。
203.与监测图案95、105以及元件图案92、102的关系同样地，监测杂质图案97、107具有可以通过能够观察构成功率晶体管单元11(半导体元件)的元件杂质图案(接触区域33、发射极区域32等)的线宽的倍率的电子显微镜来进行观察的线宽。
204.另外，在本实施方式中，以与光致抗蚀剂掩模90、100的监测图案95、105的配置对应的方式，在阳极区域61、62形成监测杂质图案97、107。在阴极区域63、64为比较大的区域
的情况下，也可以将监测图案95、105中的一方或双方配置在相当于阴极区域63、64的区域内。在该情况下，在阴极区域63、64内形成对应的监测杂质图案。
205.本实施方式的半导体装置1包含与感温二极管传感器41连接的阳极端子电极37以及阴极端子电极38。形成于感温二极管区域9的二极管包含连接于阳极端子电极37与阴极端子电极38之间，构成感温二极管传感器41的第一二极管43(传感器二极管)。另外，形成于感温二极管区域9的二极管包含未连接于阳极端子电极37与阴极端子电极38之间的虚设二极管47、48。并且，监测杂质图案97、107形成于虚设二极管47、48的区域(例如阳极区域61、62)。因此，监测杂质图案97、107不会对第一二极管43(传感器二极管)的电气特性造成实质性影响，因此感温二极管传感器41能够准确地检测温度。
206.本实施方式的半导体装置1包含与感温二极管传感器41连接的阳极端子电极37以及阴极端子电极38。形成于感温二极管区域9的二极管包含连接于阳极端子电极37和阴极端子电极38之间，构成感温二极管传感器41的第一二极管43(传感器二极管)。另外，形成于感温二极管区域9的二极管包含在阳极端子电极37和阴极端子电极38之间与第一二极管43(传感器二极管)反向并联连接的第二二极管44(保护二极管)。第二二极管44形成吸收静电浪涌并保护感温二极管传感器41的保护元件42。
207.由于第二二极管44(保护二极管)的电气特性不影响温度检测精度，所以监测杂质图案97、107也可以形成于第二二极管44的区域。
208.图14是用于说明本发明的另一实施方式的半导体装置120的结构的俯视图。半导体装置120的结构除了感温二极管区域9的配置之外，与上述的实施方式大致相同，因此，在图14中标注与上述的实施方式的结构的对应部分相同的参照附图标记。另外，根据需要，参照在上述实施方式的说明中所参照的各图。
209.在本实施方式中，以被单元区域8包围的方式，在有源区域3内设置有感温二极管区域9。这样的结构的半导体装置120也能够通过上述那样的制造方法来制作。由此，不仅在单元区域8，在感温二极管区域9中，也能够在制造工序的中途确认光致抗蚀剂掩模90、100(参照图9以及图10)的图案尺寸以及图案配置的精度，因此能够提高成品率。通过将感温二极管区域9配置在有源区域3的内部，感温二极管传感器41能够更准确地检测有源区域3的发热。
210.在感温二极管区域9形成监测杂质图案97、107(参照图7)也与前述的实施方式相同。根据需要，可以用电子显微镜观察这些监测杂质图案97、107。由此，能够确认半导体装置120由精度高的方法制造。
211.以上，对本发明的实施方式进行了说明，但本发明还能够以其他方式实施。
212.例如，在上述的实施方式中，主要对在虚设二极管形成区域55、56(虚设二极管的区域)配置监测图案95、105的例子进行了说明。但是，也可以取而代之或在此基础上，在第一二极管形成区域53(传感器二极管的区域)和/或第二二极管形成区域54(保护二极管的区域)配置监测图案。
213.另外，在上述的实施方式中，主要对在与阳极区域61、62对应的区域配置监测图案95、105的例子进行了说明。但是，也可以取而代之或者在此基础上，如上所述，在与阴极区域63、64对应的区域配置监测图案。监测图案95、105优选形成于远离pn结部60的位置，但在虚设二极管形成区域55、56中形成监测图案95、105的情况下，监测图案95、105也可以与虚
设二极管47、48的pn结部60的位置接触。进而，在感温二极管区域9内，也可以在不与阳极区域以及阴极区域中的任一个对应的区域配置监测图案。
214.另外，在上述的实施方式中，对用于p型杂质离子注入的光致抗蚀剂掩模90具有监测图案95，用于n型杂质离子注入的光致抗蚀剂掩模100具有监测图案105的例子进行了说明。但是，根据情况，也可以省略光致抗蚀剂掩模90或光致抗蚀剂掩模100的监测图案。例如，在上述的实施方式中，形成添加有n型杂质的多晶硅层50。对该n型的多晶硅层50注入p型杂质离子而形成阳极区域61、62，注入n型杂质离子而形成阴极区域63、64。因此，在不注入p型杂质离子的区域中，多晶硅层50为n型。因此，关于pn结部60的配置，用于p型杂质离子注入的光致抗蚀剂掩模90的形成效果更重要。因此，关于用于n型杂质离子注入的光致抗蚀剂掩模100，也可以省略监测图案105。
215.另外，关于单元区域8，也可以将与接触区域33、发射极区域32等同等的线宽的监测图案(单元区域监测图案)设置于光致抗蚀剂掩模90、100，利用电子显微镜观察该监测图案，对单元区域8中的光致抗蚀剂掩模90、100的形成结果进行评价。
216.另外，用于观察光致抗蚀剂掩模90、100的元件图案102以及监测图案95、105等，以及根据情况用于观察元件杂质图案(接触区域33、发射极区域32等)和监测杂质图案97、107的电子显微镜不限于扫描型，也可以是透射型。
217.另外，在上述的实施方式中，也可以省略集电极区域17而构成mis(metal-insulator-semiconductor)型fet的半导体装置。在该情况下，在与上述的实施方式相关联的说明中，将“发射极”替换为“源极”，将“集电极”替换为“漏极”即可。优选在漏极电极16与半导体层2之间设置用于欧姆接触的n

型接触层。
218.另外，上述的实施方式的半导体装置1的各部的导电型是一个例子，在上述的说明以及附图中，也可以将n型区域置换为p型区域，将p型区域置换为n型区域。
219.对本发明的实施方式进行了详细说明，但这些只不过是为了明确本发明的技术内容而使用的具体例，本发明并不应该限定于这些具体例进行解释，本发明的范围仅由请求专利保护的范围而限定。
220.本技术主张基于2019年6月21日提交的日本专利申请2019-115733号的优先权，该申请的全部内容在此通过引用而被并入。
221.附图标记说明
222.1半导体装置、
223.2半导体层、
224.3有源区域、
225.4外侧区域、
226.5发射极端子电极、
227.6栅极端子电极、
228.7栅极配线、
229.8单元区域、
230.9感温二极管区域、
231.10槽栅构造、
232.11功率晶体管单元、
233.15 半导体基板、
234.16 集电极电极、
235.20 栅极沟槽、
236.30 fet结构、
237.31 体区域、
238.32 发射极区域、
239.33 接触区域、
240.37 阳极端子电极、
241.38 阴极端子电极、
242.41 感温二极管传感器、
243.42 保护元件、
244.43 第一二极管、
245.44 第二二极管、
246.47 第一虚设二极管、
247.48 第二虚设二极管、
248.50 多晶硅层、
249.53 第一二极管形成区域、
250.54 第二二极管形成区域、
251.55 第一虚设二极管形成区域、
252.56 第二虚设二极管形成区域、
253.60 pn结部、
254.61 第一阳极区域、
255.62 第二阳极区域、
256.63 第一阴极区域、
257.64 第二阴极区域、
258.65 第一阳极开口、
259.66 第二阳极开口、
260.67 第一阴极开口、
261.68 第二阴极开口、
262.71 第一二极管配线、
263.72 第二二极管配线、
264.73 第一阳极电极、
265.74 第二阳极电极、
266.75 第一阴极电极、
267.76 第二阴极电极、
268.77 第一连接电极、
269.78 第二连接电极、
270.81 第一串联电路、
271.82 第二串联电路、
272.85 多晶硅膜、
273.90 光致抗蚀剂掩模、
274.91 元件开口、
275.92 元件图案、
276.93 二极管开口、
277.94 二极管图形、
278.94s 传感器图案、
279.94p 保护图案、
280.94d 虚设图案、
281.95 监测图案、
282.95l 线状部、
283.97 监测杂质图案、
284.100 光致抗蚀剂掩模、
285.101 元件开口、
286.102 元件图案、
287.103 二极管开口、
288.104 二极管图形、
289.104s 传感器图案、
290.104p 保护图案、
291.104d 虚设图案、
292.105 监测图案、
293.105l 线状开口部、
294.107 监测杂质图案、
295.115 预定的pn结位置、
296.120 半导体装置。