半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以实现完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在ic芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(fet)的器件，然后在集成电路制造后段制程(back end of line，beol)中形成互连结构。
3.随着半导体衬底尺寸的不断缩小，以及为了提高器件的性能，在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对后端(back end of line，beol)电路的性能影响很大，严重时会影响半导体器件的正常工作。
4.磁性随机存取存储器(magnetic random access memory，mram)是一种非挥发性的磁性随机存储器，所谓“非挥发性”是指关掉电源后，仍可以保持记忆完整。mram器件拥有静态随机存储器(sram)的高速读取写入能力，以及动态随机存储器(dram)的高集成度，而且基本上可以无限次地重复写入，磁性随机存取存储器是一种“全动能”的固态存储器。因而，其应用前景非常可观，有望主导下一代存储器市场。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和环绕所述第一区域的第二区域，所述第一区域的所述基底中具有导通孔；在所述导通孔的底面和侧壁，以及所述基底的顶面形成第一金属层；形成所述第一金属层后，形成覆盖所述第二区域且露出所述第一区域的刻蚀停止层；在所述刻蚀停止层之间的所述第一金属层上形成第二金属层；去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的所述第二金属层。
7.可选的，所述半导体结构的形成方法还包括：去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的所述第二金属层后，对所述第一金属层和第二金属层进行平坦化处理。
8.可选的，所述刻蚀停止层的材料包括无定形硅、氮化硅、硅酸乙酯、氮氧化硅、氮碳化硅和氧化硅中的一种或多种。
9.可选的，形成所述刻蚀停止层的步骤中，所述刻蚀停止层的厚度为10纳米至12纳
米。
10.可选的，形成所述刻蚀停止层的步骤包括：形成覆盖所述导通孔和基底的刻蚀停止材料层；形成所述刻蚀停止材料层后，形成覆盖所述第二区域且露出所述第一区域的掩膜层；以所述掩膜层为掩膜刻蚀所述刻蚀停止材料层，剩余的所述刻蚀停止材料层作为所述刻蚀停止层；所述半导体结构的形成方法还包括：形成所述刻蚀停止层后，去除所述掩膜层。
11.可选的，以所述掩膜层为掩膜采用干法刻蚀工艺刻蚀所述刻蚀停止材料层，形成所述刻蚀停止层。
12.可选的，采用化学气相沉积工艺形成所述刻蚀停止材料层。
13.可选的，形成所述第一金属层的步骤中，所述第一金属层的厚度为8纳米至12纳米。
14.可选的，采用原子层沉积工艺或电镀工艺形成所述第一金属层。
15.可选的，去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的第二金属层的过程中，所述刻蚀停止层与所述第二金属层的刻蚀选择比为0.7至1.2。
16.可选的，采用化学机械研磨工艺去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的第二金属层。
17.可选的，去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的第二金属层的工艺参数包括：工艺时间为8秒至12秒；研磨溶液为碱性，氧化剂的体积百分比为0.5％至2％。
18.可选的，对所述第一金属层和第二金属层进行平坦化处理的步骤中，所述第一金属层的顶面与第二金属层的顶面的高度差为小于3纳米。
19.可选的，对所述第一金属层和第二金属层进行平坦化处理的工艺参数包括：研磨溶液为酸性，氧化剂的体积百分比为0.5％至3％，工艺时间小于5秒。
20.可选的，在所述刻蚀停止层之间的所述第一金属层上形成第二金属层的步骤包括：在所述刻蚀停止层和所述刻蚀停止层露出的所述第一金属层上形成金属材料膜；以所述刻蚀停止层的顶部为去除停止位置，去除高于所述刻蚀停止层的所述金属材料膜，剩余的所述金属材料膜作为第二金属层。
21.可选的，采用化学机械研磨工艺去除高于所述刻蚀停止层的所述金属材料膜。
22.相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括第一区域和环绕所述第一区域的第二区域，所述第一区域的所述基底中具有导通孔；第一金属层，位于所述基底表面和所述导通孔的底面和侧壁；第二金属层，位于所述第一区域的所述第一金属层上，且所述第二金属层的顶面高于所述第一金属层的顶面；刻蚀停止层，位于所述第二金属层侧部的所述第一金属层上。
23.可选的，所述刻蚀停止层的材料包括无定形硅、氮化硅、硅酸乙酯、氮氧化硅、氮碳化硅和氧化硅中的一种或多种。
24.可选的，所述刻蚀停止层的厚度为10纳米至12纳米。
25.可选的，所述第一金属层的厚度为8纳米至12纳米。
26.与现有技术相比，本发明实施例的技术方案具有以下优点：
27.本发明实施例所提供的半导体结构的形成方法中，去除所述刻蚀停止层和位于所
述刻蚀停止层之间且高于所述第一金属层的第二金属层的过程中，低于所述刻蚀停止层的所述第一金属层和第二金属层被保留，也就是说，所述基底上的第一金属层和第二金属层的厚度能够控制，从而能够提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。此外，去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的第二金属层的过程中，通过调整所述第二金属层和所述刻蚀停止层的刻蚀选择比，使得所述第二金属层和刻蚀停止层的被去除速率相一致，因此，所述第一金属层的顶面和第二金属层的顶面高度差较小，使得所述第一金属层顶面和第二金属层顶面整体的面粗糙度较小，有利于提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。
28.可选方案中，去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的所述第二金属层后，对所述第一金属层和第二金属层进行平坦化处理。对所述第一金属层和第二金属层进行平坦化处理的过程中，因为所述第一金属层和第二金属层的材料均为金属，因此，第一金属层的被刻蚀速率与所述第二金属层的被刻蚀速率近似相同，平坦化工艺能够降低所述第一金属层的顶面和第二金属层顶面的高度差，使得所述第一金属层顶面和第二金属层顶面整体的面粗糙度较小，有利于提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。
附图说明
29.图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
30.图3至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
31.图6至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
32.图15是本发明半导体结构的结构示意图。
具体实施方式
33.由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
34.参考图1至图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
35.如图1所示，提供基底，所述基底包括第一区域i和环绕所述第一区域i的第二区域ii，所述基底包括介电层1，所述第一区域i的所述介电层1中具有导通孔(图中未示出)；在所述导通孔的侧壁和底部，以及所述介电层1上形成金属材料层2。
36.如图2所示，采用化学机械研磨工艺(chemical mechanical planarization，cmp)对所述金属材料层2进行平坦化处理，剩余的所述金属材料层2作为金属层3。
37.所述金属材料层2的厚度较大，通常为500纳米至800纳米，所述金属层3的厚度通常为50纳米至150纳米。采用化学机械研磨工艺对所述金属材料层2进行平坦化的过程中，平坦化去除的金属材料层2的厚度较大，导致所述金属层3的厚度难以精确控制，在半导体结构工作时，导致半导体结构的电阻率达不到工艺需求，半导体结构的可靠性和良品率较差。
38.参考图3至图5，示出了另一种半导体结构的形成方法中各步骤对应的结构示意图。
39.如图3所示，提供基底，所述基底包括第一区域i和环绕所述第一区域i的第二区域ii，所述基底包括介电层10，所述第一区域i的所述介电层10中具有导通孔(图中未示出)；在所述导通孔的侧壁和底部，以及所述介电层10上形成第一金属层20。
40.如图4所示，以所述介电层10的顶部为停止位置，采用化学机械研磨工艺去除高于所述介电层10的所述第一金属层20，剩余的位于所述导通孔中的所述第一金属层20作为第一金属层30。
41.如图5所示，在所述介电层10和所述第一金属层30上形成第二金属层40。
42.以所述介电层10的顶部为停止位置，采用化学机械研磨工艺去除高于所述介电层10的所述第一金属层20的步骤中，第一金属层20的被刻蚀速率大于所述介电层10的被刻蚀速率，因此易导致形成的第一金属层30的顶面具有凹陷(dishing)，所述凹陷低于所述介电层10的顶面，相应的易导致第一区域i中的第二金属层40的顶面低于所述第二区域ii的第二金属层40的顶面，从而所述第一金属层顶面和第二金属层顶面整体的面粗糙度较大，导致半导体结构的可靠性和良品率较差。
43.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和环绕所述第一区域的第二区域，所述第一区域的所述基底中具有导通孔；在所述导通孔的底面和侧壁，以及所述基底的顶面形成第一金属层；形成所述第一金属层后，形成覆盖所述第二区域且露出所述第一区域的刻蚀停止层；在所述刻蚀停止层之间的所述第一金属层上形成第二金属层；去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的所述第二金属层。
44.本发明实施例所提供的半导体结构的形成方法中，去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的第二金属层的过程中，低于所述刻蚀停止层的所述第一金属层和第二金属层被保留，也就是说，所述基底上的第一金属层和第二金属层的厚度能够控制，从而能够提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。此外，去除所述刻蚀停止层和位于所述刻蚀停止层之间且高于所述第一金属层的第二金属层的过程中，通过调整所述第二金属层和所述刻蚀停止层的刻蚀选择比，使得所述第二金属层和刻蚀停止层的被去除速率相一致，因此，所述第一金属层的顶面和第二金属层的顶面高度差较小，使得所述第一金属层顶面和第二金属层顶面整体的面粗糙度较小，有利于提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。
45.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
46.图6至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
47.参考图6，提供基底100，所述基底100包括第一区域i和环绕所述第一区域i的第二区域ii，所述第一区域i的所述基底100中具有导通孔103。
48.所述基底100为后续形成半导体结构提供工艺空间。
49.所述第一区域i的所述基底100中的导通孔103为后续形成第一金属层做准备。
50.提供基底100的步骤中，所述基底100包括介电层102。
51.所述介电层102用于为导通孔103提供工艺基础。
52.具体地，所述介电层102的材料为低k介质材料，有利于降低后段互连结构之间的
寄生电容，进而有利于减小后段rc延迟。具体地，所述介电层102的材料为sicoh。
53.提供基底100的步骤中，所述基底100还包括：底部刻蚀停止层101，位于所述介电层102的底部。
54.所述底部刻蚀停止层101和介电层102的材料不同，在形成贯穿所述介电层102的导通孔103的步骤中，所述底部刻蚀停止层101用于起到暂时刻蚀停止的作用，使得第一区域i和第二区域ii的介电层102不易出现刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
55.本实施例中，所述底部刻蚀停止层101的材料包括sio2、sin、sion、sioc和金属氧化物中的一种或多种。本实施例中，所述底部刻蚀停止层101的材料包括sin，sin是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成底部刻蚀停止层101的工艺难度和工艺成本。
56.需要说明的是，所述半导体结构还包括：底部介质层200和位于所述底部介质层200中的互连线201，位于所述基底100的底部。
57.底部介质层200用于电隔离互连线201。
58.本实施例中，所述底部介质层200的材料为低k介质材料，有利于降低互连线201之间的寄生电容，减小后段rc延迟。具体地，所述底部介质层200的材料为sicoh。
59.需要说明的是，所述基底100还包括晶体管，所述底部介质层200通常形成在晶体管上，所述晶体管包括栅极结构、位于栅极结构两侧的源漏掺杂区，所述基底100中还形成有与所述源漏掺杂区相接触的接触孔插塞(图中未示出)。
60.所述互连线201用于与所述接触插塞连接。
61.本实施例中，所述互连线201的材料为铜。在其他实施例中，根据实际的工艺，所述互连线的材料还可以为钨、铝、钴等导电材料。
62.参考图7，在所述导通孔103(如图6所示)的底面和侧壁，以及所述基底100的顶面形成第一金属层104。
63.所述第一金属层104还用于为后续形成刻蚀停止层提供工艺基础，后续刻蚀部分厚度的所述第一金属层104，作为金属结构的一部分。
64.具体的，所述第一金属层104的材料包括：cu、co、w、ta、tan、ti和tin中的一种或多种。本实施例中，所述第一金属层104的材料包括cu。cu的电阻率较低，有利于改善后段rc的信号延迟，提高半导体结构的处理速度，降低功耗。
65.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)形成所述第一金属层104。原子层沉积工艺是指通过将气相前驱体脉冲交替地通入反应腔室内，在待沉积基体上化学吸附并发生表面反应的沉积工艺。通过原子层沉积工艺，所述第一金属层104以原子层的形式形成于所述导通孔103的侧壁和底面，以及所述基底100的顶面，因此有利于提高沉积速率的均匀性、所述第一金属层104的厚度均一性以及所述第一金属层104中的结构均匀性，且所述第一金属层104具有良好的覆盖能力；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(thermal budget)，降低了半导体结构性能偏移的概率。其他实施例中，还可以采用电镀工艺形成所述第一金属层。
66.需要说明的是，形成所述第一金属层104的步骤中，所述第一金属层104不宜过厚也不宜过薄。若所述第一金属层104过厚，会花费过多的工艺时间和材料形成所述第一金属
层104，造成资源浪费，降低第一金属层104的形成效率，且所述第一金属层104过厚，易导致第一金属层104的导通电阻过小，使得第一金属层104不满足电性需求；且后续半导体结构的形成过程中，还需要刻蚀较多厚度的所述第一金属层104，作为金属结构的一部分，导致半导体结构的形成工艺复杂。若所述第一金属层104过薄，后续刻蚀部分厚度的所述第一金属层104形成的金属结构的厚度过薄，在半导体结构工作时，所述半导体结构的电阻率较大，功耗较大，导致半导体结构的电学性能较差，且若所述第一金属层104过薄，所述第一金属层104表面的平坦度较差，相应的后续刻蚀部分厚度的所述第一金属层104形成的金属结构的表面平坦度较差，导致半导体结构的可靠性和良品率较差。本实施例中，形成所述第一金属层104的步骤中，所述第一金属层104的厚度为8纳米至12纳米。
67.参考图8至图10，形成所述第一金属层104后，形成覆盖所述第二区域ii且露出第一区域i的刻蚀停止层105(如图10所示)。
68.后续在所述刻蚀停止层105之间的所述第一金属层104上形成第二金属层，去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层的过程中，低于所述刻蚀停止层105的所述第一金属层104和第二金属层被保留，也就是说所述基底100上的第一金属层104和第二金属层的厚度能够控制，从而能够提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。
69.具体的，所述刻蚀停止层105的材料包括无定形硅、氮化硅、硅酸乙酯、氮氧化硅、氮碳化硅和氧化硅中的一种或多种。本实施例中，所述刻蚀停止层105的材料包括无定形硅。
70.需要说明的是，形成所述刻蚀停止层105的步骤中，所述刻蚀停止层105不易过厚，也不宜过薄。若所述刻蚀停止层105过厚，形成所述刻蚀停止层105花费的工艺时间较多，后续半导体结构的形成过程中，还会去除所述刻蚀停止层105，相应花费的工艺时间也较长，导致所述半导体结构的形成效率较低。后续在所述刻蚀停止层105和所述第一金属层104上形成金属材料膜，去除高于所述刻蚀停止层105的所述金属材料膜，剩余的所述金属材料膜作为第二金属层，对所述第一金属层104和第二金属层进行平坦化处理，剩余的所述第一金属层104和第二金属层作为金属结构。若所述刻蚀停止层105过薄，去除高于所述刻蚀停止层105的所述金属材料膜的过程中，所述刻蚀停止层105的顶部不易起到暂时停止的作用，也就是说去除所述刻蚀停止层105的过程中，易误刻蚀所述刻蚀停止层105下方的第一金属层104和所述第一金属层104之间的第二金属层，导致基底100上第一金属层104和第二金属层的厚度较小，导致半导体结构的可靠性和良品率较低，导致半导体结构的电学性能较差；且所述第一金属层104表面和所述第二金属层表面的整体面粗糙度难以控制，导致半导体结构的可靠性和良品率较低。本实施例中，所述刻蚀停止层105的厚度为10纳米至12纳米。
71.具体的，形成所述刻蚀停止层105的步骤包括：
72.如图8所示，形成覆盖所述导通孔103和基底100的刻蚀停止材料层106。
73.所述刻蚀停止材料层106为后续形成刻蚀停止层做准备。
74.本实施例中，采用化学气相沉积工艺(chemical vapor deposition，cvd)形成所述刻蚀停止材料层106。化学气相沉积工艺是利用含有刻蚀停止材料层106元素的一种或几种气相化合物或单质进行化学反应生成薄膜的方法，具有良好的台阶覆盖性，且沉积厚度以控制，薄膜纯度较高的优点。
75.如图9所示，形成所述刻蚀停止材料层106后，形成覆盖所述第二区域ii且露出所述第一区域i的掩膜层107。
76.后续以所述掩膜层107为掩膜刻蚀所述刻蚀停止材料层106，形成刻蚀停止层。
77.本实施例中，所述掩膜层107包括：有机材料层1071、位于所述有机材料层1071上的抗反射涂层1072以及位于所述抗反射涂层1072上的光刻胶层1073。
78.本实施例中，所述有机材料层1071的材料包括：旋涂碳(spin on carbon，soc)、odl(organic dielectric layer，有机介电层)材料、duo(deep uv light absorbing oxide，深紫外光吸收氧化层)材料或apf(advanced patterning film，先进图膜)材料。
79.本实施例中，所述抗反射涂层1072的材料包括：barc(bottom anti-reflective coating，底部抗反射涂层)材料或darc(dielectric anti-reflective coating，介电抗反射涂层)材料。
80.需要说明的是，所述光刻胶层1073中具有露出所述第一区域i的凹槽108。所述凹槽108露出待去除的所述刻蚀停止材料层106的位置，为后续形成刻蚀停止层做准备。
81.如图10所示，以所述掩膜层107为掩膜刻蚀所述刻蚀停止材料层106，剩余的所述刻蚀停止材料层106作为所述刻蚀停止层105。
82.本实施例中，以所述掩膜层107为掩膜采用干法刻蚀工艺刻蚀所述刻蚀停止材料层106，形成刻蚀停止层。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述刻蚀停止层的形貌满足工艺需求，且还有利于提高所述刻蚀停止材料层106的去除效率。而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀多个膜层，简化了工艺步骤。
83.所述半导体结构的形成方法还包括：形成所述刻蚀停止层105后，去除所述掩膜层107。
84.去除所述掩膜层107为后续在所述刻蚀停止层105，以及刻蚀停止层105之间的所述第一金属层104上形成第二金属层做准备。
85.本实施例中，采用灰化工艺去除所述掩膜层107。
86.需要说明的是，形成所述刻蚀停止层105的步骤中，形成掩膜层107和形成所述导通孔103(如图6所示)的掩膜可以是基于同一个光罩(mask)形成的，有利于节省成本，具有很强的工艺操作性。
87.参考图11和图12，在所述刻蚀停止层105之间的所述第一金属层104上形成第二金属层109(如图12所示)。
88.所述第二金属层109和第一金属层104为后续形成金属结构做准备。
89.具体的，所述第二金属层109的材料包括：cu、co、w、ta、tan、ti和tin中的一种或多种。本实施例中，所述第二金属层109的材料包括cu。cu的电阻率较低，有利于改善后段rc的信号延迟，提高半导体结构的处理速度，降低功耗。
90.具体的，在所述刻蚀停止层105之间的所述第一金属层104上形成第二金属层109的步骤包括：
91.如图11所示，在所述刻蚀停止层105和所述刻蚀停止层105露出的所述第一金属层104上形成金属材料膜111。
92.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)工艺形成所
述金属材料膜111。原子层沉积工艺是指通过将气相前驱体脉冲交替地通入反应腔室内，在待沉积基体上化学吸附并发生表面反应的沉积工艺。通过原子层沉积工艺，所述金属材料膜111以原子层的形式形成于所述第一金属层104上以及刻蚀停止层105上，因此有利于提高沉积速率的均匀性、所述金属材料膜111的厚度均一性以及所述金属材料膜111中的结构均匀性，此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(thermal budget)，降低了半导体结构性能偏移的概率。其他实施例中，还可以采用电镀工艺形成所述金属材料膜111。
93.如图12所示，以所述刻蚀停止层105的顶部为去除停止位置，去除高于所述刻蚀停止层105的所述金属材料膜111，剩余的所述金属材料膜111作为第二金属层109。
94.以所述刻蚀停止层105的顶部为去除停止位置，从而去除高于所述刻蚀停止层105的所述金属材料膜111的步骤中，使得停止位置暂时位于所述刻蚀停止层105的顶部，所述刻蚀停止层105下方的所述第一金属层104不易被刻蚀，能够精确控制最终形成的金属结构的厚度。
95.本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，cmp)去除高于所述刻蚀停止层105的所述金属材料膜111。化学机械研磨工艺是一种全局表面平坦化技术。
96.需要说明的是，去除高于所述刻蚀停止层105的所述金属材料膜111的步骤中，所述金属材料膜111与所述刻蚀停止层105的刻蚀选择比不宜过小。若所述金属材料膜111与所述刻蚀停止层105的刻蚀选择比过小，在研磨到所述刻蚀停止层105的顶部时，刻蚀停止信号(motor torque)不明显，不易以刻蚀停止层105的顶部为研磨停止位置，易误去除所述刻蚀停止层105，导致所述半导体结构的工艺混乱，相应的后续形成的半导体结构存在缺陷。本实施例中，去除高于所述刻蚀停止层105的所述金属材料膜111的步骤中，所述金属材料膜111与所述刻蚀停止层105的刻蚀选择比大于25。
97.本实施例中，去除高于所述刻蚀停止层105的所述金属材料膜111的工艺参数包括：研磨溶液为酸性。
98.酸性的研磨液提供酸性的环境，在酸性的环境中金属材料膜111的被刻蚀速率大于所述刻蚀停止层105的被刻蚀速率，在快速去除金属材料膜111的同时能够以刻蚀停止层105的顶部为刻蚀停止位置。
99.氧化剂用于将金属材料膜111进行氧化，有利于提高金属材料膜111的研磨速率。
100.需要说明的是，研磨溶液中氧化剂的体积百分比不宜过大，也不宜过小。若所述研磨溶液中氧化剂的体积百分比过小，氧化剂将所述金属材料膜111氧化的速率过慢，相应的易导致金属材料膜111的研磨速率过慢。若所述研磨溶液中氧化剂的体积百分比过大，继续提高研磨溶液中氧化剂的体积百分比并不能显著提高所述金属材料膜111被氧化的速率，相应的金属材料膜111被研磨速率不易显著提高，易造成资源浪费。本实施例中，氧化剂的体积百分比为0.5％至3％。
101.需要说明的是，去除高于所述刻蚀停止层105的所述金属材料膜111的过程中，所述金属材料膜111的被刻蚀速率大于所述刻蚀停止层105的被刻蚀速率，易导致形成的所述第二金属层109的顶部存在凹陷(dishing)，也就是说所述刻蚀停止层105的顶面高于所述第二金属层109的顶面。
102.参考图13，去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的所述第二金属层109。
103.去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的所述第二金属层109。
104.去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层109的过程中，低于所述刻蚀停止层105的所述第一金属层104和第二金属层109被保留，也就是说，所述基底上的第一金属层104和第二金属层109的厚度能够控制，从而能够提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。此外，去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层109的过程中，通过调整所述第二金属层109和所述刻蚀停止层105的刻蚀选择比，使得所述第二金属层109和刻蚀停止层105的被去除速率相一致，因此，所述第一金属层104的顶面和第二金属层109的顶面高度差较小，使得所述第一金属层104顶面和第二金属层109顶面整体的面粗糙度较小，有利于提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。
105.本实施例中，采用化学机械研磨工艺去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层109。化学机械研磨工艺是一种全局表面平坦化技术。
106.需要说明的是，去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层109的步骤中，所述刻蚀停止层105与所述第二金属层109的刻蚀选择比不宜过大也不宜过小。若所述刻蚀选择比过大，所述刻蚀停止层105的去除速率高于所述第二金属层109的去除速率，去除所述刻蚀停止层105后，第二区域ii中的所述第一金属层104的顶面过多的低于第一区域i中的第二金属层109的顶面，相应的，在后续对所述第一金属层104和第二金属层109进行平坦化处理后，剩余的第一金属层104的顶面过多的高于所述第二金属层109的顶面，也就是说所述金属结构顶面整体的面粗糙度较大，导致半导体结构的可靠性和良品率较低。若所述刻蚀选择比过小，所述刻蚀停止层105的去除速率低于所述第二金属层109的去除速率，去除所述刻蚀停止层105之间的所述第二金属层109后，所述刻蚀停止层105仍易有残留，继续去除所述刻蚀停止层105的过程中会刻蚀所述第一区域i中剩余的第二金属层109，导致第二区域ii中的所述第一金属层104的顶面过多的低于第一区域i中的第二金属层109的顶面，后续对所述第一金属层104和第二金属层109进行平坦化处理后，剩余的第一金属层104的顶面过多的低于所述第二金属层109的顶面，也就是说所述金属结构顶面整体的面粗糙度较大，导致半导体结构的可靠性和良品率较低。本实施例中，去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层109的步骤中，所述刻蚀停止层105与所述第二金属层109的刻蚀选择比为0.7至1.2。
107.本实施例中，去除所述刻蚀停止层105、位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层109的工艺参数包括：研磨溶液为碱性。
108.碱性的研磨液提供碱性的环境，在碱性的环境中刻蚀停止层105的被刻蚀速率与所述第二金属层109的被刻蚀速率相近似，使得刻蚀停止层105和第二金属层109易同时去除。
109.氧化剂用于将第二金属层109进行氧化，有利于提高第二金属层109的研磨速率。
110.需要说明的是，研磨溶液中氧化剂的体积百分比不宜过大，也不宜过小。若所述研磨溶液中氧化剂的体积百分比过小，氧化剂将所述第二金属层109氧化的速率过慢，相应的易导致第二金属层109的研磨速率过慢。若所述研磨溶液中氧化剂的体积百分比过大，继续提高研磨溶液中氧化剂的体积百分比并不能显著提高所述第二金属层109的研磨速率，易造成资源浪费。本实施例中，氧化剂的体积百分比为0.5％至2％。
111.需要说明的是，去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层109的工艺时间不宜过长也不宜过短。若所述工艺时间过长，去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的第二金属层109的过程中，高于基底100的第一金属层104和第二金属层109的厚度均较小，相应的，后续对所述第一金属层104和第二金属层109进行平坦化处理后形成的金属结构的厚度较小，在半导体结构工作时，所述半导体结构的电阻率较大，功耗较大，导致半导体结构的电学性能较差。若所述工艺时间过短，所述刻蚀停止层105和刻蚀停止层105之间的第二金属层109易存在残留，不利于后续半导体形成方法的操作。本实施例中，工艺时间为8秒至12秒。
112.参考图14，所述半导体结构的形成方法还包括：去除所述刻蚀停止层105和位于所述刻蚀停止层105之间且高于所述第一金属层104的所述第二金属层109后，对所述第一金属层104和第二金属层109进行平坦化处理。
113.对所述第一金属层104和第二金属层109进行平坦化处理后，剩余的所述第一金属层104和第二金属层109作为金属结构110。
114.采用平坦化工艺对所述第一金属层104和第二金属层109进行平坦化处理的过程中，因为所述第一金属层104和第二金属层109的材料均为金属，因此，第一金属层104的被刻蚀速率与所述第二金属层109的被刻蚀速率近似相同，平坦化工艺能够进一步降低所述第一金属层104的顶面和第二金属层109顶面的高度差，使得所述第一金属层104顶面和第二金属层109顶面整体的面粗糙度较小，有利于提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。
115.对所述第一金属层104和第二金属层109进行平坦化处理的工艺参数包括：研磨溶液为酸性，氧化剂的体积百分比为0.5％至3％。
116.酸性的研磨液提供酸性的环境，在酸性的环境中第一金属层104和第二金属层109的被刻蚀速率较快。
117.氧化剂用于将第一金属层104和第二金属层109进行氧化，有利于提高第一金属层104和第二金属层109的研磨速率。
118.需要说明的是，研磨溶液中氧化剂的体积百分比不宜过大，也不宜过小。若所述研磨溶液中氧化剂的体积百分比过小，所述第一金属层104和第二金属层109被氧化的速率过慢，相应的易导致第一金属层104和第二金属层109的研磨速率过慢。若所述研磨溶液中氧化剂的体积百分比过大，继续提高研磨溶液中氧化剂的体积百分比并不能显著提高所述第一金属层104和第二金属层109被氧化的速率，相应的第一金属层104和第二金属层109的研磨速率也不能显著提高，易造成资源浪费。本实施例中，氧化剂的体积百分比为0.5％至3％。
119.需要说明的是，对所述第一金属层104和第二金属层109进行平坦化处理，形成所述金属结构110的步骤中，工艺时间不宜过长也不宜过短。若所述工艺时间过长，会刻蚀过多厚度的所述第一金属层104和第二金属层109，相应的所述基底100上的所述金属结构110的厚度不能很好的控制，导致半导体结构的可靠性和良品率较低。本实施例中，对所述第一金属层104和第二金属层109进行平坦化处理，形成所述金属结构110的步骤中，工艺时间小于5秒。
120.需要说明的是，形成所述金属结构110的步骤中，所述第一金属层104的顶面与第二金属层109的顶面的高度差不宜过大。若所述高度差过大，后续在所述金属结构110上形成磁性随机存储器(magnetic random access memory，mram)时，易导致所述磁性随机存储器的可靠性和良率较差，相应的半导体结构的可靠性和良品率较低。本实施例中，形成所述金属结构110的步骤中，所述第一金属层104的顶面与第二金属层109的顶面的高度差为小于3纳米。
121.相应的，本发明实施例还提供一种半导体结构。参考图15，示出了本发明半导体结构一实施例的结构示意图。
122.所述半导体结构包括：基底200，所述基底200包括第一区域i和环绕所述第一区域i的第二区域ii，所述第一区域i的所述基底200中具有导通孔(图中未示出)；第一金属层204，位于所述基底200表面和所述导通孔的底面和侧壁；第二金属层209，位于所述第一区域i的所述第一金属层204上，且所述第二金属层209的顶面高于所述第一金属层204的顶面；刻蚀停止层205，位于所述第二金属层209侧部的所述第一金属层204上。
123.本发明实施例提供的半导体结构中，后续去除所述刻蚀停止层205和位于所述刻蚀停止层205之间的第二金属层209的过程中，低于所述刻蚀停止层205的所述第一金属层204和第二金属层209被保留，也就是说，所述基底100上的第一金属层204和第二金属层209的厚度能控制，从而能够提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。此外，去除所述刻蚀停止层205和位于所述刻蚀停止层205之间且高于所述第一金属层204的第二金属层209的过程中，通过调整所述第二金属层209和所述刻蚀停止层205的刻蚀选择比，使得所述第二金属层209和刻蚀停止层205的被去除速率相一致，因此，所述第一金属层204的顶面和第二金属层209的顶面高度差较小，使得所述第一金属层204顶面和第二金属层209顶面整体的面粗糙度较小，有利于提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。
124.去除所述刻蚀停止层205和位于所述刻蚀停止层205之间的所述第二金属层209后，采用对所述第一金属层204和第二金属层209进行平坦化处理。采用平坦化工艺对所述第一金属层204和第二金属层209进行平坦化处理的过程中，因为所述第一金属层204和第二金属层209的材料均为金属，因此，第一金属层204的被刻蚀速率与所述第二金属层209的被刻蚀速率近似相同，平坦化工艺能够降低所述第一金属层204的顶面和第二金属层209顶面的高度差，使得所述第一金属层204顶面和第二金属层209顶面整体的面粗糙度较小，有利于提高半导体结构的可靠性和良品率，优化半导体结构的电学性能。
125.所述基底100包括介电层202。
126.具体地，所述介电层202的材料为低k介质材料，有利于降低后段互连结构之间的寄生电容，进而有利于减小后段rc延迟。具体地，所述介电层202的材料为sicoh。
127.所述基底100还包括：底部刻蚀停止层201，位于所述介电层202的底部。
128.所述底部刻蚀停止层201和介电层202的材料不同，在形成贯穿所述介电层202的导通孔的步骤中，所述底部刻蚀停止层201用于起到暂时刻蚀停止的作用，使得第一区域i和第二区域ii的介电层202不易出现刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
129.本实施例中，所述底部刻蚀停止层201的材料包括sio2、sin、sion、sioc和金属氧化物中的一种或多种。本实施例中，所述底部刻蚀停止层201的材料包括sin，sin是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成底部刻蚀停止层201的工艺难度和工艺成本。
130.需要说明的是，所述基底100还包括：底部介质层400和位于所述底部介质层400中的互连线401。
131.底部介质层400用于电隔离互连线401。
132.本实施例中，所述底部介质层400的材料为低k介质材料，有利于降低互连线401之间的寄生电容，减小后段rc延迟。具体地，所述底部介质层200的材料为sicoh。
133.需要说明的是，所述基底100还包括晶体管，所述底部介质层400通常形成在晶体管上，所述晶体管包括栅极结构、位于栅极结构两侧的源漏掺杂区，所述基底100中还形成有与所述源漏掺杂区相接触的接触孔插塞(图中未示出)。
134.所述互连线401用于与所述接触插塞连接。
135.本实施例中，所述互连线401的材料为铜。在其他实施例中，根据实际的工艺，所述互连线的材料还可以为钨、铝、钴等导电材料。
136.具体的，所述刻蚀停止层205的材料包括无定形硅、氮化硅、硅酸乙酯、氮氧化硅、氮碳化硅和氧化硅中的一种或多种。本实施例中，所述刻蚀停止层205的材料包括无定形硅。
137.需要说明的是，所述刻蚀停止层205不易过厚，也不宜过薄。若所述刻蚀停止层205过厚，形成所述刻蚀停止层205花费的工艺时间较多，后续半导体结构的形成过程中，还会去除所述刻蚀停止层205，相应花费的工艺时间也较长，导致所述半导体结构的形成效率较低。若所述刻蚀停止层205过薄，形成半导体结构的过程中，所述刻蚀停止层205下方的第一金属层204和所述第一金属层204之间的第二金属层209易受到损伤，相应的后续去除所述刻蚀停止层205和刻蚀停止层205之间的第二金属层209的过程中，高于所述基底200的所述第一金属层204和第二金属层209的厚度不易满足工艺需求，导致半导体结构的可靠性和良品率较低，导致半导体结构的电学性能较差。本实施例中，所述刻蚀停止层205的厚度为10纳米至12纳米。
138.后续刻蚀部分厚度的所述第一金属层104，作为金属结构的一部分。
139.具体的，所述第一金属层204的材料包括：cu、co、w、ta、tan、ti和tin中的一种或多种。本实施例中，所述第一金属层204的材料包括cu。cu的电阻率较低，有利于改善后段rc的信号延迟，提高半导体结构的处理速度，降低功耗。
140.需要说明的是，形成所述第一金属层204的步骤中，所述第一金属层204不宜过厚也不宜过薄。若所述第一金属层204过厚，会花费过多的工艺时间和材料形成所述第一金属层204，造成资源浪费，降低第一金属层204的形成效率；若所述第一金属层204过厚，后续去
除所述刻蚀停止层205后，对所述第一金属层204和第二金属层209进行平坦化的过程中，需要去除较厚的第一金属层204，才能形成所述金属结构，导致半导体结构的形成工艺复杂。若所述第一金属层204过薄，相应的，后续形成在基底200上的金属结构的厚度过薄，在半导体结构工作时，所述半导体结构的电阻率较大，功耗较大，导致半导体结构的电学性能较差。本实施例中，形成所述第一金属层204的步骤中，所述第一金属层204的厚度为8纳米至12纳米。
141.所述第二金属层209为后续形成金属结构做准备。
142.具体的，所述第二金属层209的材料包括：cu、co、w、ta、tan、ti和tin中的一种或多种。本实施例中，所述第二金属层209的材料包括cu。cu的电阻率较低，有利于改善后段rc的信号延迟，提高半导体结构的处理速度，降低功耗。
143.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
144.虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。