形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统与流程

形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统
1.优先权声明
2.本技术要求2020年8月21日提交的“形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统(methods of forming microelectronic devices,and related microelectronic devices,memory devices,and electronic systems)”的美国专利申请第16/999,817号的提交日的权益。
技术领域
3.在各种实施例中，本公开大体上涉及微电子装置设计和制造领域。更确切地说，本公开涉及形成微电子装置的方法，且涉及相关微电子装置、存储器装置和电子系统。


背景技术：

4.微电子装置设计者通常希望通过减小个别特征的尺寸且通过减小相邻特征之间的分隔距离来增大微电子装置内的特征的集成度或密度。此外，微电子装置设计者通常希望设计出不仅紧凑而且提供性能优点的架构，以及简化的、制造起来更容易且更便宜的设计。
5.相对常见的微电子装置为存储器装置。存储器装置可包含具有布置成网格图案的数个存储器单元的存储器阵列。一种类型的存储器单元为动态随机存取存储器(dram)。在最简单的设计配置中，dram单元包含一个存取装置(例如晶体管)和一个存储装置(例如电容器)。存储器装置的现代应用可利用大量的布置成行和列的阵列的dram单位单元。可经由沿着阵列的行和列布置的数字线和字线来电存取dram单元。
6.dram装置制造商面临随着特征间距减小而减小dram单元面积以适应增大的特征密度带来的严峻挑战。dram装置内采用的不同特征的数量、尺寸、布置和形成方法可不合需要地妨碍dram装置大小的减小、dram装置的存储密度的增大和/或制造成本的减少。举例来说，形成常规屏蔽结构以保护dram装置的数字线免受不合需要的电气干扰(例如，电磁干扰、串扰)的配置和方法可妨碍或防止数字线的间距的所需减小，和/或可能因短路风险而限制数字线的导电触点结构(例如，数字线触点)的位置。


技术实现要素：

7.在一些实施例中，一种形成微电子装置的方法包括在导电屏蔽结构和水平邻近于导电屏蔽结构的第一介电结构中的每一个上方形成导电屏蔽材料。第二介电结构形成在第一介电结构上且水平邻近于所述导电屏蔽材料。图案化导电屏蔽材料和第二介电结构以形成在第一水平方向上彼此平行延伸的鳍片结构。所述鳍片结构中的每一个包括：两个介电末端结构，其与所述第二介电结构的剩余部分成一体；以及额外导电屏蔽结构，其在所述第一水平方向上插入在所述两个介电末端结构之间。第一导电线形成为在第一水平方向上彼此平行延伸，且在与第一水平方向正交的第二水平方向上与鳍片结构水平交替。
8.在额外实施例中，一种微电子装置包括下部导电屏蔽结构、介电结构、导电线、鳍片结构、介电间隔件结构和额外介电结构。介电结构基本上包围下部导电屏蔽结构的外部水平边界。导电线上覆于下部导电屏蔽结构且在第一水平方向上平行延伸。鳍片结构上覆于下部导电屏蔽结构且在第一水平方向上平行延伸。鳍片结构在与第一水平方向正交的第二水平方向上插入在导电线之间。鳍片结构各自包括相对介电末端结构和插入在相对介电末端结构之间的额外导电屏蔽结构。介电间隔件结构插入在鳍片结构与下部导电屏蔽结构和导电线中的每一个之间。额外介电结构处于介电结构上且基本上水平地包围由导电线、鳍片结构和介电间隔件结构占据的区域。
9.在另外的实施例中，一种存储器装置包括导电屏蔽结构、第一外围介电结构、第二外围介电结构和存储器阵列区。导电屏蔽结构上覆于基底结构。第一外围介电结构上覆于基底结构且与导电屏蔽结构向外水平相邻。第二外围介电结构处于第一外围介电结构上。存储器阵列区与第二外围介电结构向内水平相邻。存储器阵列区包括鳍片结构、数字线、介电间隔件结构、存取线和存储器单元。鳍片结构上覆于导电屏蔽结构且在第一水平方向上延伸。鳍片结构中的每一个包括：两个介电末端结构，其从第二外围介电结构突出且与所述第二外围介电结构成一体；以及额外导电屏蔽结构，其水平插入在所述两个介电末端结构之间。数字线上覆于导电屏蔽结构且在第一水平方向上延伸。数字线在垂直于第一水平方向的第二水平方向上与鳍片结构交替。介电间隔件结构水平插入在数字线与鳍片结构之间，且竖直插入在数字线与导电屏蔽结构之间。存取线上覆于数字线且在第二水平方向上平行延伸。存储器单元上覆于数字线且与数字线和存取线电连通。
10.在又其它实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地连接到输入装置和输出装置；以及存储器装置，其可操作地连接到处理器装置。存储器装置包括屏蔽板、外围介电结构、额外外围介电结构、鳍片结构、数字线、存取线和存储器单元。屏蔽板包括导电材料。外围介电结构水平地环绕屏蔽板。额外外围介电结构竖直处于外围介电结构上且具有从外围介电结构的内部水平边界向外偏移的内部水平边界。鳍片结构竖直上覆于屏蔽板且在第一水平方向上平行延伸。鳍片结构各自包括：两个介电末端结构，其从额外外围介电结构水平地突出；以及额外屏蔽结构，其包括从两个介电末端结构延伸且在所述两个介电末端结构之间延伸的额外导电材料。数字线与鳍片结构水平交替。数字线的上部表面与鳍片结构的上部表面基本上共面。存取线竖直上覆于数字线且在与第一水平方向正交的第二水平方向上平行延伸。存储器单元竖直上覆于数字线且耦合到数字线和存取线。
附图说明
11.图1a到9b为说明根据本公开的实施例的形成微电子装置的方法的简化的部分横截面图(图1a、2a、3a、4a、5a、6a、7a、8a、8c和9a)、简化的部分俯视图(图1b、2b、3b、4b、5b、6b、7b、8b和9b)。
12.图10为根据本公开的实施例的存储器装置的功能框图。
13.图11为根据本公开的实施例的电子系统的示意性框图。
具体实施方式
14.以下描述提供具体细节，例如材料组成、形状和大小，以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，本公开的实施例可在不采用这些具体细节的情况下实践。实际上，可结合行业中采用的常规微电子装置制造技术来实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置，例如dram装置)的完整过程流程。下文所描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。用以根据所述结构形成完整微电子装置的额外动作可通过常规制造技术来执行。
15.本文中呈现的附图仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。作为例如制造技术和/或公差的结果，将预期与图式中所描绘的形状不同的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为盒形的区可能具有粗略和/或非线性特征，且说明或描述为圆形的区可能包含一些粗略和/或线性特征。此外，所说明的锐角可以是圆角，且反之亦然。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状并且不限制本发明权利要求的范围。附图并不一定按比例绘制。另外，图式之间的共同元件可保留相同数字编号。
16.如本文中所使用，“存储器装置”意指并包含呈现存储器功能性但不必限于存储器功能性的微电子装置。换句话说且仅借助于非限制性实例，术语“存储器装置”不仅包含常规存储器(例如，常规易失性存储器，例如常规dram；常规非易失性存储器，例如常规nand存储器)，且还包含专用集成电路(asic)(例如，芯片上系统(soc))、微电子装置组合逻辑和存储器，以及并入有存储器的图形处理单元(gpu)。
17.如本文中所使用，术语“配置”是指至少一个结构和至少一个设备中的一或多个的大小、形状、材料组成、定向和布置，其以预定方式有助于所述结构和所述设备中的一或多个的操作。
18.如本文中所使用，术语“竖直”、“纵向”、“水平”和“横向”是关于结构的主平面且未必由地球重力场限定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面是由与结构的其它表面相比具有相对较大面积的结构的表面限定。参考各图，“水平”或“橫向”方向可垂直于所指示“z”轴，且可平行于所指示“x”轴和/或平行于所指示“y”轴；且“竖直”或“纵向”方向可平行于所指示“z”轴，可垂直于所指示“x”轴，且可垂直于所指示“y”轴。
19.如本文中所使用，描述为彼此“相邻”的特征(例如，区、结构、装置)意指并包含彼此最接近(例如，最靠近)定位的具有所公开标识(或多个标识)的特征。不匹配于“相邻”特征的所公开标识(或多个标识)的额外特征(例如，额外区、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可定位成直接彼此邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的标识以外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意指并包含彼此竖直最接近(例如，竖直最靠近)定位的具有所公开标识(或多个标识)的特征。此外，描述为彼此“水平相邻”的特征意指并包含彼此水平最接近(例如，水平最靠近)定位的具有所公开标识(或多个标识)的特征。
20.如本文中所使用，例如“在
…
之下”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前面”、“后面”、“左侧”、“右侧”等空间相对术语可出于易于描述的目的而使用，以如图中所说明描述一个元件或特征与另一元件或特征的关系。除非另外指定，否则除图中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。举例来说，如果图中的材料倒转，那么描述为在其它元件或特征“下方”、“之下”、“下面”或“底部上”的元件将定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“下方”可取决于使用术语的上下文而涵盖上方和下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒转、翻转)，且本文中所使用的空间相对描述词可相应地进行解释。
21.除非上下文另外明确指示，否则如本文中所使用，单数形式“一(a、an)”和“所述(the)”意图还包含复数形式。
22.如本文中所使用，“和/或”包含相关联所列项中的一或多个的任何及所有组合。
23.如本文中所使用，词组“耦合到”是指操作性地彼此连接(例如通过直接欧姆(ohmic)连接或通过间接连接(例如，借助于另一结构)电连接)的结构。
24.如本文中所使用，关于给定参数、特性或条件的术语“基本上”意指并包含所属领域的一般技术人员将理解的给定参数、特性或条件符合方差度(例如在可接受公差内)的程度。借助于实例，取决于基本上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或甚至满足100.0％。
25.如本文中所使用，关于特定参数的数值的“约”或“大致”包含所述数值，且所属领域的一般技术人员将理解的与所述数值的方差度在特定参数的可接受公差内。举例来说，关于数值的“约”或“大致”可包含额外数值，所述额外数值在所述数值的90.0％到110.0％范围内，例如在所述数值的95.0％到105.0％范围内、在所述数值的97.5％到102.5％范围内、在所述数值的99.0％到101.0％范围内、在所述数值的99.5％到100.5％范围内，或在所述数值的99.9％到100.1％范围内。
26.如本文中所使用，“导电材料”意指并包含例如以下中的一或多个的导电材料：金属(例如，钨(w)、钛(ti)、钼(mo)、铌(nb)、钒(v)、铪(hf)、钽(ta)、铬(cr)、锆(zr)、铁(fe)、钌(ru)、锇(os)、钴(co)、铑(rh)、铱(ir)、镍(ni)、钯(pa)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al))；合金(例如，基于co的合金、基于fe的合金、基于ni的合金、基于fe和ni的合金、基于co和ni的合金、基于fe和co的合金、基于co和ni和fe的合金、基于al的合金、基于cu的合金、基于镁(mg)的合金、基于ti的合金、钢、低碳钢、不锈钢)；含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)；以及导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(ge)、导电掺杂硅锗(sige))。此外，“导电结构”意指并包含由导电材料形成且包含导电材料的结构。
27.如本文中所使用，“绝缘材料”意指并包含例如以下中的一或多个的电绝缘材料：至少一个介电氧化物材料(例如，氧化硅(sio
x
)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(alo
x
)、氧化铪(hfo
x
)、氧化铌(nbo
x
)、氧化钛(tio
x
)、氧化锆(zro
x
)、氧化钽(tao
x
)和氧化镁(mgo
x
)中的一或多个)；至少一个介电氮化物材料(例如，氮化硅(siny))；至少一个介电氮氧化物材料(例如，氮氧化硅(sio
x
ny))；至少一个介电碳氧化物材料(例如，碳氧化硅(sio
xcy
))；至少一个氢化介电碳氧化物材料(例如，氢化碳氧化硅(sic
xoyhz
))；以及至少一个介电碳氧氮化物材料(例如，碳氧氮化硅(sio
xcz
ny))。本文中包
含“x”、“y”和“z”中的一或多个的化学式(例如，sio
x
、alo
x
、hfo
x
、nbo
x
、tio
x
、siny、sio
x
ny、sio
xcy
、sic
xoyhz
、sio
xcz
ny)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，si、al、hf、nb、ti)的每一个原子的平均比的材料。由于化学式表示相对原子比与不严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文中所使用，术语“非化学计量化合物”意指并包含具有无法由明确限定的自然数的比表示且违反定比定律(law of definite proportions)的某一元素组成的化合物。此外，“绝缘结构”意指并包含由绝缘材料形成且包含绝缘材料的结构。
28.除非上下文另有指示，否则本文中所描述的材料可由任何合适的技术形成，所述技术包含但不限于旋涂、毯覆式涂布、化学气相沉积(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)、等离子体增强ald(peald)、物理气相沉积(pvd)(例如溅镀)，或外延生长。取决于待形成的具体材料，用于沉积或生长所述材料的技术可由所属领域的一般技术人员选择。此外，除非上下文另有指示，否则本文中所描述的材料去除可由任何合适的技术实现，所述技术包含但不限于蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削、研磨平面化(例如，化学机械平面化(cmp))或其它已知方法。
29.图1a到9b为说明形成用于微电子装置(例如，存储器装置，例如dram装置)的微电子装置结构(例如，存储器结构)的方法的实施例的简化的部分横截面图(图1a、2a、3a、4a、5a、6a、7a、8a、8c和9a)和简化的部分俯视图(图1b、2b、3b、4b、5b、6b、7b、8b和9b)。结合下文提供的描述，所属领域的一般技术人员将显而易见本文中所描述的方法可用于形成各种装置。换句话说，每当希望形成微电子装置时即可使用本公开的方法。
30.同时参考图1a和图1b(其描绘图1a中所展示的微电子装置结构100的简化的部分俯视图)，微电子装置结构100可形成为包含：基底结构102；控制逻辑区104，其处于基底结构102上、上方和/或内；下部屏蔽结构106，其处于控制逻辑区104的在微电子装置结构100的存储器阵列区103的水平边界(例如，在x方向和y方向上)内的一部分上或上方；外围介电结构108，其处于控制逻辑区104的至少部分地在存储器阵列区103的水平边界外部的另一部分上或上方且与下部屏蔽结构106向外水平相邻(例如，在x方向和y方向上)；屏蔽材料112，其处于下部屏蔽结构106和外围介电结构108上或上方；任选蚀刻终止结构110，其竖直插入在屏蔽材料112与下部屏蔽结构106和外围介电结构108中的每一个之间；封盖材料114，其处于屏蔽材料112上或上方；以及阵列遮蔽结构116，其处于封盖材料114的一部分上或上方。在下文进一步详细地描述微电子装置结构100的前述特征以及图1a和1b中所描绘的处理阶段处的微电子装置结构100的额外特征(例如，额外结构、额外材料、额外区)。
31.基底结构102包括基底材料或构造，微电子装置结构100的额外特征(例如，材料、结构、装置)形成在所述基底材料或构造上。基底结构102可包括支撑结构上的半导电结构(例如，半导电晶片)或基底半导电材料。在一些实施例中，基底结构102包括半导电晶片。举例来说，基底结构102可由以下中的一或多个形成且包含以下中的一或多个：硅材料，例如单晶硅和/或多晶硅(polycrystalline silicon)(在本文中也称为“多晶硅(polysilicon)”)；硅锗；锗；砷化镓；氮化镓；磷化镓；磷化铟；氮化铟镓；以及氮化铝镓。在一些实施例中，基底结构102由单晶硅形成且包含单晶硅。半导电基底结构可例如包括单晶硅晶片。基底结构102可包含形成于其中和/或其上的一或多个层、结构和/或区。
32.控制逻辑区104可包含一起形成用于微电子装置结构100的各种控制逻辑装置的控制逻辑电路的各种晶体管和导电布线结构(例如，导电线结构、导电触点结构)。在一些实施例中，控制逻辑区104的控制逻辑装置包括互补金属氧化物半导体(cmos)电路。控制逻辑区104的控制逻辑装置可配置成控制随后形成在微电子装置结构100的存储器阵列区103内的额外特征(例如，存储器单元阵列)的各种操作，如下文进一步详细描述。作为非限制性实例，控制逻辑区104的控制逻辑装置可包含电荷泵(例如，v
ccp
电荷泵、v
negwl
电荷泵、dvc2电荷泵)、延迟锁定环路(dll)电路(例如，环形振荡器)、v
dd
调节器、串驱动器、页缓冲器和各种芯片/叠组控制电路中的一或多个(例如，每一个)。作为另一非限制性实例，控制逻辑区104的控制逻辑装置可包含配置成控制待形成在微电子装置结构100的存储器阵列区103内的阵列(例如，存储节点结构阵列、存取装置阵列)的列操作的装置，例如解码器(例如，本地叠组解码器、列解码器)、感测放大器(例如，均衡(eq)放大器、隔离(iso)放大器、nmos感测放大器(nsa)、pmos感测放大器(psa))、修复电路(例如，列修复电路)、i/o装置(例如，本地i/o装置)、存储器测试装置、阵列复用器(mux)和错误检查及校正(ecc)装置中的一或多个(例如，每一个)。作为另一非限制性实例，控制逻辑区104的控制逻辑装置可包含配置成控制待形成在微电子装置结构100的存储器阵列区103内的阵列(例如，存储节点结构阵列、存取装置阵列)的行操作的装置，例如解码器(例如，本地叠组解码器、行解码器)、驱动器(例如，存取线驱动器、字线(wl)驱动器)、修复电路(例如，行修复电路)、存储器测试装置、mux、ecc装置和自刷新/耗损均衡装置中的一或多个(例如，每一个)。控制逻辑区104的控制逻辑装置的部分(例如，晶体管的部分，例如晶体管的源极区、漏极区和沟道区)可至少部分地延伸到基底结构102中。
33.下部屏蔽结构106(例如，下部屏蔽板、底部屏蔽板)可配置且定位成屏蔽(例如，保护)待形成在微电子装置结构100的存储器阵列区103内的特征(例如，结构、材料、装置)免受不合需要的电气干扰(例如，电磁干扰(emi))。下部屏蔽结构106可由导电材料形成且包含导电材料。在一些实施例中，下部屏蔽结构106由金属材料形成且包含金属材料，例如至少一个金属、至少一个合金和至少一个含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多个。借助于非限制性实例，下部屏蔽结构106可由钨(w)形成且包含钨。下部屏蔽结构106可为基本上均匀的，或下部屏蔽结构106可为非均匀的。如本文中所使用，术语“均匀”意指包含于特征(例如，材料、结构)中的元素的相对量在特征的整个不同部分(例如，不同水平部分、不同竖直部分)中不发生变化。相反地，如本文中所使用，术语“非均匀”意指包含于特征(例如，材料、结构)中的元素的相对量在特征的整个不同部分中发生变化。如果下部屏蔽结构106为非均匀的，那么包含于下部屏蔽结构106中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在下部屏蔽结构106的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。下部屏蔽结构106可例如由至少两个不同导电材料的堆叠形成且包含至少两个不同导电材料的堆叠。
34.外围介电结构108可水平地定位成接近(例如，靠近于、附近、直接邻近)基底结构102的外部水平边界(例如，外围水平边界)。外围介电结构108可水平地环绕下部屏蔽结构106。外围介电结构108也可水平地环绕微电子装置结构100的存储器阵列区103。如图1a和1b中所展示，外围介电结构108的部分(例如，水平内部部分)可水平延伸到微电子装置结构
100的存储器阵列区103中。外围介电结构108可定位成直接水平邻近于下部屏蔽结构106。此外，外围介电结构108的上部竖直边界(例如，上部表面)可与下部屏蔽结构106的上部竖直边界(例如，上部表面)基本上共面。
35.外围介电结构108可由至少一个介电材料形成且包含至少一个介电材料，例如以下中的一或多个：至少一个介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
中的一或多个)、至少一个介电氮化物材料(例如，siny)、至少一个介电氮氧化物材料(例如，sio
x
ny)、至少一个介电氧碳化物材料(例如，sio
xcy
)、至少一个氢化介电氧碳化物材料(例如，sic
xoyhz
)和至少一个介电碳氧氮化物材料(例如，sio
xcz
ny)。在一些实施例中，外围介电结构108由至少一个介电氧化物材料(例如，sio
x
，例如二氧化硅(sio2))形成且包含所述至少一个介电氧化物材料。外围介电结构108可为基本上均匀的，或外围介电结构108可为非均匀的。如果外围介电结构108为非均匀的，那么包含于外围介电结构108中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在外围介电结构108的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。外围介电结构108可例如由至少两个不同介电材料的堆叠形成且包含至少两个不同介电材料的堆叠。
36.屏蔽材料112可上覆于(例如，在z方向上)下部屏蔽结构106和外围介电结构108的上部竖直边界(例如，上部表面)。屏蔽材料112可用于形成随后形成的鳍片结构的屏蔽结构，如下文进一步详细描述。屏蔽材料112可形成为基本上在下部屏蔽结构106和外围介电结构108上连续地水平延伸。屏蔽材料112的上部竖直边界和下部竖直边界可各自个别地为基本上平面的。
37.屏蔽材料112可由导电材料形成且包含导电材料。在一些实施例中，下部屏蔽结构106由金属材料形成且包含金属材料，例如至少一个金属、至少一个合金和至少一个含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多个。屏蔽材料112的材料组成可与下部屏蔽结构106的材料组成基本上相同，或屏蔽材料112的材料组成可不同于下部屏蔽结构106的材料组成。在一些实施例中，屏蔽材料112由w形成且包含w。屏蔽材料112可为基本上均匀的，或屏蔽材料112可为非均匀的。如果屏蔽材料112为非均匀的，那么包含于屏蔽材料112中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在屏蔽材料112的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。屏蔽材料112可例如由至少两个不同导电材料的堆叠形成且包含至少两个不同导电材料的堆叠。
38.任选地，蚀刻终止结构110可在下部屏蔽结构106和外围介电结构108上方竖直地形成且在屏蔽材料112下方竖直地形成。蚀刻终止结构110可例如用于在屏蔽材料112的后续图案化期间减轻到下部屏蔽结构106和外围介电结构108中的过度蚀刻，如下文进一步详细描述。如果形成，那么蚀刻终止结构110可基本上在下部屏蔽结构106和外围介电结构108上连续地水平延伸。此外，蚀刻终止结构110(如果形成)的上部竖直边界和下部竖直边界可各自个别地为基本上平面的。
39.如果形成，那么蚀刻终止结构110可包括导电材料。在一些实施例中，下部屏蔽结构106由金属材料形成且包含金属材料，例如至少一个金属、至少一个合金和至少一个含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化
物)中的一或多个。蚀刻终止结构110的材料组成可不同于屏蔽材料112和下部屏蔽结构106的材料组成。在一些实施例中，蚀刻终止结构110由导电金属氮化物形成且包含导电金属氮化物，所述导电金属氮化物例如氮化钛(tin
x
)和氮化钨(wn
x
)中的一或多个。蚀刻终止结构110可为基本上均匀的，或下部屏蔽结构106可为非均匀的。如果蚀刻终止结构110形成且为非均匀的，那么包含于蚀刻终止结构110中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在蚀刻终止结构110的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。蚀刻终止结构110可例如由至少两个不同导电材料的堆叠形成且包含至少两个不同导电材料的堆叠。
40.封盖材料114可竖直上覆于屏蔽材料112的上部竖直边界(例如，上部表面)。封盖材料114可用于随后形成随后形成的鳍片结构的封盖结构，如下文进一步详细描述。封盖材料114可形成为基本上在屏蔽材料112上连续地水平延伸。封盖材料114的上部竖直边界和下部竖直边界可各自个别地为基本上平面的。
41.封盖材料114可由绝缘材料形成且包含绝缘材料。借助于非限制性实例，封盖材料114可由以下中的一或多个形成且包含以下中的一或多个：至少一个介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
中的一或多个)、至少一个介电氮化物材料(例如，siny)、至少一个介电氮氧化物材料(例如，sio
x
ny)、至少一个介电氧碳化物材料(例如，sio
xcy
)、至少一个氢化介电氧碳化物材料(例如，sic
xoyhz
)和至少一个介电碳氧氮化物材料(例如，sio
xcz
ny)。在一些实施例中，封盖材料114由至少一个介电氮化物材料(例如，siny，例如si3n4)形成且包含所述至少一个介电氮化物材料。封盖材料114可为基本上均匀的，或封盖材料114可为非均匀的。如果封盖材料114为非均匀的，那么包含于外围介电结构108中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在封盖材料114的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。封盖材料114可例如由至少两个不同介电材料的堆叠形成且包含至少两个不同介电材料的堆叠。
42.阵列遮蔽结构116可覆盖封盖材料114的在微电子装置结构100的存储器阵列区103的水平边界(例如，在x方向和y方向上)内的一部分。阵列遮蔽结构116也可水平延伸到封盖材料114的在存储器阵列区103的水平边界外部的额外部分(例如，封盖材料114的在外围介电结构108的水平边界内的部分)中，但仅部分地覆盖所述额外部分。如图1a中所展示，封盖材料114的其它部分可在开口118(例如，沟槽)下保持暴露(例如，未覆盖)，所述开口118定位成水平邻近于阵列遮蔽结构116的水平边界(例如，在x方向和y方向上)。开口118的水平尺寸(例如，在x方向和y方向上)(且因此，封盖材料114的暴露部分)可对应于随后形成为竖直地延伸穿过至少封盖材料114和屏蔽材料112的一或多个额外结构(例如，额外外围介电结构)的所需水平尺寸，如下文进一步详细描述。
43.阵列遮蔽结构116可充当掩模，所述掩模用以在后续处理期间保护竖直地处于所述阵列遮蔽结构116下方的和在所述阵列遮蔽结构116的水平边界内的封盖材料114和屏蔽材料112的部分免于去除，如下文进一步详细描述。阵列遮蔽结构116可例如包括硬掩模结构和光阻结构中的一或多个。借助于非限制性实例，阵列遮蔽结构116可由以下中的一或多个(例如，堆叠)形成且包含以下中的一或多个：非晶碳(例如，旋涂碳(soc))、硅(例如，多晶硅)、介电材料(例如，介电氧化物材料、介电氮化物材料、介电氧碳化物材料、氢化介电氧碳
化物材料和介电碳氧氮化物材料中的一或多个)和光阻材料(例如，正型光阻材料、负型色调光阻材料)。
44.接下来，同时参考图2a和图2b(其描绘图2a中展示的处理阶段处的微电子装置结构100的简化的部分俯视图)，微电子装置结构100可经历至少一个材料去除过程以去除至少封盖材料114和屏蔽材料112的未受阵列遮蔽结构116(图1a和1b)保护(例如，在所述阵列遮蔽结构116的水平边界外部)的部分，且形成完全竖直延伸(例如，在z方向上)穿过封盖材料114和屏蔽材料112的凹槽120。如图2a中所展示，在形成蚀刻终止结构110的实施例中，材料去除过程也可去除蚀刻终止结构110的未受阵列遮蔽结构116(图1a和1b)保护的部分。凹槽120可竖直延伸到外围介电结构108且暴露外围介电结构108。此外，如图2a和2b中所展示，材料去除过程可基本上去除阵列遮蔽结构116(图1a和1b)且暴露(例如，露出)封盖材料114的剩余(例如，未去除)部分。
45.同时参考图3a和图3b(其描绘图3a中展示的处理阶段处的微电子装置结构100的简化的部分俯视图)，额外外围介电结构122可形成在竖直延伸穿过至少封盖材料114和屏蔽材料112的凹槽120(图2a)内。额外外围介电结构122可基本上受限于凹槽120(图2)的边界(例如，水平边界、竖直边界)内，且可基本上填充凹槽120(图2a)。因此，额外外围介电结构122可水平地定位成接近(例如，靠近于、附近、直接邻近)基底结构102的外部水平边界，且可在一或多个水平方向上(例如，在x方向上)具有比外围介电结构108相对更小的尺寸。额外外围介电结构122的内部水平边界可从外围介电结构108的内部水平边界向外水平偏离。如图3a中所展示，额外外围介电结构122可物理接触外围介电结构108的上部表面。额外外围介电结构122也可物理接触封盖材料114和屏蔽材料112的剩余部分的侧表面。在形成蚀刻终止结构110的实施例中，额外外围介电结构122也可物理接触蚀刻终止结构110的剩余部分的侧表面。额外外围介电结构122的上部边界(例如，上部表面)可形成为与封盖材料114的剩余部分的上部边界(例如，上部表面)基本上共面。
46.额外外围介电结构122可由至少一个介电材料形成且包含至少一个介电材料，例如以下中的一或多个：至少一个介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
中的一或多个)、至少一个介电氮化物材料(例如，siny)、至少一个介电氮氧化物材料(例如，sio
x
ny)、至少一个介电氧碳化物材料(例如，sio
xcy
)、至少一个氢化介电氧碳化物材料(例如，sic
xoyhz
)和至少一个介电碳氧氮化物材料(例如，sio
xcz
ny)。额外外围介电结构122的材料组成可与外围介电结构108的材料组成基本上相同，或额外外围介电结构122的材料组成可不同于外围介电结构108的材料组成。在一些实施例中，额外外围介电结构122由至少一个介电氧化物材料(例如，sio
x
，例如sio2)形成且包含所述至少一个介电氧化物材料。额外外围介电结构122可为基本上均匀的，或额外外围介电结构122可为非均匀的。如果额外外围介电结构122为非均匀的，那么包含于额外外围介电结构122中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在额外外围介电结构122的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。额外外围介电结构122可例如由至少两个不同介电材料的堆叠形成且包含至少两个不同介电材料的堆叠。
47.接下来，同时参考图4a和图4b(其描绘图4a中展示的处理阶段处的微电子装置结构100的简化的部分俯视图)，额外遮蔽结构124可形成在额外外围介电结构122和封盖材料
114上或上方；间隔件结构132可形成在额外遮蔽结构124的在存储器阵列区103的水平边界内的部分上或上方；且外围遮蔽结构130可形成在额外遮蔽结构124的在存储器阵列区103的水平边界外部的额外部分上或上方。如图4a中所展示，沟槽133(例如，开口、孔口)可形成为水平介于水平相邻的间隔件结构132之间(例如，在x方向上)且分隔开水平相邻的间隔件结构132。
48.如下文进一步详细描述，额外遮蔽结构124可用于将由间隔件结构132和外围遮蔽结构130形成的图案转印到封盖材料114、屏蔽材料112和额外外围介电结构122中以形成鳍片结构。额外遮蔽结构124可由至少一种材料形成且包含所述至少一种材料，所述至少一种材料促进由间隔件结构132和外围遮蔽结构130形成的图案的前述转印，且可相对于封盖材料114、屏蔽材料112和额外外围介电结构122容易地去除。借助于非限制性实例，额外遮蔽结构124可由以下中的一或多个形成且包含以下中的一或多个：非晶碳、硅(例如，多晶硅)、介电材料(例如，介电氧化物材料、介电氮化物材料、介电氧碳化物材料、氢化介电氧碳化物材料和介电碳氧氮化物材料中的一或多个)和光阻材料(例如，正型光阻材料、负型色调光阻材料)。额外遮蔽结构124可为基本上均匀的，或额外遮蔽结构124可为非均匀的。如果额外遮蔽结构124为非均匀的，那么包含于额外遮蔽结构124中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在额外遮蔽结构124的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。额外遮蔽结构124可例如由至少两个不同材料的堆叠形成且包含至少两个不同材料的堆叠。
49.如图4a中所展示，在一些实施例中，额外遮蔽结构124包括堆叠结构，所述堆叠结构包含第一掩蔽材料126和第一掩蔽材料126上或上方的第二掩蔽材料128。第一掩蔽材料126可例如包括非晶碳(例如，soc)；且第二掩蔽材料128可例如包括至少一个不同材料，例如硅(例如，多晶硅)和介电材料(例如，介电氧化物材料、介电氮化物材料、介电氧碳化物材料、氢化介电氧碳化物材料和介电碳氧氮化物材料中的一或多个)中的一或多个。
50.间隔件结构132可形成为具有对应于(例如，基本上相同)鳍片结构的所需水平尺寸和水平间隔的水平尺寸(例如，在x方向上和在y方向上)和水平间隔(例如，在x方向上)，所述鳍片结构待通过后续处理动作由封盖材料114、屏蔽材料112和额外外围介电结构122形成，如下文进一步详细描述。间隔件结构132可形成为具有在y方向上平行延伸的水平细长形状，且通过沟槽133在x方向上彼此分隔开。沟槽133可在z方向上完全竖直延伸穿过间隔件结构132以暴露额外遮蔽结构124的上部表面的部分。间隔件结构132可在x方向上定位在额外外围介电结构122的水平边界外部，且可在y方向上水平延伸到额外外围介电结构122的水平边界中。
51.如图4a中所展示，间隔件结构132可个别地呈现x方向上的宽度w1，可在x方向上与一或多个其它水平相邻间隔件结构132分隔开(例如，间隔开)距离d1。在一些实施例中，个别间隔件结构132的宽度w1在约6纳米(nm)到约10nm的范围内；且彼此水平相邻的间隔件结构132之间的距离d1(且因此，个别沟槽133的x方向上的宽度)在约30nm到约50nm的范围内。间隔件结构132可各自形成为具有与其它水平相邻的间隔件结构132基本上相同的宽度w1和基本上相同的距离d1；或间隔件结构132中的至少一个可形成为具有与间隔件结构132中的至少一个其它者相比与其它水平相邻的间隔件结构132不同的宽度w1和/或不同的距离d1。
52.仍同时参考图4a和图4b，在y方向上，每一个别间隔件结构132的一部分(例如，中心部分)可位于额外遮蔽结构124之下的屏蔽材料112(图4a)的水平边界(图4b中借助于虚线描绘)内。此外，每一个别间隔件结构132的其它部分(例如，相对末端部分)可延伸超出屏蔽材料112(图4a)的水平边界且进入额外外围介电结构122的y方向上的水平边界(图4b中也借助于虚线描绘)中。如图4b中所展示，每一个别间隔件结构132的其它部分可水平延伸到外围遮蔽结构130的y方向上的水平边界中。
53.外围遮蔽结构130可配置且定位成保护额外遮蔽结构124和间隔件结构132的部分在后续处理动作期间免于去除，以形成鳍片结构，如下文进一步详细描述。如图4b中所展示，在y方向上，外围遮蔽结构130可仅部分地(例如，没有完全地)覆盖额外外围介电结构122。举例来说，额外外围介电结构122的在y方向上接近于屏蔽材料112的部分可保持未由外围遮蔽结构130覆盖，而额外外围介电结构122的在y方向上相对更远离屏蔽材料112的其它部分可由外围遮蔽结构130覆盖。此外，额外外围介电结构122的在x方向上邻近于屏蔽材料112的其它部分可基本上由外围遮蔽结构130覆盖。
54.外围遮蔽结构130可由至少一种材料形成且包含所述至少一种材料，所述至少一种材料促进使用间隔件结构132和外围遮蔽结构130的额外遮蔽结构124的所需图案化(且因此，屏蔽材料112、封盖材料114和额外外围介电结构122的所需图案化)。借助于非限制性实例，外围遮蔽结构130可由光阻材料(例如，正型光阻材料、负型色调光阻材料)形成且包含所述光阻材料。外围遮蔽结构130可为基本上均匀的，或外围遮蔽结构130可为非均匀的。如果外围遮蔽结构130为非均匀的，那么包含于外围遮蔽结构130中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在外围遮蔽结构130的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。外围遮蔽结构130可例如由至少两个不同材料(例如，至少两个不同光阻材料)的堆叠形成且包含至少两个不同材料的堆叠。
55.接下来，同时参考图5a和图5b(其描绘图4a中展示的处理阶段处的微电子装置结构100的简化的部分俯视图)，由微电子装置结构100的保持未由外围遮蔽结构130(图4a和4b)和间隔件结构132(图4a和4b)中的至少一个保护的区域限定的图案可转印到屏蔽材料112、封盖材料114和额外外围介电结构122的部分中，以形成通过额外沟槽136彼此分隔开的鳍片结构134。如图4b中所展示，鳍片结构134中的每一个个别地包含中心区134a和(例如，在y方向上)水平邻近于中心区134a的相对末端区134b。每一鳍片结构134的中心区134a可(例如，在y方向上)水平插入于鳍片结构134的相对末端区134b之间。鳍片结构134的中心区134a可包含：额外屏蔽结构138(图5a)，其由屏蔽材料112(图4a)形成；以及封盖结构140(图5a和5b)，其上覆于额外屏蔽结构138且由封盖材料114(图4a)形成。鳍片结构134的相对末端区134b可包含介电末端结构137(图5b)，其包括额外外围介电结构122的剩余(例如，未覆盖)部分，所述剩余部分从额外外围介电结构122的其它剩余部分水平地突出(例如，在y方向上)且与所述其它剩余部分成一体。个别鳍片结构134的介电末端结构137可定位成直接水平邻近于(例如，在y方向上)鳍片结构134的额外屏蔽结构138和封盖结构140。
56.鳍片结构134的额外屏蔽结构138可用于保护(例如，屏蔽)依序形成在额外沟槽136内的导电线(例如，数字线、位线、数据线结构)免受彼此和/或微电子装置结构100的其它特征(例如，结构、材料、装置)的电气干扰(例如，串扰、其它所产生噪声)。额外屏蔽结构138可形成为具有在y方向上平行延伸的水平细长形状，且可通过额外沟槽136在x方向上彼
此分隔开。如图5a中所展示，额外屏蔽结构138可个别地呈现与间隔件结构132(图4a)基本上相同的x方向上的宽度w1；且可在x方向上与一或多个其它水平额外屏蔽结构138分隔开(例如，间隔开)基本上相同的分隔开间隔件结构132(图4a)的距离d1。此外，额外屏蔽结构138可个别地呈现小于用于形成额外屏蔽结构138的间隔件结构132(图4a)的长度的y方向上的长度。
57.鳍片结构134的封盖结构140可充当鳍片结构134的额外屏蔽结构138的绝缘封盖结构。封盖结构140可形成为具有在y方向上平行延伸的水平细长形状，且可通过额外沟槽136在x方向上彼此分隔开。如图5a中所展示，封盖结构140可个别地呈现与间隔件结构132(图4a)基本上相同的x方向上的宽度w1，且可在x方向上与一或多个其它水平相邻封盖结构140分隔开(例如，间隔开)基本上相同的分隔开间隔件结构132(图4a)的距离d1。此外，封盖结构140可个别地呈现小于用于形成封盖结构140的间隔件结构132(图4a)的长度的y方向上的长度。
58.鳍片结构134的介电末端结构137可降低可能另外与将鳍片结构134的额外屏蔽结构138延伸到鳍片结构134的相对末端区134b中相关联的短路风险。举例来说，相较于鳍片结构134的额外屏蔽结构138水平延伸到鳍片结构134的相对末端区134b中的配置，鳍片结构134的介电末端结构137可准许随后形成的导电触点(例如，数字线触点)延伸(例如，在z方向上竖直延伸)到随后形成的导电线结构(例如，数字线)的水平接近于鳍片结构134的相对末端区134b的部分，并且降低导电触点使水平相邻鳍片结构134的额外屏蔽结构138短路的风险。即使随后形成的导电触点水平地重叠(例如，在x方向上)水平相邻鳍片结构134的相对末端区134b，由于介电末端结构137占据相对末端区134b(相较于额外屏蔽结构138)，因此随后形成的导电触点将不实现水平相邻鳍片结构134的额外屏蔽结构138之间的短路。鳍片结构134的介电末端结构137可个别地呈现与间隔件结构132(图4a)基本上相同的x方向上的宽度w1，且可在x方向上与一或多个其它水平相邻介电末端结构137分隔开(例如，间隔开)基本上相同的分隔开间隔件结构132(图4a)的距离d1。
59.接下来，同时参考图6a和图6b(其描绘图6a中展示的处理阶段处的微电子装置结构100的简化的部分俯视图)，介电间隔件材料142可在额外沟槽136的边界(例如，水平边界、竖直边界)的内部及外部形成在微电子装置结构100的表面上或上方。在图6b中，微电子装置结构100的竖直地处于介电间隔件材料142之下的一些特征(例如，鳍片结构134、额外外围介电结构122)的水平边界借助于虚线描绘。如图6a中所展示，介电间隔件材料142可形成为在鳍片结构134的暴露表面(例如，暴露上部表面、暴露侧表面)(包含其介电末端结构137(图6b)、额外屏蔽结构138和封盖结构140的暴露表面)、额外外围介电结构122的暴露表面和蚀刻终止结构110的暴露表面(如果存在，或如果蚀刻终止结构110不存在，那么外围介电结构108和下部屏蔽结构106的暴露表面)上方延伸(例如，连续地延伸)。介电间隔件材料142可形成为部分地(例如，没有完全地)填充额外沟槽136。此外，如图6a中所展示，介电间隔件材料142还可形成为基本上填充水平插入(例如，在x方向上)于额外外围介电结构122与最水平接近(例如，在x方向上)其的鳍片结构134之间的其它沟槽(如果存在)。在额外实施例中，例如在鳍片结构134中的一些形成为直接水平邻近于(例如，在x方向上)额外外围介电结构122的实施例中，介电间隔件材料142并不水平介于额外外围介电结构122与最水平接近(例如，在x方向上)其的鳍片结构134之间。
60.如图6a中所描绘，介电间隔件材料142可形成为在微电子装置结构100的不同表面(例如，侧表面、上部表面)上方具有可变(例如，非恒定的、改变的)厚度。举例来说，形成在微电子装置结构100的表面(例如，上部表面)上或上方的限定额外沟槽136的下部竖直边界(例如，底面、底部)的介电间隔件材料142的部分可形成为比形成在微电子装置结构100的其它表面(例如，侧表面)上或上方的限定额外沟槽136的水平边界(例如，侧面)的介电间隔件材料142的其它部分相对更厚。在一些实施例中，形成在限定额外沟槽136的下部竖直边界的表面上的介电间隔件材料142的部分的高度h1(例如，竖直厚度)为形成在限定额外沟槽136的水平边界的其它表面上的介电间隔件材料142的其它部分的宽度w2(例如，水平厚度)的约2倍(2
×
)到约3倍(3
×
)(例如，约2.25倍(2.25
×
)到约2.5倍(2.5
×
)，约2.5
×
)。借助于非限制性实例，介电间隔件材料142的前述部分的高度h1可在约24nm到约30nm的范围内，且介电间隔件材料142的前述其它部分的宽度w2可在约10nm到约12nm的范围内。
61.介电间隔件材料142可由至少一个介电材料形成且包含至少一个介电材料，例如以下中的一或多个：至少一个介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
中的一或多个)、至少一个介电氮化物材料(例如，siny)、至少一个介电氮氧化物材料(例如，sio
x
ny)、至少一个介电氧碳化物材料(例如，sio
xcy
)、至少一个氢化介电氧碳化物材料(例如，sic
xoyhz
)和至少一个介电碳氧氮化物材料(例如，sio
xcz
ny)。在一些实施例中，介电间隔件材料142由至少一个低k介电材料形成且包含至少一个低k介电材料，例如sio
xcy
、sio
x
ny、sic
xoyhz
和sio
xcz
ny中的一或多个。介电间隔件材料142可为基本上均匀的，或介电间隔件材料142可为非均匀的。如果介电间隔件材料142为非均匀的，那么包含于介电间隔件材料142中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在介电间隔件材料142的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。介电间隔件材料142可例如由至少两个不同介电材料的堆叠形成且包含至少两个不同介电材料的堆叠。
62.为了促进介电间隔件材料142的可变厚度，可在介电间隔件材料142形成期间采用一或多个沉积抑制动作。借助于非限制性实例，可用等离子体处理鳍片结构134的侧表面的上部部分，所述等离子体包含阻碍介电间隔件材料142在鳍片结构134的侧表面的上部部分上的沉积的一或多个抑制剂材料(例如，氟)。抑制剂材料可形成在鳍片结构134的侧表面的上部部分上，而基本上不形成在鳍片结构134的侧表面的下部部分上以及限定额外沟槽136的下部边界的表面上。此后，至少一个材料沉积过程(例如，至少一个ald过程、至少一个cvd过程)可用于在微电子装置结构100的暴露表面上方形成介电间隔件材料142。抑制剂材料可相对于微电子装置结构100上的不具有抑制剂材料的其它部分暂时阻碍介电间隔件材料142在其上的形成，使得介电间隔件材料142形成为呈现本文先前所描述的可变厚度。任选地，沉积抑制动作(例如，等离子体处理动作)可与材料沉积动作(例如，ald动作、cvd动作)一起循环以形成介电间隔件材料142。
63.接下来，同时参考图7a和图7b(其描绘图7a中展示的处理阶段处的微电子装置结构100的简化的部分俯视图)，数字线材料144可形成在介电间隔件材料142上或上方。数字线材料144可在额外沟槽136(图6a)的边界(例如，水平边界、竖直边界)内部和外部形成在介电间隔件材料142的表面上或上方。在图7b中，微电子装置结构100的竖直地处于数字线材料144之下的一些特征(例如，鳍片结构134、额外外围介电结构122、介电间隔件材料142)
的水平边界借助于虚线描绘。数字线材料144可形成为基本上(例如，完全)填充额外沟槽136(图6a)的保持未由介电间隔件材料142填充的部分。
64.数字线材料144可由导电材料形成且包含导电材料。在一些实施例中，数字线材料144由金属材料形成且包含金属材料，例如至少一个金属、至少一个合金和至少一个含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多个。借助于非限制性实例，数字线材料144可由w形成且包含w。数字线材料144可为基本上均匀的，或数字线材料144可为非均匀的。如果数字线材料144为非均匀的，那么包含于数字线材料144中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在数字线材料144的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。数字线材料144可例如由至少两个不同导电材料的堆叠形成且包含至少两个不同导电材料的堆叠。
65.接下来，同时参考图8a、图8b和图8c，可去除介电间隔件材料142(图7a)和数字线材料144(图7a)的竖直上覆于(例如，在z方向上)鳍片结构134的部分，以从介电间隔件材料142(图7a)形成介电间隔件结构146且从数字线材料144(图7a)形成数字线148(例如，数据线、位线)。图8a中所描绘的视图为关于图8b中所说明的虚线b
1-b1的微电子装置结构100的简化的部分横截面图。图8c中所描绘的视图为关于图8b中所说明的虚线c
1-c1的微电子装置结构100的简化的部分横截面图。因此，且如下文进一步详细描述，图8a中所描绘的视图说明微电子装置结构100的鳍片结构134中的一些的中心区134a；且图8c中所描绘的视图说明微电子装置结构100的鳍片结构134中的一些的相对末端区134b中的一个。
66.如图8a中所展示，可去除介电间隔件材料142(图7a)和数字线材料144(图7a)的竖直上覆于鳍片结构134的封盖结构140的上部边界(例如，上部表面)的部分，以形成介电间隔件结构146和数字线148。在这类实施例中，介电间隔件结构146和数字线148的上部边界(例如，上部表面)可形成为与封盖结构140的上部边界基本上共面。在额外实施例中，还可在形成介电间隔件结构146和数字线148的过程中去除封盖结构140以及额外外围介电结构122和介电末端结构137(图8b和8c)的处于与封盖结构140基本上相同的竖直位置处的部分。在一些这类实施例中，介电间隔件结构146和数字线148的上部边界与鳍片结构134的额外屏蔽结构138的上部边界基本上共面，如由图8a中展示的虚线a
1-a1所描绘。
67.数字线148可形成为具有在y方向上平行延伸的水平细长形状，且通过鳍片结构134在x方向上彼此分隔开。如图8a中所展示，在鳍片结构134的中心区134a内，额外屏蔽结构138在x方向上水平地介于水平相邻数字线148之间。因此，额外屏蔽结构138可减轻(例如，减少、阻碍、防止)水平相邻数字线148之间的不合需要的电气干扰(例如，串扰)。
68.介电间隔件结构146可形成为基本上覆盖且包围数字线148的x方向上的水平边界和z方向上的下部竖直边界。介电间隔件结构146可形成为具有在y方向上平行延伸且具有u形横向横截面形状的水平细长几何结构。介电间隔件结构146的上部部分可水平地介于数字线148与鳍片结构134之间，且介电间隔件结构146的下部部分可竖直地介于微电子装置结构100的数字线148与下部屏蔽结构106(以及蚀刻终止结构110，如果存在)之间。
69.如图8c中所展示，在鳍片结构134的相对末端区134b内，介电末端结构137在x方向上水平地介于水平相邻数字线148之间。介电末端结构137的上部边界可与介电间隔件结构146和数字线148的上部边界基本上共面。如先前所论述，使鳍片结构134的介电末端结构
137水平地介于数字线148之间可放宽对在鳍片结构134的相对末端区134b的y方向上的水平边界内形成导电触点(例如，数字线触点)的约束(例如，受短路风险影响)，如果在鳍片结构134的相对末端区134b中的介电末端结构137的位置中使用鳍片结构134的额外屏蔽结构138(图8a)，那么可另外采用所述导电触点。
70.接下来，同时参考图9a和图9b(其描绘图9a中展示的处理阶段处的微电子装置结构100的简化的部分俯视图)，隔离材料150、存取线152(例如，字线)、竖直存取装置154(例如，竖直晶体管)和存储节点结构156(例如，电容器)可形成在数字线148的上部竖直边界上方。竖直存取装置154和存储节点结构156可一起形成存储器单元158，其各自个别地包含竖直存取装置154中的一个和存储节点结构156中的一个。在下文进一步详细描述图9a和图9b中所描绘的处理阶段处的微电子装置结构100的前述特征。图9a中所描绘的视图为关于图9b中所说明的虚线b
1-b1的微电子装置结构100的简化的部分横截面图。出于清楚且易于理解附图和相关描述起见，并非图9a和图9b中的一个中所描绘的所有特征都在图9a和图9b中的另一个中描绘。作为非限制性实例，已从图9b省略图9a中展示的隔离材料150，以更清楚地说明微电子装置结构100的竖直处于隔离材料150之下的特征。此外，存储节点结构156已被描绘为透明的，以更清楚地说明微电子装置结构100的特征(例如，竖直存取装置154)。
71.存取线152可形成为具有在x方向上平行延伸的水平细长形状。存取线152可与数字线148正交地水平延伸。竖直存取装置154可形成为在y方向上水平地介于水平相邻的存取线152之间，如下文进一步详细描述。可采用存取线152作为竖直存取装置154的导电栅极结构，同样如下文进一步详细描述。在图9a中，利用虚线描绘个别存取线152以指示存取线152在y方向上水平相邻于图9a中所描绘的竖直存取装置154，尽管存取线152并不位于由图9b中的虚线b
1-b1指示的微电子装置结构100的横截面的平面内。
72.存取线152可由导电材料形成且包含导电材料。在一些实施例中，存取线152个别地由金属材料形成且包含金属材料，例如至少一个金属、至少一个合金和至少一个含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多个。借助于非限制性实例，存取线152可个别地由w形成且包含w。存取线152可个别地为基本上均匀的，或存取线152可个别地为非均匀的。如果个别存取线152为非均匀的，那么包含于存取线152中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在存取线152的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。存取线152可例如由至少两个不同导电材料的堆叠形成且包含至少两个不同导电材料的堆叠。
73.竖直存取装置154可竖直地形成在数字线148上或上方且与数字线148电连通。如图9a中所展示，在一些实施例中，竖直存取装置154形成在数字线148上。每一竖直存取装置154可包含导电掺杂区154a(充当源极和漏极区)和竖直插入在导电掺杂区154a之间的沟道区154b。此外，每一竖直存取装置154可个别地包含存取线152中的至少一个的水平相邻(例如，在y方向上)且至少部分地在其沟道区154b的竖直边界(例如，在z方向上)内的一部分。存取线152的部分可充当竖直存取装置154的栅极。此外，至少一个栅极介电材料可形成为水平地介于每一竖直存取装置154的沟道区154b与存取线152的水平相邻于沟道区154b的部分之间。
74.对于竖直存取装置154中的每一个，其导电掺杂区154a和沟道区154b可由半导电
材料形成且包含半导电材料，例如硅材料(例如，多晶硅)、硅锗材料、锗材料、砷化镓材料、氮化镓材料和磷化铟材料中的一或多个。在一些实施例中，导电掺杂区154a和沟道区154b各自包含多晶硅。此外，每一竖直存取装置154的导电掺杂区154a可掺杂有一或多个所需掺杂剂。在一些实施例中，至少一个竖直存取装置154的导电掺杂区154a由掺杂有至少一个n型掺杂剂(例如，磷、砷、锑和铋中的一或多个)的半导电材料(例如，多晶硅)形成且包含所述半导电材料。在一些这类实施例中，竖直存取装置154的沟道区154b由掺杂有至少一个p型掺杂剂(例如，硼、铝和镓中的一或多个)的半导电材料形成且包含所述半导电材料。在某一其它这类实施例中，竖直存取装置154的沟道区154b由基本上未掺杂的半导电材料形成且包含所述基本上未掺杂的半导电材料。在额外实施例中，至少一个竖直存取装置154的导电掺杂区154a由掺杂有至少一个p型掺杂剂(例如，硼、铝和镓中的一或多个)的半导电材料(例如，多晶硅)形成且包含所述半导电材料。在这类额外实施例中的一些中，竖直存取装置154的沟道区154b由掺杂有至少一个n型掺杂剂(例如，磷、砷、锑和铋中的一或多个)的半导电材料形成且包含所述半导电材料。在某一其它这类额外实施例中，竖直存取装置154的沟道区154b由基本上未掺杂的半导电材料形成且包含所述基本上未掺杂的半导电材料。
75.如图9a中所展示，存储节点结构156(例如，电容器)可竖直地形成在竖直存取装置154上方且与竖直存取装置154电连通。存储节点结构156可配置成存储表示可编程逻辑状态的电荷。举例来说，存储节点结构156的带电状态可表示第一逻辑状态(例如，逻辑1)，且存储节点结构156的不带电状态可表示第二逻辑状态(例如，逻辑0)。在一些实施例中，存储节点结构156包括配置成存储与逻辑状态相关联的电荷的介电材料。介电材料可例如包括以下中的一或多个：包含二氧化硅、氮化硅、聚酰亚胺、二氧化钛(tio2)、氧化钽(ta2o5)、氧化铝(al2o3)、氧化物-氮化物-氧化物材料(例如，二氧化硅-氮化硅-二氧化硅)、钛酸锶(srtio3)(sto)、钛酸钡(batio3)、氧化铪(hfo2)、氧化锆(zro2)、铁电材料(例如，铁电氧化铪、铁电氧化锆、锆钛酸铅(pzt)等)，和高k介电材料。在一些实施例中，存储节点结构156由氧化锆形成且包含氧化锆。
76.如图9a中所说明，隔离材料150可形成在额外外围介电结构122、介电间隔件结构146和鳍片结构134上或上方。隔离材料150可形成为覆盖且包围至少存取线152和竖直存取装置154的部分。隔离材料150还可形成为至少部分地覆盖且包围存储节点结构156。隔离材料150可由至少一种绝缘材料形成且包含至少一种绝缘材料。借助于非限制性实例，隔离材料150可由以下中的一或多个形成且包含以下中的一或多个：至少一个介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
和tio
x
中的一或多个)、至少一个介电氮化物材料(例如，siny)、至少一个介电氮氧化物材料(例如，sio
x
ny)、至少一个介电氧碳化物材料(例如，sio
xcy
)、至少一个氢化介电氧碳化物材料(例如，sic
xoyhz
)、至少一个介电碳氧氮化物材料(例如，sio
xcz
ny)和非晶碳。在一些实施例中，隔离材料150由sio
x
(例如，sio2)形成且包含sio
x
。隔离材料150可为基本上均匀的，或隔离材料150可为非均匀的。如果隔离材料150为非均匀的，那么包含于隔离材料150中的一或多个元素的量可逐步地变化(例如，突然地改变)，或可在隔离材料150的整个不同部分中连续地变化(例如，逐渐地改变，例如线性地、抛物线地改变)。隔离材料150可例如由至少两个不同绝缘材料的堆叠形成且包含至少两个不同绝缘材料的堆叠。
77.在形成存储器单元158(包含其竖直存取装置154和存储节点结构156)之后，微电
子装置结构100可经历额外处理以形成包含微电子装置结构100的微电子装置。借助于非限制性实例，导电触点结构可形成为将存储器单元158电连接(例如，耦合)到控制逻辑区104内的控制逻辑装置的控制逻辑电路。这类导电触点结构中的至少一些可例如形成为竖直延伸穿过微电子装置结构100的外围介电结构108和额外外围介电结构122。
78.因此，根据本公开的实施例，一种形成微电子装置的方法包括在导电屏蔽结构和水平邻近于导电屏蔽结构的第一介电结构中的每一个上方形成导电屏蔽材料。第二介电结构形成在第一介电结构上且水平邻近于导电屏蔽材料。图案化导电屏蔽材料和第二介电结构以形成在第一水平方向上彼此平行延伸的鳍片结构。鳍片结构中的每一个包括：两个介电末端结构，其与第二介电结构的剩余部分成一体；以及额外导电屏蔽结构，其在第一水平方向上插入在两个介电末端结构之间。第一导电线形成为在第一水平方向上彼此平行延伸，且在与第一水平方向正交的第二水平方向上与鳍片结构水平交替。
79.此外，根据本公开的实施例，微电子装置包括下部导电屏蔽结构、介电结构、导电线、鳍片结构、介电间隔件结构和额外介电结构。介电结构基本上包围下部导电屏蔽结构的外部水平边界。导电线上覆于下部导电屏蔽结构且在第一水平方向上平行延伸。鳍片结构上覆于下部导电屏蔽结构且在第一水平方向上平行延伸。鳍片结构在与第一水平方向正交的第二水平方向上插入在导电线之间。鳍片结构各自包括相对介电末端结构和插入在相对介电末端结构之间的额外导电屏蔽结构。介电间隔件结构插入在鳍片结构与下部导电屏蔽结构和导电线中的每一个之间。额外介电结构处于介电结构上且基本上水平地包围由导电线、鳍片结构和介电间隔件结构占据的区域。
80.图10说明根据本公开的实施例的微电子装置200(例如，存储器装置，例如dram装置)的功能框图。微电子装置200可包含例如在先前参考图9a和9b描述的处理阶段之后的微电子装置结构100的实施例。如图10中所展示，微电子装置200可包含存储器单元202(例如，对应于先前参考图9a和9b描述的存储器单元158)、数字线204(例如，对应于先前参考图8a到9b描述的数字线148)、存取线206(例如，对应于先前参考图9a和9b描述的存取线152)、行解码器208、列解码器210、存储器控制器212、感测装置214和输入/输出装置216。行解码器208、列解码器210、存储器控制器212、感测装置214和输入/输出装置216中的一或多个(例如，每一个)可例如位于先前针对微电子装置结构100参考图1a和1b描述的控制逻辑区104内。微电子装置200还包含先前参考图9a和9b描述的处理阶段之后的微电子装置结构100的其它特征，例如下部屏蔽结构106、外围介电结构108、额外外围介电结构122、鳍片结构134(至少包含其额外屏蔽结构138和介电末端结构137)和介电间隔件结构146。
81.微电子装置200的存储器单元202可编程为至少两个不同逻辑状态(例如，逻辑0和逻辑1)。每一存储器单元202可个别地包含存储节点结构(例如，对应于先前参考图9a和9b描述的存储节点结构156中的一个)电容器和竖直存取装置(例如，对应于先前参考图9a和9b描述的竖直存取装置154中的一个)。存储节点结构存储表示存储器单元202的可编程逻辑状态的电荷(例如，带电电容器可表示第一逻辑状态，例如逻辑1；且不带电电容器可表示第二逻辑状态，例如逻辑0)。在将最小阈值电压施加(例如，借助于存取线206中的一个)到其沟道区(例如，对应于先前参考图9a和9b描述的沟道区154b)以对存储节点结构进行操作(例如，读取、写入、重写)时，竖直存取装置准许对存储节点结构的存取。
82.可通过激活适当数字线204和存取线206来对存储器单元202执行操作。激活数字
线结构204或存取线结构206可包含将电压电势施加到数字线结构204或存取线结构206。存储器单元202的每一列可个别地连接到数字线204中的一个，且存储器单元202的每一行可个别地连接到存取线206中的一个。可通过数字线204和存取线206的相交寻址及存取个别存储器单元202。
83.存储器控制器212可通过各种组件控制存储器单元202的操作，所述各种组件包含行解码器208、列解码器210和感测装置214。存储器控制器212可产生导引到行解码器208以激活(例如，施加电压电势到)预定存取线206的行地址信号，且可产生导引到列解码器210以激活(例如，施加电压电势到)预定数字线204的列地址信号。存储器控制器212也可产生并控制在微电子装置200的操作期间采用的各种电压电势。一般来说，所施加电压的幅值、形状和/或持续时间可调整(例如，变化)且可针对微电子装置200的各种操作而不同。
84.在微电子装置200的使用和操作期间，在存取之后，存储器单元202可由感测装置214读取(例如，感测)。感测装置214可比较适当数字线结构204的信号(例如，电压)与参考信号以便确定存储器单元202的逻辑状态。如果例如数字线结构204具有比参考电压更高的电压，那么感测装置214可确定存储器单元202的所存储逻辑状态为逻辑1，且反之亦然。感测装置214可包含晶体管和放大器，以检测及放大信号中的差异(在所属领域中通常称为“锁存”)。存储器单元202的所检测逻辑状态可通过列解码器210输出到输入/输出装置216。此外，可通过类似地激活微电子装置200的适当存取线结构206和适当数字线结构204来设定(例如，写入)存储器单元202。通过在存取线结构206激活时控制数字线结构204，可设定存储器单元202(例如，可将逻辑值存储在存储器单元202中)。列解码器210可接受待写入到存储器单元202的来自输入/输出装置216的数据。此外，还可通过读取存储器单元202来更新(例如，再充电)存储器单元202。读取操作将存储器单元202的内容放置在适当数字线结构204上，所述数字线结构204接着通过感测装置214上拉到全电平(例如，完全充电或放电)。在去激活与存储器单元202相关联的存取线结构206时，与存取线结构206相关联的行中的所有存储器单元202恢复到完全充电或放电。
85.因此，根据本公开的实施例，存储器装置包括导电屏蔽结构、第一外围介电结构、第二外围介电结构和存储器阵列区。导电屏蔽结构上覆于基底结构。第一外围介电结构上覆于基底结构且与导电屏蔽结构向外水平相邻。第二外围介电结构处于第一外围介电结构上。存储器阵列区与第二外围介电结构向内水平相邻。存储器阵列区包括鳍片结构、数字线、介电间隔件结构、存取线和存储器单元。鳍片结构上覆于导电屏蔽结构且在第一水平方向上延伸。鳍片结构中的每一个包括：两个介电末端结构，其从第二外围介电结构突出且与所述第二外围介电结构成一体；以及额外导电屏蔽结构，其水平插入在所述两个介电末端结构之间。数字线上覆于导电屏蔽结构且在第一水平方向上延伸。数字线在垂直于第一水平方向的第二水平方向上与鳍片结构交替。介电间隔件结构水平插入在数字线与鳍片结构之间，且竖直插入在数字线与导电屏蔽结构之间。存取线上覆于数字线且在第二水平方向上平行延伸。存储器单元上覆于数字线且与数字线和存取线电连通。
86.根据本公开的实施例的微电子装置结构(例如，先前参考图9a和9b描述的处理阶段之后的微电子装置结构100)和微电子装置(例如，先前参考图10描述的微电子装置200)可用于本公开的电子系统的实施例中。举例来说，图11为根据本公开的实施例的说明性电子系统300的框图。电子系统300可包括例如计算机或计算机硬件组件、服务器或其它网络
连接硬件组件、蜂窝式电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、支持wi-fi或蜂窝的平板计算机(例如或平板计算机)、电子书、导航装置等。电子系统300包含至少一个存储器装置302。存储器装置302可包括例如本文中先前所描述的微电子装置结构(例如，先前参考图9a和9b描述的处理阶段之后的微电子装置结构100)和微电子装置(例如，先前参考图10描述的微电子装置200)中的一或多个。电子系统300可进一步包含至少一个电子信号处理器装置304(通常称为“微处理器”)。电子信号处理器装置304可任选地包含本文中先前所描述的微电子装置结构(例如，先前参考图9a和9b描述的处理阶段之后的微电子装置结构100)和微电子装置(例如，先前参考图10描述的微电子装置200)中的一或多个。虽然存储器装置302和电子信号处理器装置304描绘为图10中的两(2)个单独装置，但在额外实施例中，具有存储器装置302和电子信号处理器装置304的功能性的单个(例如，仅一个)存储器/处理器装置包含在电子系统300中。在这类实施例中，存储器/处理器装置可包含本文中先前所描述的微电子装置结构(例如，先前参考图9a和9b描述的处理阶段之后的微电子装置结构100)和微电子装置(例如，先前参考图10描述的微电子装置200)中的一或多个。电子系统300可进一步包含用于由用户将信息输入到电子系统300中的一或多个输入装置306，例如鼠标或其它指标装置、键盘、触控板、按钮或控制面板。电子系统300可进一步包含用于将信息输出(例如，视觉或音频输出)到用户的一或多个输出装置308，例如监视器、显示器、打印机、音频输出插口、扬声器等。在一些实施例中，输入装置306和输出装置308可包括可用以将信息输入到电子系统300且将视觉信息输出到用户的单个触摸屏装置。输入装置306和输出装置308可与存储器装置302和电子信号处理器装置304中的一或多个进行电通信。
87.因此，根据本公开的实施例，电子系统包括输入装置、输出装置、可操作地连接到所述输入装置和所述输出装置的处理器装置，以及可操作地连接到所述处理器装置的存储器装置。存储器装置包括屏蔽板、外围介电结构、额外外围介电结构、鳍片结构、数字线、存取线和存储器单元。屏蔽板包括导电材料。外围介电结构水平地环绕屏蔽板。额外外围介电结构竖直处于外围介电结构上且具有从外围介电结构的内部水平边界向外偏移的内部水平边界。鳍片结构竖直上覆于屏蔽板且在第一水平方向上平行延伸。鳍片结构各自包括：两个介电末端结构，其从额外外围介电结构水平地突出；以及额外屏蔽结构，其包括从两个介电末端结构延伸且在所述两个介电末端结构之间延伸的额外导电材料。数字线与鳍片结构水平交替。数字线的上部表面与鳍片结构的上部表面基本上共面。存取线竖直上覆于数字线且在与第一水平方向正交的第二水平方向上平行延伸。存储器单元竖直上覆于数字线且耦合到数字线和存取线。
88.相较于常规结构、常规装置和常规方法，本公开的方法、结构和装置有利地促进微电子装置性能改进、成本(例如，制造成本、材料成本)减小、组件的小型化提高及封装密度变大中的一或多个。相较于常规方法、常规结构和常规装置，本公开的方法、结构和装置还可改进可扩展性、效率和简单性。本公开的方法和结构可减少与常规微电子装置的形成和处理相关的问题，所述常规微电子装置包含用于其导电线(例如，数字线)的屏蔽结构。举例来说，本公开的方法和结构并不受常规地与恰当地形成用于数字线的屏蔽结构相关联的相对较小大小和间隔误差容限的影响。此外，相较于常规方法和常规结构，本公开的方法和结构可降低不合需要的短路的风险。
89.下文阐述本公开的额外非限制性实例实施例。
90.实施例1：一种形成微电子装置的方法，其包括：在导电屏蔽结构和水平邻近于导电屏蔽结构的第一介电结构中的每一个上方形成导电屏蔽材料；形成处于第一介电结构上且水平邻近于导电屏蔽材料的第二介电结构；图案化导电屏蔽材料和第二介电结构以形成在第一水平方向上彼此平行延伸的鳍片结构，鳍片结构中的每一个包括：两个介电末端结构，其与第二介电结构的剩余部分成一体；以及额外导电屏蔽结构，其在第一水平方向上插入在两个介电末端结构之间；且形成第一导电线，所述第一导电线在第一水平方向上彼此平行延伸且在与第一水平方向正交的第二水平方向上与鳍片结构水平交替。
91.实施例2：根据实施例1所述的方法，其进一步包括形成介电间隔件结构，所述介电间隔件结构包括水平插入在第一导电线与鳍片结构之间的上部部分以及竖直插入在第一导电线与导电屏蔽结构之间的下部部分。
92.实施例3：根据实施例2所述的方法，其进一步包括使介电间隔件结构的下部部分形成到介电间隔件结构的上部部分中的每一个在第二水平方向上的水平宽度的至少两倍的竖直高度。
93.实施例4：根据实施例2和3中的一项所述的方法，其中形成介电间隔件结构以及形成第一导电线包括：在鳍片结构上方及之间形成介电间隔件材料，所述介电间隔件材料部分地填充在第二水平方向上插入在鳍片结构之间的沟槽；在介电间隔件材料上方形成导电材料，所述导电材料基本上填充沟槽的未由介电间隔件材料占据的部分；以及去除介电间隔件材料和导电材料的竖直上覆于鳍片结构的部分，以由介电间隔件材料形成介电间隔件结构且由导电材料形成第一导电线。
94.实施例5：根据实施例1至4中任一项所述的方法，其进一步包括：在导电屏蔽材料上形成介电封盖材料；以及图案化介电封盖材料同时图案化导电屏蔽材料和第二介电结构以形成鳍片结构，所述鳍片结构中的每一个形成为进一步包括由其额外导电屏蔽结构上的介电封盖材料形成的介电封盖结构。
95.实施例6：根据实施例1至5中任一项所述的方法，其中形成处于第一介电结构上且水平邻近于导电屏蔽材料的第二介电结构包括：去除导电屏蔽材料的接近于导电屏蔽材料的外部水平边界的一部分，以形成竖直延伸穿过导电屏蔽材料到第一介电结构的凹槽；以及在竖直延伸穿过导电屏蔽材料的凹槽内形成第二介电结构。
96.实施例7：根据实施例1至6中任一项所述的方法，其进一步包括在形成第二介电结构之前，形成竖直处于导电屏蔽材料与导电屏蔽结构和第一介电结构中的每一个之间的导电蚀刻终止结构。
97.实施例8：根据实施例1至7中任一项所述的方法，其中图案化导电屏蔽材料和第二介电结构包括：在第二介电结构和导电屏蔽材料上方形成遮蔽结构；在遮蔽结构上方形成间隔件结构，所述间隔件结构通过沟槽彼此分隔开且具有对应于待形成的鳍片结构的第二水平方向上的宽度的第二水平方向上的宽度；形成处于遮蔽结构上方且至少部分地水平重叠第二介电结构的额外遮蔽结构；以及将至少部分地由间隔件结构和额外遮蔽结构限定的图案转印到第二介电结构和导电屏蔽材料中。
98.实施例9：根据实施例1至8中任一项所述的方法，其进一步包括：在第一导电线上方形成第二导电线，所述第二导电线在第二水平方向上彼此平行延伸；在第一导电线上方
形成存取装置，所述存取装置与第一导电线和第二导电线耦合；以及形成处于存取装置上方且与存取装置耦合的存储节点结构。
99.实施例10：一种微电子装置，其包括：下部导电屏蔽结构；介电结构，其基本上包围下部导电屏蔽结构的外部水平边界；导电线，其上覆于下部导电屏蔽结构且在第一水平方向上平行延伸；鳍片结构，其上覆于下部导电屏蔽结构且在第一水平方向上平行延伸，所述鳍片结构在与第一水平方向正交的第二水平方向上插入在导电线之间，且各自包括相对介电末端结构和插入在相对介电末端结构之间的额外导电屏蔽结构；介电间隔件结构，其插入在鳍片结构与下部导电屏蔽结构和导电线中的每一个之间；以及额外介电结构，其处于介电结构上且基本上水平地包围由导电线、鳍片结构和介电间隔件结构占据的区域。
100.实施例11：根据实施例10所述的微电子装置，其中鳍片结构的相对介电末端结构与额外介电结构成一体且连续。
101.实施例12：根据实施例10和11中的一个所述的微电子装置，其中鳍片结构的上部边界与导电线、介电间隔件结构和额外介电结构的上部边界基本上共面。
102.实施例13：根据实施例10至12中任一项所述的微电子装置，其进一步包括下部导电屏蔽结构的上部表面上的导电结构，且介电结构、鳍片结构和介电间隔件结构定位在导电结构的上部表面上。
103.实施例14：根据实施例10至13中任一项所述的微电子装置，其中鳍片结构个别地进一步包括额外导电屏蔽结构上的介电封盖结构。
104.实施例15：根据实施例10至14中任一项所述的微电子装置，其进一步包括：基底结构，其处于下部导电屏蔽结构和介电结构中的每一个之下；以及控制逻辑区，其包括至少部分地竖直插入在基底结构与下部导电屏蔽结构和介电结构中的每一个之间的控制逻辑电路。
105.实施例16：根据实施例15所述的微电子装置，其中控制逻辑电路包括互补金属氧化物半导体(cmos)电路。
106.实施例17：根据实施例10至16中任一项所述的微电子装置，其进一步包括：存储器单元，其上覆于导电线且与导电线电连通；以及额外导电线，其上覆于导电线且在第二水平方向上平行延伸，所述额外导电线与存储器单元水平相邻且电连通。
107.实施例18：根据实施例17所述的微电子装置，其中存储器单元各自包括：竖直存取装置，其处于导电线中的一个上；以及存储节点结构，其处于竖直存取装置上。
108.实施例19：一种存储器装置，其包括：导电屏蔽结构，其上覆于基底结构；第一外围介电结构，其上覆于基底结构且与导电屏蔽结构向外水平相邻；第二外围介电结构，其处于第一外围介电结构上；以及存储器阵列区，其与第二外围介电结构向内水平相邻且包括：鳍片结构，其上覆于导电屏蔽结构且在第一水平方向上延伸，鳍片结构中的每一个包括：两个介电末端结构，其从第二外围介电结构突出且与所述第二外围介电结构成一体；额外导电屏蔽结构，其水平插入在两个介电末端结构之间；数字线，其上覆于导电屏蔽结构且在第一水平方向上延伸，所述数字线在垂直于第一水平方向的第二水平方向上与鳍片结构交替；介电间隔件结构，其水平插入在数字线与鳍片结构之间，且竖直插入在数字线与导电屏蔽结构之间；存取线，其上覆于数字线且在第二水平方向上平行延伸；以及存储器单元，其上覆于数字线且与数字线和存取线电连通。
109.实施例20：根据实施例19所述的存储器装置，其进一步包括至少部分地竖直插入在基底结构与导电屏蔽结构之间的控制逻辑区，所述控制逻辑区包括与存储器阵列区的存储器单元电连通的控制逻辑装置。
110.实施例21：根据实施例19和20中的一个所述的存储器装置，其中介电间隔件结构各自个别地包括：两个上部部分，其水平邻近于数字线中的一个的相对侧表面；以及下部部分，其处于两个上部部分之下且与所述两个上部部分成一体，所述下部部分竖直邻近于数字线中的一个的底部表面。
111.实施例22：根据实施例19至21中任一项所述的存储器装置，其中鳍片结构进一步包括额外导电屏蔽结构上的介电封盖结构，所述介电封盖结构的上部表面与两个介电末端结构的上部表面基本上共面。
112.实施例23：根据实施例19至22中任一项所述的存储器装置，其中第二外围介电结构的内部水平边界从第一外围介电结构的内部水平边界向外水平偏离。
113.实施例24：根据实施例19至23中任一项所述的存储器装置，其中存储器单元中的每一个在第一水平方向上定位在存取线中的两个之间且在第二水平方向上定位在鳍片结构中的两个之间。
114.实施例25：根据实施例19至24中任一项所述的存储器装置，其中存储器单元中的每一个包括：竖直晶体管，其处于数字线中的一个的上部表面上，所述竖直晶体管包括源极区、漏极区、竖直处于源极区与漏极区之间的沟道区以及与包括一个存取线的一部分的沟道区水平相邻的栅极；以及存储节点结构，其处于竖直晶体管上。
115.实施例26：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地连接到输入装置和输出装置；以及存储器装置，其可操作地连接到处理器装置且包括：屏蔽板，其包括导电材料；外围介电结构，其水平地环绕屏蔽板；额外外围介电结构，其竖直处于外围介电结构上且具有从外围介电结构的内部水平边界向外偏移的内部水平边界；鳍片结构，其竖直上覆于屏蔽板且在第一水平方向上平行延伸，所述鳍片结构各自包括从额外外围介电结构水平地突出的两个介电末端结构以及包括从两个介电末端结构延伸且在所述两个介电末端结构之间延伸的额外导电材料的额外屏蔽结构；数字线，其与鳍片结构水平交替，所述数字线的上部表面与鳍片结构的上部表面基本上共面；存取线，其竖直上覆于数字线且在与第一水平方向正交的第二水平方向上平行延伸；以及存储器单元，其竖直上覆于数字线且耦合到数字线和存取线。
116.实施例27：根据实施例26所述的电子系统，其中存储器装置包括动态随机存取存储器(dram)装置。
117.实施例28：根据实施例26和27中的一个所述的电子系统，其进一步包括竖直处于屏蔽板和外围介电结构之下的控制逻辑电路，所述控制逻辑电路耦合到存储器单元。
118.虽然本公开易有各种修改和替代形式，但具体实施例已经在图式中借助于实例展示且已在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开将涵盖属于以下所附权利要求书和其法定等同物的范围内的所有修改、等同物和替代方案。举例来说，关于一个实施例所公开的元件和特征可与关于本公开的其它实施例所公开的元件和特征组合。