半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.过去几十年中，集成电路中的特征尺寸的缩放已经成为日益增长的半导体工业背后的驱动力。缩小到越来越小的特征尺寸实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，减小晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
3.在集成电路器件的制造中，诸如多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在硅衬底或者绝缘体上硅衬底上制造多栅晶体管。
4.但缩小多栅晶体管的尺寸并非没有后患，随着微电子电路的这些基本构件块的尺寸减小，以及随着在给定区域中制造的基本构件块的绝对数量增大，用于形成构件块图案的光刻工艺的约束变得难以克服。现有技术中多栅晶体管的电学性能仍有待提升。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
6.为解决上述技术问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；侧墙，位于所述栅极结构的侧壁上，且所述侧墙的顶部表面高于所述栅极结构的顶部表面；源漏，位于所述栅极结构两侧的所述基底内，所述源漏的顶部表面高于或齐平于所述基底顶部表面；导电层，位于所述源漏上；保护层，位于所述栅极结构的顶部且位于所述侧墙之间，所述保护层的顶部表面高于所述侧墙的顶部表面；覆盖层，位于所述导电层以及所述侧墙的顶部，所述覆盖层的顶部表面与所述保护层的顶部表面齐平；介质层，位于所述保护层和所述覆盖层上；第一互连层，位于所述保护层内，且位于所述栅极结构顶部；第二互连层，位于所述覆盖层内，且位于所述导电层顶部。
7.可选的，所述保护层和所述覆盖层的材料不相同。
8.可选的，所述保护层的材料包括氮化硅、氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
9.可选的，所述覆盖层的材料包括氧化硅、氮化硅、氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
10.可选的，所述覆盖层包括：位于所述导电层顶部的第一覆盖层，以及位于所述第一覆盖层顶部和侧墙顶部的第二覆盖层；所述第一覆盖层的顶部表面与所述侧墙的顶部表面齐平，所述第二覆盖层的顶部表面与所述保护层的顶部表面齐平。
11.可选的，还包括：刻蚀停止层，所述刻蚀停止层位于所述保护层和所述覆盖层上，所述介质层位于所述刻蚀停止层上。
12.可选的，所述刻蚀停止层的材料与所述覆盖层的材料不同，所述刻蚀停止层的材料包括氮化硅、氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
13.相应的，本发明实施例还提供了一种上述半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构、位于所述栅极结构侧壁上的初始侧墙以及位于所述栅极结构两侧的所述基底内的源漏；在所述栅极结构上形成保护层，所述保护层的顶部表面与所述初始侧墙的顶部表面齐平；在所述源漏上形成导电层，所述导电层的顶部表面低于所述初始侧墙的顶部表面；在所述导电层上形成第一覆盖层，所述第一覆盖层的顶部表面低于所述初始侧墙的顶部表面；刻蚀所述初始侧墙，至所述初始侧墙的顶部表面与所述第一覆盖层的顶部表面齐平，形成侧墙；在所述侧墙和所述第一覆盖层上形成第二覆盖层，所述第二覆盖层的顶部表面与所述保护层的顶部表面齐平，所述第一覆盖层和所述第二覆盖层构成覆盖层；在所述保护层和所述覆盖层上形成介质层；刻蚀所述介质层以及部分所述保护层，至暴露出所述栅极结构的顶部表面，形成第一开口；刻蚀所述介质层以及部分所述覆盖层，，至暴露出所述导电层的顶部表面，形成第二开口；在所述第一开口内形成第一互连层；在所述第二开口内形成第二互连层。
14.可选的，在所述保护层和所述覆盖层上形成介质层之前，还包括：在所述保护层和所述覆盖层上形成刻蚀停止层。
15.可选的，在形成第一开口之后，形成第二开口之前，还包括：在所述第一开口内形成牺牲层，所述牺牲层还覆盖所述介质层的表面；对所述牺牲层进行平坦化处理。
16.可选的，形成所述导电层的步骤包括：在所述源漏上形成初始导电层，所述初始导电层的顶部表面与所述初始侧墙的顶部表面齐平；刻蚀所述初始导电层，至所述初始导电层的顶部表面低于所述初始侧墙的顶部表面，形成导电层。
17.可选的，形成所述第一覆盖层的步骤包括：在所述导电层上形成初始第一覆盖层，所述初始第一覆盖层的顶部表面与所述初始侧墙的顶部表面齐平；刻蚀所述初始第一覆盖层，至所述初始第一覆盖层的顶部表面低于所述初始侧墙的顶部表面，形成第一覆盖层。
18.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
19.在导电层上形成顶部表面低于初始侧墙顶部表面的第一覆盖层后，刻蚀初始侧墙，形成顶部表面与第一覆盖层顶部表面齐平的侧墙，然后在侧墙和第一覆盖层上形成第二覆盖层，一方面，后续在刻蚀栅极结构上的保护层时，侧墙顶部的第二覆盖层可以保护侧墙免受刻蚀损伤，从而使后续在保护层内形成第一互连层的底部限定在侧墙之间，避免第一互连层和导电层之间因距离过近而发生短接；另一方面，导电层的顶部表面低于侧墙的顶部表面，在导电层上形成的第一覆盖层位于侧墙之间，后续在第一覆盖层内形成的第二互连层的底部限定在侧墙之间，避免第二互连层和栅极结构之间因距离过近而导致短接，从而有利于提升半导体结构的性能。
附图说明
20.图1是一实施例中半导体结构的剖面结构示意图；
21.图2是另一实施例中半导体结构的剖面结构示意图；
22.图3至图22是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
具体实施方式
23.现有技术中coag结构的mosfet的电学性能仍有待提升。以下将结合附图进行具体说明。
24.图1是一实施例中半导体结构的剖面结构示意图。
25.参考图1，所述半导体结构包括：衬底100；鳍部101，位于所述衬底100上；栅极结构102，横跨所述鳍部101；侧墙103，位于所述栅极结构102的侧壁上；源漏104，位于所述栅极结构102两侧的所述鳍部101内；导电层105，位于所述源漏104顶部；第一硬掩膜层106，位于所述栅极结构102的顶部表面；第二硬掩膜层107，位于所述导电层105顶部，还覆盖所述侧墙103顶部表面；介质层108，位于所述第一硬掩膜层106和第二硬掩膜层107上；第二互连层109，位于所述第二硬掩膜层107内，且位于所述导电层105顶部。
26.发明人发现，在上述实施例中，在形成第二互连层109之后，由于第二互连层109与栅极结构102之间的距离较小(参考图1中虚线圈部分)，导致在电连接的过程中容易出现第二互连层109与栅极结构102之间发生短接，从而影响半导体结构的性能。
27.另一种半导体结构的形成方法，以下将结合附图进行具体说明。
28.图2是另一实施例中半导体结构的剖面结构示意图。
29.参考图2，所述半导体结构包括：衬底200；鳍部201，位于所述衬底200上；栅极结构202，横跨所述鳍部201；侧墙203，位于所述栅极结构202的侧壁上，且侧墙203的顶部高于栅极结构202的顶部；源漏204，位于所述栅极结构202两侧的所述鳍部201内；导电层205，位于所述源漏204顶部；第一硬掩膜层206，位于所述栅极结构202的顶部表面；第二硬掩膜层207，位于所述导电层205顶部表面；介质层208，位于所述第一硬掩膜层206、第二硬掩膜层207以及所述侧墙203上；第一互连层209，位于所述第一硬掩膜层206内，且位于所述源漏204之间的所述栅极结构202顶部。
30.发明人发现，在上述实施例中，形成第一互连层209之后，由于第一互连层209与导电层205之间的距离较小，导致在电连接的过程中容易出现第一互连层209与导电层205之间发生短接(参考图2中虚线圈部分)，从而影响半导体结构的性能。
31.为了解决上述问题，本发明实施例提供了一种半导体结构的形成方法，在导电层上形成顶部表面低于初始侧墙顶部表面的第一覆盖层后，刻蚀初始侧墙，形成顶部表面与第一覆盖层顶部表面齐平的侧墙，然后在侧墙和第一覆盖层上形成第二覆盖层，一方面，所述第二覆盖层起到保护侧墙的作用，后续刻蚀栅极结构上的保护层形成第一开口时，避免刻蚀侧墙，第一开口底部与导电层之间有侧墙阻隔；另一方面，导电层的顶部低于侧墙的顶部，后续刻蚀第二覆盖层和第一覆盖层形成第二开口时，第二开口的底部被侧墙限制，与栅极结构之间也有侧墙阻隔，从而避免造成后续在第一开口形成的第一互连层和导电层之间短接，后续在第二开口中形成的第二互连层和栅极结构之间短接，有利于提高半导体结构的电学性能。
32.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
33.图3至图22是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
34.参考图3，提供基底。
35.本实施例中，所述基底包括衬底(未图示)和位于所述衬底上的若干分立排布的鳍
部300，所述鳍部300沿第一方向x延伸。
36.在其他实施例中，所述衬底上还可不形成有所述鳍部。
37.本实施例中，所述衬底的材料为硅。
38.在其他实施例中，所述衬底的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(soi)、绝缘体上锗(goi)等半导体材料。
39.本实施例中，所述鳍部300的材料为硅；在其他实施例中，所述鳍部300的材料还可以为硅锗等半导体材料。
40.本实施例中，形成所述鳍部300的方法包括：在所述衬底上形成鳍部材料膜(未图示)；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述鳍部材料膜，至暴露出所述衬底表面，形成鳍部300。
41.本实施例中，还在所述衬底上形成隔离结构(未图示)，所述隔离结构覆盖所述鳍部300的部分侧壁。
42.本实施例中，所述隔离结构的材料为氧化硅；在其他实施例中，所述隔离结构的材料还可以包括氮化硅(sin)、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
43.本实施例中，形成所述隔离结构的方法包括：在所述衬底上形成覆盖所述鳍部300的隔离结构膜(未图示)；回刻蚀所述隔离结构膜，形成所述隔离结构。
44.形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
45.形成所述隔离结构后，在所述基底上形成栅极结构、位于所述栅极结构侧壁上的初始侧墙以及位于所述栅极结构两侧的鳍部300内的源漏。
46.具体形成栅极结构、初始侧墙以及源漏的步骤包括：
47.参考图4，在所述基底上形成伪栅极结构310。
48.本实施例中，在所述衬底上形成横跨所述鳍部300的伪栅极结构310。
49.本实施例中，所述伪栅极结构310包括：位于所述鳍部300上的伪栅介质层311、位于所述伪栅介质层311上的伪栅极层312、以及位于所述伪栅极层312上的栅保护层313。
50.本实施例中，所述伪栅介质层311的材料为氧化硅。
51.本实施例中，所述伪栅极层312的材料为多晶硅。
52.本实施例中，所述栅保护层313的材料包括：氮化硅或氧化硅；在其它实施例中，所述栅保护层313的材料还可以为碳化硅(sic)、氮氧化硅(sion)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
53.本实施例中，所述栅保护层313在后续形成源漏的过程中保护所述伪栅极层312，同时作为后续平坦化层间介质层的停止层。
54.继续参考图4，形成所述伪栅极结构310后，在所述伪栅极结构310侧壁上形成初始侧墙320，所述初始侧墙320的顶部表面与所述伪栅极结构310的顶部表面齐平。
55.本实施例中，所述初始侧墙320的材料为低k介质材料，所述低k介质材料为碳氧化硅(sioc)；在其他实施例中，所述初始侧墙320的材料还可以为氮化硅、碳化硅(sic)、氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
56.所述初始侧墙320用于定义后续形成的源漏的位置，且所述初始侧墙320用作保护所述伪栅极层312侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
57.参考图5，在所述伪栅极结构310两侧的所述基底内形成所述源漏330，所述源漏330的顶部表面高于或齐平于所述基底的顶部表面。
58.本实施例中，刻蚀所述伪栅极结构310两侧的所述鳍部300，在所述鳍部300内形成源漏330。
59.本实施例中，所述源漏330的底部位于所述鳍部300内，所述源漏330的顶部表面高于所述鳍部300的顶部表面；在其他实施例中，所述源漏330的底部位于所述鳍部300内，所述源漏330的顶部表面与所述鳍部300的顶部表面齐平。
60.所述源漏330具有源漏掺杂离子。
61.形成所述源漏330的工艺包括外延生长工艺；在源漏内掺杂源漏掺杂离子的工艺为原位掺杂工艺。
62.当所述半导体器件为p型器件时，所述源漏330的材料包括：硅、锗或硅锗；所述源漏掺杂离子为p型离子，包括硼离子、bf
2-离子或铟离子；当所述半导体器件为n型器件时，所述源漏300的材料包括：硅、砷化镓或铟镓砷；所述源漏掺杂离子为n型离子，包括磷离子或砷离子。
63.本实施例中，所述半导体器件为p型器件，所述源漏330的材料为硅，所述源漏掺杂离子为硼离子。其他实施例中，所述半导体器件为n型器件，所述源漏330的材料为硅，所述源漏掺杂离子为磷离子。
64.参考图6，形成所述源漏330后，还在所述基底上以及所述源漏330上形成层间介质层340，所述层间介质层340暴露出所述伪栅极结构310的顶部表面。
65.本实施例中，在所述衬底上以及所述源漏330上形成所述层间介质层340，所述层间介质层340覆盖所述伪栅极结构310的侧壁，且暴露出所述栅保护层313的顶部表面。
66.本实施例中，形成所述层间介质层340的方法包括：在所述衬底以及所述源漏330上形成层间介质材料层(未图示)，所述层间介质材料层覆盖所述伪栅极结构310的顶部表面；对所述层间介质材料层进行平坦化处理，直至暴露出所述栅保护层313的顶部表面，形成所述层间介质层340。
67.本实施例中，所述层间介质层340的材料为氧化硅；在其他实施例中，所述层间介质层340的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
68.本实施例中，所述层间介质层340的形成工艺为化学气相沉积工艺；在其他实施例中，所述层间介质层340的形成工艺还可为化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺中的一种或者多种组合。
69.参考图7，刻蚀去除所述伪栅极结构310，直至暴露出所述基底表面，形成栅极开口301。
70.本实施例中，去除所述栅保护层313、伪栅极层312以及伪栅介质层311，在所述侧墙320间形成所述栅极开口301。
71.去除所述伪栅极结构310的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
72.参考图8，在所述栅极开口301内形成初始栅极结构350，所述初始栅极结构350的顶部表面与所述初始侧墙320的顶部表面齐平。
73.本实施例中，所述初始栅极结构350包括栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。
74.本实施例中，所述栅介质层的材料包括高k介质材料，如：氧化物
–
al2o3，hfo2，ta2o5，tio2，zro2等。
75.在其他实施例中，所述栅介质层的材料还可以包括其他介电常数高于3.9的介质材料。
76.本实施例中，所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
77.在本实施例中，形成所述初始栅极结构350的方法包括：在所述栅极开口301的侧壁和底部上形成所述栅介质层，在所述栅介质层上形成初始栅极材料层，对初始栅极材料层进行平坦化，至栅极材料层的顶部表面与所述初始侧墙320的顶部齐平，形成所述初始栅极结构350。
78.参考图9，刻蚀所述初始栅极结构350，至所述初始栅极结构350的顶部表面低于所述初始侧墙320的顶部表面，形成栅极结构351。
79.本实施例中，刻蚀所述初始栅极结构350的方法为干法刻蚀。
80.参考图10，形成所述栅极结构351后，在所述栅极结构上形成保护层360，所述保护层360的顶部表面与所述初始侧墙320的顶部表面齐平。
81.本实施例中，所述保护层360的材料为氮化硅。
82.在其他实施例中，所述保护层360的材料还可以是氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
83.本实施例中，形成所述保护层360的步骤包括：在所述栅极结构351、所述初始侧墙320和所述层间介质层340上形成初始保护材料层(未图示)；对所述初始保护材料层进行平坦化处理，至暴露出所述层间介质层340的顶部表面，在所述栅极结构351的顶部表面形成保护层360。
84.本实施例中，形成所述保护层360的工艺为化学气相沉积工艺；在其他实施例中，还可以采用物理气相沉积工艺或原子层沉积工艺形成所述保护层360。
85.所述保护层360的厚度为10～50nm。如果保护层360的厚度太薄，则无法很好的起到保护栅极结构顶部的作用；如果保护层360的厚度太厚，则栅极结构351的高度太矮，会导致电阻增大。
86.形成保护层360后，在所述源漏330上形成导电层，具体形成导电层的步骤包括：
87.参考图11，刻蚀所述源漏330上的层间介质层340，至暴露出所述源漏330的顶部表面，形成导电开口331。
88.本实施例中，所述导电开口331为后续形成源漏330上的导电层提供空间。
89.参考图12，在所述导电开口331内形成导电层370，所述导电层370的顶部表面低于所述初始侧墙320的顶部表面。
90.本实施例中，形成所述导电层370的方法包括：在所述导电开口331内形成初始导电层(未图示)，所述初始导电层的顶部表面与所述初始侧墙320的顶部表面齐平；刻蚀所述
初始导电层，至所述初始导电层的顶部表面低于所述初始侧墙320的顶部表面，形成所述导电层370。
91.本实施例中，所述导电层370的材料为金属，包括铜、钨或铝。
92.本实施例中，形成所述导电层370的工艺为电化学电镀法；在其他实施例中，还可以采用物理气相沉积法形成所述导电层370。
93.刻蚀所述初始导电层的方法包括干法刻蚀和湿法刻蚀工艺的其中一种或两种结合。
94.本实施例中，所述导电层370的作用在于后续实现所述源漏330与外部的电连接。
95.参考图13，在所述导电层370上形成第一覆盖层380，所述第一覆盖层380的顶部表面低于所述初始侧墙320的顶部表面。
96.本实施例中，形成所述第一覆盖层380的方法包括：在所述导电层370上形成初始第一覆盖层(未图示)，所述初始第一覆盖层的顶部表面与所述初始侧墙320的顶部表面齐平；刻蚀所述初始第一覆盖层，至所述初始第一覆盖层的顶部表面低于所述初始侧墙320的顶部表面，形成所述第一覆盖层380。
97.本实施例中，所述第一覆盖层380的材料为氧化硅。
98.在其他实施例中，所述第一覆盖层380的材料还可以是氮化硅、氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
99.本实施例中，所述第一覆盖层380的材料与所述保护层360的材料不同，利用第一覆盖层的材料和保护层的材料的刻蚀选择比，后续刻蚀保护层360时，避免对第一覆盖层380造成损伤；或者在刻蚀第一覆盖层380时，避免对保护层360造成刻蚀损伤。
100.在其他实施例中，所述第一覆盖层380和所述保护层360的材料也可以相同，当两者的材料相同时，刻蚀保护层360时，需要增加覆盖所述第一覆盖层380的掩膜版，以避免第一覆盖层380受到刻蚀损伤；同理，在刻蚀第一覆盖层380时，需要增加覆盖所述保护层360的掩膜版，以避免保护层360受到刻蚀损伤。
101.本实施例中，形成所述第一覆盖层380的工艺为化学气相沉积工艺；在其他实施例中，还可以采用物理气相沉积工艺或原子层沉积工艺形成所述第一覆盖层380。
102.本实施例中，所述初始第一覆盖层的厚度为10～50nm。如果所述初始第一覆盖层的厚度太薄，为后续形成第二覆盖层提供的空间太小，形成的第二覆盖层太薄，无法起到保护侧墙的作用；如果初始第一覆盖层的厚度太厚，则导电层370的高度太矮，会增大电阻。
103.本实施例中，刻蚀所述初始第一覆盖层的方法为干法刻蚀。
104.参考图14，刻蚀所述初始侧墙320，至所述初始侧墙320的顶部表面与所述第一覆盖层380的顶部表面齐平，形成侧墙321。
105.本实施例中，刻蚀所述初始侧墙320的方法为干法刻蚀。
106.本实施例中，刻蚀初始侧墙320至顶部表面与所述第一覆盖层380的顶部表面齐平，以便于后续在侧墙321和第一覆盖层380上形成的第二覆盖层。
107.本实施例中，所述侧墙321的顶部表面与所述第一覆盖层380的顶部表面齐平，所述第一覆盖层380形成于所述侧墙321之间，后续刻蚀第一覆盖层380，在导电层370上形成第二开口时，可以使第二开口的底部限制在侧墙321之间，从而使形成的第二互连层和栅极结构351之间有侧墙321的阻隔，避免第二互连层和栅极结构351之间发生短接。
108.参考图15，在所述侧墙321和所述第一覆盖层380上形成第二覆盖层400，所述第二覆盖层的400的顶部表面与所述保护层360的顶部表面齐平，所述第一覆盖层380和所述第二覆盖层400构成覆盖层。
109.本实施例中，所述第二覆盖层400的材料与所述第一覆盖层380的材料相同，为氧化硅，便于后续刻蚀第二覆盖层400和第一覆盖层380，在导电层370上形成第二开口。
110.在其他实施例中，所述第二覆盖层400的材料还可以是氮化硅、氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
111.本实施例中，所述第二覆盖层400的材料与所述保护层360的材料不同，且与所述侧墙321的材料不同，在后续刻蚀保护层360时，第二覆盖层400覆盖在所述侧墙321表面，可以保护侧墙321不受刻蚀损伤，使后续在栅极结构351上形成的第一开口的底部限制在侧墙321内，从而使形成的第一互连层与导电层之间具有侧墙321的阻隔，避免发生短接；同时，由于第二覆盖层400和保护层360的材料不同，存在刻蚀选择比，在后续刻蚀保护层360或者刻蚀第二覆盖层400时，有利于增大工艺窗口，降低工艺难度。
112.在其他实施例中，所述第二覆盖层400和所述保护层360的材料也可以相同，当两者的材料相同时，刻蚀保护层360时，需要增加覆盖所述第二覆盖层400的掩膜版，以避免第二覆盖层400受到刻蚀损伤；同理，在刻蚀第二覆盖层400时，需要增加覆盖所述保护层360的掩膜版，以避免保护层360受到刻蚀损伤。
113.参考图16，在所述第二覆盖层400和所述保护层360上形成刻蚀停止层500。
114.本实施例中，所述刻蚀停止层500的材料为氮化硅。
115.在其他实施例中，所述刻蚀停止层500的材料还可以是氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
116.本实施例中，形成所述刻蚀停止层500的工艺为化学气相沉积工艺；在其他实施例中，还可以采用物理气相沉积工艺和原子层沉积工艺形成所述刻蚀停止层500。
117.本实施例中，所述刻蚀停止层500的材料与所述第二覆盖层400的材料不同，在后续形成栅极结构351上的第一开口时，所述刻蚀停止层500可以保护第二覆盖层不受损伤，从而保证导电层370不受损伤。
118.所述刻蚀停止层500的厚度为3～10nm。如果所述刻蚀停止层500的厚度小于3nm，厚度过薄无法很好地起到保护作用；如果所述刻蚀停止层500的后续大于10nm，则会增加半导体结构的电容。
119.继续参考图16，在所述刻蚀停止层500上形成介质层600，所述介质层600用于后续在介质层600内形成与外部连接的第一互连层和第二互连层。
120.本实施例中，所述介质层600的材料与所述第二覆盖层400的材料相同，为氧化硅；在其他实施例中，所述介质层600的材料还可以是低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
121.所述介质层600的材料与所述刻蚀停止层500的材料不同，后续刻蚀介质层600和保护层360形成第一开口时，由于存在刻蚀停止层500，可以避免造成过刻蚀导致导电层370上的第二覆盖层400受到刻蚀损伤，从而可以保护侧墙321和导电层370形状完好，有利于半导体结构的性能。
122.所述介质层600的厚度为10～100nm。如果所述介质层600的厚度太薄，会导致电容较高；如果所述介质层600的厚度太厚，后续刻蚀介质层600形成第一开口和第二开口时，会增加刻蚀工艺的难度。
123.形成所述介质层600后，在所述栅极结构351上形成第一开口，在所述导电层370上形成第二开口，具体形成第一开口和第二开口的步骤包括：
124.参考图17，在所述介质层600上形成第一图形化层601，所述第一图形化层601定义待形成的第一开口的位置和尺寸。
125.本实施例中，所述第一图形化层601为光刻胶层。
126.参考图18，以所述第一图形化层601为掩膜，刻蚀所述介质层600、刻蚀停止层500以及保护层360，直至暴露出所述栅极结构351的顶部表面，形成第一开口610。
127.本实施例中，所述第一开口610为后续形成第一互连层提供空间。
128.本实施例中，形成所述第一开口610的工艺为干法刻蚀工艺；在其他实施例中，还可以采用湿法刻蚀工艺形成所述第一开口610。
129.本实施例中，在形成第一开口610的过程中，由于存在刻蚀停止层500，第二覆盖层400不会受到刻蚀损伤，在刻蚀保护层360时，第二覆盖层400覆盖所述侧墙321顶部，可以保护侧墙321免受刻蚀损伤，第一开口610两侧的侧墙321可以限制第一开口610底部，避免后续在第一开口610内形成的第一互连层和导电层370之间的距离过近，从而避免第一互连层和导电层370之间发生短接。
130.形成所述第一开口610后，去除所述第一图形化层601。
131.参考图19，在所述第一开口610内形成牺牲层602，所述牺牲层602填充满所述第一开口610，且还覆盖所述介质层600的表面。
132.形成所述牺牲层602后，对所述牺牲层602进行平坦化处理。
133.本实施例中，所述平坦化处理工艺为化学机械研磨工艺。
134.本实施例中，形成所述牺牲层602并进行平坦化处理的目的在于，后续刻蚀介质层600形成第二开口时，有利于在牺牲层602上形成定义第二开口位置和尺寸的第二图形化层。
135.本实施例中，所述牺牲层602的材料为有机涂层。
136.参考图20，在所述牺牲层602上形成第二图形化层603，所述第二图形化层603定义出待形成的第二开口的位置和尺寸。
137.本实施例中，所述第二图形化层603为光刻胶层。
138.参考图21，以所述第二图形化层603为掩膜，刻蚀所述牺牲层602、所述介质层600、刻蚀停止层500、第二覆盖层400以及第一覆盖层380，直至暴露出所述导电层370的顶部表面，形成第二开口620。
139.本实施例中，所述第二开口620为后续形成第二互连层提供空间。
140.本实施例中，形成所述第二开口620的工艺为干法刻蚀工艺；在其他实施例中，还可以采用湿法刻蚀工艺形成所述第二开口620。
141.本实施例中，在形成第二开口620的过程中，由于第一覆盖层380位于所述侧墙321之间，因此形成的第二开口620的底部也位于所述侧墙321之间，后续在第二开口620内形成第二互连层和所述栅极结构351之间存在侧墙321阻隔，从而避免第二互连层和栅极结构
351之间发生短接。
142.形成所述第二开口620后，去除所述第二图形化层603和所述牺牲层602。
143.参考图22，在所述第一开口610内形成第一互连层611；在所述第二开口620内形成第二互连层621。
144.本实施例中，所述第一互连层611的材料为金属，包括铝、铜、镍等。
145.本实施例中，所述第一互连层611的作用在于将不同的器件连接在一起，形成电路，同时也可以将外部的电信号传输到半导体器件的内部的不同部位，从而形成具有一定功能的半导体器件。
146.本实施例中，形成所述第一互连层611的工艺为电化学电镀工艺，这是因为采用电镀工艺能够形成致密度好、均匀度高的所述第一互连层611。
147.本实施例中，所述第二互连层621的材料为金属，包括铝、铜、镍等。
148.本实施例中，所述第二互连层621的作用在于将不同的器件连接在一起，形成电路，同时也可以将外部的电信号传输到半导体器件的内部的不同部位，从而形成具有一定功能的半导体器件。
149.本实施例中，形成所述第二互连层621的工艺为电化学电镀工艺，这是因为采用电镀工艺能够形成致密度好、均匀度高的所述第二互连层621。
150.相应的，本发明实施例还提供了一种采用上述形成方法形成的半导体结构。
151.参考图22，所述半导体结构包括：基底；栅极结构351，位于所述基底上；侧墙321，位于所述栅极结构351的侧壁上，且所述侧墙321的顶部表面高于所述栅极结构351的顶部表面；源漏330，位于所述栅极结构351两侧的所述基底内，所述源漏的顶部表面高于或齐平于所述基底顶部表面；导电层370，位于所述源漏330上；保护层360，位于所述栅极结构351的顶部且位于所述侧墙之间，所述保护层360的顶部表面高于所述侧墙321的顶部表面；覆盖层，位于所述导电层370以及所述侧墙321的顶部，所述覆盖层的顶部表面与所述保护层360的顶部表面齐平；介质层600，位于所述保护层360和所述覆盖层上；第一互连层611，位于所述保护层360内，且位于所述栅极结构351顶部；第二互连层621，位于所述覆盖层内，且位于所述导电层370顶部。
152.本实施例中，所述基底包括衬底(未图示)和位于衬底上的若干分立排布的鳍部300，所述鳍部300沿第一方向x延伸。
153.本实施例中，所述侧墙321的材料为低k介质材料，所述低k介质材料为碳氧化硅(sioc)；在其他实施例中，所述初始侧墙320的材料还可以为氮化硅、碳化硅(sic)、氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
154.本实施例中，所述保护层360的材料为氮化硅；在其他实施例中，所述保护层360的材料还可以是氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
155.本实施例中，所述覆盖层包括：位于所述导电层370顶部的第一覆盖层380，以及位于所述第一覆盖层380顶部和侧墙321顶部的第二覆盖层400；所述第一覆盖层380的顶部表面与所述侧墙321的顶部表面齐平，所述第二覆盖层400的顶部表面与所述保护层360的顶部表面齐平。
156.本实施例中，所述第一覆盖层380的材料为氧化硅；在其他实施例中，所述第一覆
盖层380的材料还可以是氮化硅、氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
157.本实施例中，所述第二覆盖层400的材料和所述第一覆盖层380的材料相同，为氧化硅；在其他实施例中，所述第二覆盖层400的材料还可以是氮化硅、氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
158.本实施例中，所述第二覆盖层400和所述第一覆盖层380的材料与所述保护层360的材料不同，且与所述侧墙321的材料不同，在刻蚀保护层360时，第二覆盖层400覆盖在所述侧墙321表面，可以保护侧墙321不受刻蚀损伤，使后续在栅极结构351上形成的第一开口的底部限制在侧墙321内，从而使形成的第一互连层611与导电层之间具有侧墙321的阻隔，避免发生短接；在刻蚀第一覆盖层380和第二覆盖层400时，可以避免保护层360和侧墙321受到刻蚀损伤，从而避免第二互连层621和栅极结构351发生短接。
159.本实施例中，所述导电层370的顶部表面低于所述侧墙321的顶部表面，在所述导电层370上形成的第二互连层621的底部限制在侧墙321之间，使第二互连层和栅极结构351之间有侧墙321阻隔，避免第二互连层621和栅极结构351发生短接。
160.在其他实施例中，所述第一覆盖层380和所述第二覆盖层400的材料，也可以与保护层360的材料相同，当第一覆盖层380和所述第二覆盖层400的材料与保护层360的材料相同时，在刻蚀保护层360时，需要增加完全覆盖第二覆盖层400的掩膜版，以避免第二覆盖层400及其下的第一覆盖层380和侧墙321受到刻蚀损伤；同样，在刻蚀第二覆盖层400和第一覆盖层380时，需要增加完全覆盖保护层360的掩膜版，以避免保护层360受到刻蚀损伤。
161.本实施例中，所述第一互连层611的材料为金属，包括铝、铜、镍等。
162.本实施例中，所述第二互连层621的材料为金属，包括铝、铜、镍等。
163.参考图22，所述半导体结构还包括：刻蚀停止层500，位于所述保护层360和所述第二覆盖层400上，所述介质层600位于所述刻蚀停止层500上。
164.本实施例中，所述刻蚀停止层500的材料为氮化硅；在其他实施例中，所述刻蚀停止层500的材料还可以是氧化铝、氮化铝、氮化硼、碳化硅或无定形硅。
165.本实施例中，所述刻蚀停止层500的材料与所述第二覆盖层400以及所述介质层600的材料不同，在刻蚀介质层600时，刻蚀会先停止于刻蚀停止层500，避免过刻蚀造成第二覆盖层400受到刻蚀损伤。
166.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。