半导体器件和包括半导体器件的非易失性存储器件的制作方法

1.本公开涉及半导体器件。更具体地，本公开涉及包括元件隔离膜的半导体器件。


背景技术：

2.随着电子产品向轻、薄、短、小发展的趋势，对半导体器件的高集成度的需求越来越大。由于随着半导体器件逐渐高度集成，在半导体器件中包括的组件(例如，晶体管)的尺寸也减小，因此可能存在发生漏电流的问题。因此，控制半导体器件的漏电流以提高半导体器件的性能和可靠性会是有利的。
3.另一方面，需要能够在使用数据存储的电子系统中存储大容量数据的半导体器件。因此，正在研究可以增加半导体器件的数据存储容量的方法。例如，作为用于增加半导体器件的数据存储容量的各种方法之一，已经提出了包括三维布置的存储单元而不是二维布置的存储单元在内的半导体器件。


技术实现要素：

4.本发明的各方面提供一种半导体器件，在该半导体器件中控制漏电流以提高可靠性和性能。
5.本发明的各方面还提供一种包括半导体器件的非易失性存储器件，在该半导体器件中，控制漏电流，并且提高可靠性和性能。
6.本发明的方面还提供一种包括半导体器件的电子系统，在该半导体器件中，控制漏电流，并且提高可靠性和性能。
7.本发明的方面还提供一种用于制造半导体器件的方法，在该半导体器件中，控制漏电流，并且提高可靠性和性能。
8.根据本公开的一方面，一种半导体器件，包括：衬底；元件隔离膜，在所述衬底中限定第一有源区；在第一有源区上的第一栅电极；第一源/漏区，在元件隔离膜和第一栅电极之间位于第一有源区内部；以及隔离接触部，在元件隔离膜中沿与衬底的上表面相交的竖直方向延伸。隔离接触部配置为被施加电压。
9.根据本公开的另一方面，一种半导体器件，包括：衬底，包括限定有源区的元件隔离沟槽；元件隔离膜，包括沿元件隔离沟槽的轮廓延伸的绝缘衬垫、在绝缘衬垫上的蚀刻阻挡衬垫、以及在蚀刻阻挡衬垫上的元件隔离沟槽中的间隙填充绝缘膜；在有源区中的栅电极；源/漏区，在元件隔离膜和栅电极之间的有源区中；以及在元件隔离膜中的隔离接触部。隔离接触部沿与衬底的上表面相交的竖直方向在间隙填充绝缘膜中延伸并且与蚀刻阻挡衬垫接触。
10.根据本公开的另一方面，一种非易失性存储器件，包括外围电路区的第一衬底和单元区的第二衬底，所述非易失性存储器件包括：在第一衬底上的第一电路元件和第二电路元件；元件隔离膜，将第一衬底中的第一电路元件和第二电路元件分开；隔离接触部，在元件隔离膜中沿与第一衬底的上表面相交的竖直方向延伸；多条字线，顺序堆叠在第二衬
底上；沟道结构，在第二衬底上与多条字线相交；以及位线，连接到沟道结构。隔离接触部配置为被施加电压。
11.根据本公开的另一方面，一种电子系统，包括：主衬底；非易失性存储器件，在主衬底上，包括外围电路区的第一衬底和单元区的第二衬底；以及控制器，在主衬底上，电连接到非易失性存储器件，其中，非易失性存储器件还包括：在第一衬底上的第一电路元件和第二电路元件；元件隔离膜，将第一衬底中的第一电路元件和第二电路元件隔离；隔离接触部，在元件隔离膜中沿与第一衬底的上表面相交的竖直方向延伸；多条字线，顺序堆叠在第二衬底上；沟道结构，在第二衬底上与多条字线相交；以及位线，连接到沟道结构。控制器控制隔离接触部。隔离接触部配置为被施加到电压。
12.然而，本发明的各方面不限于本文所阐述的示例。通过参考下面给出的本发明的详细描述，本发明的上述和其他方面对于本发明所属领域的普通技术人员而言将变得更加显而易见。
附图说明
13.通过参考附图详细描述本公开的示例实施例，本公开的上述和其它方面和特征将变得更清楚，在附图中：
14.图1是用于说明根据一些实施例的半导体器件的布局图。
15.图2是沿图1的线a-a’截取的示意性截面图。
16.图3a和图3b是图2的区域r1的各种放大图。
17.图4是用于说明根据一些示例实施例的半导体器件的截面图。
18.图5是用于说明根据一些实施例的半导体器件的布局图。
19.图6是沿图5的线b-b’截取的示意性截面图。
20.图7a和图7b是图6的区域r2的各种放大图。
21.图8是用于说明根据一些实施例的半导体器件的布局图。
22.图9是用于说明根据一些实施例的非易失性存储器件的示意性框图。
23.图10是用于说明根据一些实施例的非易失性存储器件的示意性截面图。
24.图11和图12是图10的区域r3的各种放大图。
25.图13是用于说明根据一些实施例的非易失性存储器件的示意性截面图。
26.图14至图20是用于说明根据一些实施例的用于制造半导体器件的方法的中间步骤图。
27.图21至图24是用于说明根据一些实施例的用于制造半导体器件的方法的中间步骤图。
28.图25是用于说明根据一些实施例的电子系统的示意性框图。
29.图26是用于说明根据一些实施例的电子系统的示意性透视图。
30.图27和图28是沿图26的线i-i’截取的各种示意性截面图。
具体实施方式
31.在下文中，将参照图1至图8说明根据一些实施例的半导体器件。
32.图1是用于说明根据一些实施例的半导体器件的布局图。图2是沿图1的线a-a’截
取的示意性截面图。图3a和图3b是图2的区域r1的各种放大图。
33.参照图1、图2和图3a，根据一些实施例的半导体器件可以包括第一衬底100、元件隔离膜110、第一至第三电路元件tr1、tr2和tr3、层间绝缘膜150、栅极接触部142、源/漏接触部144和隔离接触部146。为了便于说明，图1中未示出栅极接触部142。
34.第一衬底100可以包括但不限于基础衬底和在基础衬底上生长的外延层。例如，第一衬底100可以仅包括基础衬底而没有外延层。第一衬底100可以是硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、显示器玻璃衬底等，并且可以是绝缘体上半导体(soi)衬底。在下文中，作为示例，第一衬底100将被解释为硅衬底。
35.在一些实施例中，第一衬底100可以掺杂有第一导电类型的杂质。例如，当稍后描述的第一至第三电路元件tr1、tr2和tr3中的每一个是n型晶体管时，第一衬底100可以包括p型杂质。尽管未示出，但是第一衬底100还可以包括掺杂有第一导电类型的杂质的阱。
36.元件隔离膜110可以定义第一衬底100内部的多个有源区105a、105b、105c和105d。例如，可以在第一衬底100中形成限定多个有源区105a、105b、105c和105d的元件隔离沟槽110t。元件隔离膜110可以在元件隔离沟槽110t中(例如，可以填充元件隔离沟槽110t)。元件隔离膜110可以围绕每个有源区105a、105b、105c和105d。在一些实施例中，形成元件隔离沟槽110t的深度可以在约3000埃至约的范围内。
37.多个有源区105a、105b、105c和105d可以通过元件隔离膜110彼此分开。例如，多个有源区105a、105b、105c和105d可以包括沿第一方向x布置的第一有源区105a和第二有源区105b。第一有源区105a和第二有源区105b之间的元件隔离膜110沿与第一方向x相交的第二方向y延伸，并且可以将第一有源区105a和第二有源区105b分开。附加地或替代地，例如，多个有源区105a、105b、105c和105d可以包括沿第二方向y与第一有源区105a一起布置的第三有源区105c和沿第二方向y与第二有源区105b一起布置的第四有源区105d。第一有源区105a和第三有源区105c之间以及第二有源区105b和第四有源区105d之间的元件隔离膜110可以沿第一方向x延伸，将第一有源区105a和第三有源区105c分开并且将第二有源区105b和第四有源区105d分开。
38.元件隔离膜110可以在元件隔离膜110的下表面上的第一衬底100中限定隔离区105i。也就是说，如图2和图3a所示，隔离区105i可以是第一衬底100的限定在元件隔离膜110下方并且在竖直方向上与元件隔离膜110重叠的区域。这里，竖直方向是指与第一衬底100的上表面相交的方向。例如，隔离区105i可以限定在第一有源区105a和第二有源区105b之间的第一衬底100中。
39.在图2和图3a中，虽然元件隔离膜110的侧面被示出具有倾斜，但这仅是形成元件隔离膜110的工艺的特征，并且本发明不限于此。
40.在一些实施例中，元件隔离膜110可以形成为多层膜。例如，元件隔离膜110可以包括顺序堆叠在元件隔离沟槽110t中的绝缘衬垫112、蚀刻阻挡衬垫114和间隙填充绝缘膜116。绝缘衬垫112可以以共形方式沿元件隔离沟槽110t的侧面和下表面的轮廓延伸。蚀刻阻挡衬垫114可以形成在绝缘衬垫112上。蚀刻阻挡衬垫114可以以共形方式沿绝缘衬垫112的轮廓延伸。间隙填充绝缘层116可以形成在蚀刻阻挡衬垫114上。间隙填充绝缘膜116可以在形成绝缘衬垫112和蚀刻阻挡衬垫114之后剩余的元件隔离沟槽110t的区域中(例如，可以填充元件隔离沟槽110t的该区域)。
41.绝缘衬垫112、蚀刻阻挡衬垫114和间隙填充绝缘膜116可以包括例如但不限于氧化硅、氮化硅、氮氧化硅和其组合中的至少一种。
42.在一些实施例中，蚀刻阻挡衬垫114可以包括相对于绝缘衬垫112和间隙填充绝缘膜116具有蚀刻选择性的材料。例如，当绝缘衬垫112和间隙填充绝缘膜116包括氧化硅时，蚀刻阻挡衬垫114可以包括氮化硅、碳氮化硅、氧碳氮化硅和其组合中的至少一种。作为示例，绝缘衬垫112和间隙填充绝缘膜116可以包括氧化硅，并且蚀刻阻挡衬垫114可以包括氮化硅。
43.第一至第三电路元件tr1、tr2和tr3可以放置在有源区105a、105b、105c和105d上。例如，第一电路元件tr1和第二电路元件tr2可以放置在第一有源区105a上，第三电路元件tr3可以放置在第二有源区105b上。
44.第一电路元件tr1可以包括第一栅极介电膜132a、第一栅电极134a、第一源/漏区120a和第二源/漏区120b。第一栅电极134a可以在第一有源区105a上沿一个方向(例如，第二方向y)延伸。第一栅极介电膜132a可以插入在第一衬底100和第一栅电极134a之间。第一源/漏区120a可以形成在第一栅电极134a一侧的第一有源区105a中。第二源/漏区120b可以形成在第一栅电极134a的另一侧(例如，相对侧)的第一有源区105a中。
45.第一源/漏区120a可以与元件隔离膜110相邻。例如，第一源/漏区120a可以形成在第一栅电极134a和元件隔离膜110之间的第一有源区105a中。
46.在一些实施例中，第一源/漏区120a可以是第一电路元件tr1的漏区，而第二源/漏区120b可以是第一电路元件tr1的源区。例如，当第一电路元件tr1为n型晶体管时，可以向第一源/漏区120a施加比第二源/漏区120b的电压相对高的电压。作为示例，约5伏(v)的电压可以被施加到第一源/漏区120a，并且0v的电压可以被施加到第二源/漏区120b。相反，当第一电路元件tr1是p型晶体管时，可以向第一源/漏区120a施加比第二源/漏区120b的电压相对低的电压。
47.第二电路元件tr2可以包括第二栅极介电膜132b、第二栅电极134b、第二源/漏区120b和第三源/漏区120c。第二栅电极134b可以在第一有源区105a上沿一个方向(例如，第二方向y)延伸。作为示例，第二栅电极134b可以与第一栅电极134a并排(例如，平行)延伸。第二栅极介电膜132b可以插入在第一衬底100和第二栅电极134b之间。第二源/漏区120b可以形成在第二栅电极134b一侧的第一有源区105a中。第三源/漏区120c可以形成在第二栅电极134b的另一侧(例如，相对侧)的第一有源区105a中。
48.在一些实施例中，第一电路元件tr1和第二电路元件tr2可以共享第二源/漏区120b。例如，第二源/漏区120b可以形成在第一栅电极134a和第二栅电极134b之间的第一有源区105a中。
49.第三源/漏区120c可以与元件隔离膜110相邻。例如，第三源/漏区120c可以形成在第二栅电极134b和元件隔离膜110之间的第一有源区105a中。
50.在一些实施例中，第二源/漏区120b可以是第二电路元件tr2的源区，而第三源/漏区120c可以是第二电路元件tr2的漏区。例如，当第二电路元件tr2为n型晶体管时，可以向第三源/漏区120c施加比第二源/漏区120b的电压相对高的电压。例如，约5v的电压可以被施加到第三源/漏区120c，0v的电压可以被施加到第二源/漏区120b。相反，当第二电路元件tr2是p型晶体管时，可以向第三源/漏区120c施加比第二源/漏区120b的电压相对低的电
压。
51.第三电路元件tr3可以包括第三栅极介电膜132c、第三栅电极134c和第四源/漏区120d。第三栅电极134c可以在第二有源区105b上沿一个方向(例如，第二方向y)延伸。作为示例，第三栅电极134c可以与第一栅电极134a和第二栅电极134b并排(例如，平行)延伸。第三栅极介电膜132c可以插入在第一衬底100和第三栅电极134c之间。第四源/漏区120d可以形成在第三栅电极134c一侧的第二有源区105b中。
52.第四源/漏区120d可以与元件隔离膜110相邻。例如，第四源/漏区120d可以形成在第三栅电极134c和元件隔离膜110之间的第二有源区105b中。在一些实施例中，第四源/漏区120d可以是第三电路元件tr3的漏区。
53.第一至第三栅极介电膜132a、132b和132c可以包括例如但不限于氧化硅、氮氧化硅、氮化硅和介电常数高于氧化硅的高k材料。高k材料可以包括例如但不限于以下至少一种：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌、或其组合。
54.在一些实施例中，第一至第三电路元件tr1、tr2和tr3可以是高电压晶体管。例如，第一至第三电路元件tr1、tr2和tr3可以分别包括但不限于厚度为约或更大的第一至第三栅极介电膜132a、132b和132c。
55.第一至第三栅电极134a、134b和134c可以包括例如但不限于以下至少一种：多晶硅(poly si)、非晶硅(a-si)、钛(ti)、氮化钛(tin)、氮化钨(wn)、钛铝(tial)、氮化钛铝(tialn)、氮化钽(tan)、碳化钛(tic)、碳化钽(tac)、碳氮化钽(tacn)、氮化硅钽(tasin)、钽(ta)、钴(co)、钌(ru)、铝(al)、钨(w)和其组合。
56.在一些实施例中，第一至第三电路元件tr1、tr2和tr3可以是高电压晶体管。例如，虽然约5v至约100v的高电压可以被施加到第一至第三栅电极134a、134b和134c，但本发明不限于此。
57.第一至第四源/漏区120a、120b、120c和120d可以分别掺杂有与第一导电类型不同的第二导电类型的杂质。例如，第一至第四源/漏区120a、120b、120c和120d各自可以包括n型杂质。
58.在一些实施例中，第一至第四源/漏区120a、120b、120c和120d可以分别包括低浓度杂质区122a、122b、122c和122d以及高浓度杂质区124a、124b、124c和124d。高浓度杂质区124a、124b、124c和124d可以形成在低浓度杂质区122a、122b、122c和122d内部。低浓度杂质区122a、122b、122c和122d可以围绕高浓度杂质区124a、124b、124c和124d。
59.低浓度杂质区122a、122b、122c和122d以及高浓度杂质区124a、124b、124c和124d可以分别掺杂有第二导电类型的杂质。此时，高浓度杂质区124a、124b、124c和124d的掺杂浓度可以高于低浓度杂质区122a、122b、122c和122d的掺杂浓度。
60.尽管未示出，但是第一至第三电路元件tr1、tr2和tr3还可以分别包括覆盖第一至第三栅电极134a、134b和134c的侧面的栅极间隔物。此外，尽管未示出，但是第一至第三电路元件tr1、tr2和tr3还可以分别包括覆盖第一至第三栅电极134a、134b和134c的上表面的栅极封盖图案。尽管未示出，但是第一至第三电路元件tr1、tr2和tr3还可以包括覆盖第一至第四源/漏区120a、120b、120c和120d、栅极间隔物和栅极封盖图案的蚀刻阻挡膜。
61.层间绝缘膜150可以形成在衬底100上。层间绝缘膜150可以在(例如，可以覆盖)第
一衬底100、元件隔离膜110以及第一至第三电路元件tr1、tr2和tr3上。
62.层间绝缘膜150可以包括例如以下至少一种：氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低k材料。低k材料可以包括例如但不限于以下至少一种：fox(可流动氧化物)、tosz(东燃硅烷)、usg(未掺杂硅玻璃)、bsg(硼硅玻璃)、psg(磷硅玻璃)、bpsg(硼磷硅玻璃)、peteos(等离子体增强四乙基正硅酸盐)、fsg(氟化硅酸盐玻璃)、cdo(碳掺杂氧化硅)、干凝胶、气凝胶、无定形氟化碳、osg(有机硅酸盐玻璃)、聚对二甲苯、bcb(双-苯并环丁烯)、silk、聚酰亚胺、多孔聚合物材料和其组合。
63.在一些实施例中，第一至第三电路元件tr1、tr2和tr3可以形成在相同水平上。如本文所用，“相同水平”是指电路元件由相同的制造工艺形成。
64.栅极接触部142可以连接到第一至第三栅电极134a、134b和134c中的每一个。例如，栅极接触部142可以在与第一衬底100的上表面相交的竖直方向上延伸并穿过层间绝缘膜150。栅极接触部142可以分别电连接到相应的第一至第三栅电极134a、134b和134c以向相应的第一至第三栅电极134a、134b和134c施加电压。
65.栅极接触部142可以包括但不限于金属，例如铝(al)、铜(cu)或钨(w)。
66.源/漏接触部144可以分别连接到相应的第一至第四源/漏区120a、120b、120c和120d。例如，源/漏接触部144可以竖直延伸并穿过层间绝缘膜150。源/漏接触部144可以分别电连接到相应的第一至第四源/漏区120a、120b、120c和120d以向相应的第一至第四源/漏区120a、120b、120c和120d施加电压。
67.源/漏接触部144可以包括例如但不限于诸如铝(al)、铜(cu)或钨(w)等金属。在一些实施例中，栅极接触部142和源/漏接触部144可以形成在相同的水平。例如，栅极接触部142和源/漏接触部144可以包括相同的材料。
68.隔离接触部146可以放置在元件隔离膜110中。隔离接触部146可以与元件隔离膜110竖直重叠。此外，隔离接触部146的至少一部分可以放置在元件隔离膜110中。例如，隔离接触部146可以竖直延伸、穿过层间绝缘膜150并延伸到元件隔离膜110的内部。
69.在一些实施例中，多个隔离接触部146可以放置在多个有源区105a、105b、105c和105d中的每一个周围。例如，如图1所示，多个隔离接触部146中的一些可以插入在第一有源区105a和第二有源区105b之间。此外，多个隔离接触部146中的一些其他隔离接触部可以插入在第一有源区105a和第三有源区105c之间。图1所示的隔离接触部146的数量和布置仅为示例，本发明不限于此。
70.在一些实施例中，插入在第一有源区105a和第二有源区105b之间的隔离接触部146可以沿着第二方向y布置(例如，彼此对准)，并且插入在第一有源区105a和第三有源区105c之间的隔离接触部146可以沿着第一方向x布置(例如，彼此对准)。
71.在一些实施例中，隔离接触部146可以与元件隔离膜110的下表面间隔开。例如，如图3a所示，隔离接触部146的下表面可以与元件隔离膜110的下表面间隔开dt1。在一些实施例中，隔离接触部146与元件隔离膜110的下表面的间隔距离dt1可以是约至约因此，隔离接触部146的下表面可以接触元件隔离膜110，并且隔离接触部146因此可以不穿过元件隔离膜110的下表面。
72.在一些实施例中，隔离接触部146可以穿过间隙填充绝缘膜116并与蚀刻阻挡衬垫114接触。例如，隔离接触部146的下表面可以与沿元件隔离沟槽110t的下表面延伸的蚀刻
阻挡衬垫114的上表面接触。在形成接触孔(例如，图20的第三接触孔146t)以形成隔离接触部146的蚀刻工艺中，蚀刻阻挡衬垫114可以用作蚀刻阻挡膜。
73.在一些实施例中，隔离接触部146可以不完全穿过蚀刻阻挡衬垫114。例如，隔离接触部146的下表面可以通过绝缘衬垫112和蚀刻阻挡衬垫114与元件隔离膜110的下表面间隔开。作为示例，隔离接触部146与元件隔离膜110的下表面的间隔距离dt1可以是绝缘衬垫112的厚度和蚀刻阻挡衬垫114的厚度之和。
74.在一些实施例中，隔离接触部146的宽度w11可以小于元件隔离膜110的宽度。在这种情况下，隔离接触部146可以与元件隔离膜110的侧面间隔开。在一些实施例中，隔离接触部146的宽度w11可以小于间隙填充绝缘膜116的宽度。在这种情况下，隔离接触部146可以与蚀刻阻挡衬垫114的侧面间隔开。
75.可以向隔离接触部146施加电压。施加到隔离接触部146的电压可以在隔离区105i中形成电场以形成势垒。当隔离接触部146与元件隔离膜110的下表面间隔开时，绝缘衬垫112和/或蚀刻阻挡衬垫114可以用作介电膜。
76.例如，当第一电路元件tr1是n型晶体管时，包括n型杂质的第一源/漏区120a可以用作第一电路元件tr1的漏区。此时，可以将地电压或负(一)电压施加到隔离接触部146。例如，可以将0v到约-5v的电压施加到隔离接触部146。结果，可以减少从第一源/漏区120a朝向隔离区105i产生的漏电流。相反，当第一电路元件tr1是p型晶体管时，包括p型杂质的第一源/漏区120a可以用作第一电路元件tr1的漏区。此时，可以将地电压或正( )电压施加到隔离接触部146。
77.在一些实施例中，隔离接触部146距元件隔离膜110的下表面的间隔距离dt1可以小于隔离接触部146距元件隔离膜110的侧面的间隔距离dt2。在这种情况下，形成在元件隔离膜110的下表面(隔离区105i)上的电场可以比形成在元件隔离膜110的侧面上的电场强。
78.隔离接触部146可以包括例如但不限于诸如铝(al)、铜(cu)或钨(w)等金属。在一些实施例中，隔离接触部146可以形成在与栅极接触部142和源/漏接触部144相同的水平上。例如，栅极接触部142、源/漏接触部144和隔离接触部146可以包括相同的材料。
79.参照图1、图2和图3b，在根据一些实施例的半导体器件中，隔离接触部146的至少一部分可以(例如，通过穿过蚀刻阻挡衬垫114的上表面而)放置在蚀刻阻挡衬垫114内部。
80.例如，沿元件隔离沟槽110t的下表面延伸的蚀刻阻挡衬垫114的一部分可以包括从其上表面延伸的第一沟槽114t。隔离接触部146的下部可以形成在第一沟槽114t内部。这允许隔离接触部146的下表面形成为低于沿元件隔离沟槽110t的下表面延伸的蚀刻阻挡衬垫114的上表面。与所示示例不同，在一些实施例中，隔离接触部146可以完全穿透蚀刻阻挡衬垫114(即，穿过蚀刻阻挡衬垫114的上表面和下表面两者)。
81.图4是用于说明根据一些示例实施例的半导体器件的截面图。为了方便说明，将简要地说明或省略以上使用图1至图3b说明的内容的重复部分。
82.参照图4，在根据一些实施例的半导体器件中，元件隔离膜110可以由单层膜形成。
83.例如，元件隔离膜110可以不包括图2的绝缘衬垫112、蚀刻阻挡衬垫114和间隙填充绝缘膜116。在一些实施例中，隔离接触部146可以与元件隔离膜110的下表面间隔开。
84.图5是用于说明根据一些实施例的半导体器件的布局图。图6是沿图5的线b-b’截取的示意性截面图。图7a和图7b是图6的区域r2的各种放大图。为了方便说明，将简要地说
明或省略以上使用图1至图4说明的内容的重复部分。
85.参照图5至图7a，在根据一些实施例的半导体器件中，隔离接触部146可以与隔离区105i接触。
86.例如，隔离接触部146可以在与第一衬底100的上表面相交的竖直方向上延伸并且穿过层间绝缘膜150和元件隔离膜110。
87.在一些实施例中，可以在隔离区105i内部形成接触杂质区160。接触杂质区160可以掺杂有第一导电类型的杂质。例如，接触杂质区160可以包括p型杂质。
88.隔离接触部146可以放置在接触杂质区160上。隔离接触部146可以与接触杂质区160竖直重叠。隔离接触部146可以穿过元件隔离膜110并且可以与接触杂质区160接触。隔离接触部146可以与接触杂质区160接触并向隔离区105i施加电压。
89.例如，当第一电路元件tr1是n型晶体管时，包括n型杂质的第一源/漏区120a可以用作第一电路元件tr1的漏区。此时，可以通过隔离接触部146向接触杂质区160施加地电压或负(-)电压。例如，可以将0v到约-5v的电压施加到隔离接触部146。结果，可以减少从第一源/漏区120a朝向隔离区105i产生的漏电流。相反，当第一电路元件tr1是p型晶体管时，包括p型杂质的第一源/漏区120a可以用作第一电路元件tr1的漏区。此时，可以将地电压或正( )电压通过隔离接触部146施加到接触杂质区160。
90.在一些实施例中，接触杂质区160可以与隔离接触部146形成欧姆接触。只要接触杂质区160与隔离接触部146形成欧姆接触，接触杂质区160的掺杂浓度就可以相对低。
91.在一些实施例中，接触杂质区160可以形成彼此间隔开的多个隔离区。例如，从平面角度来看，每个接触杂质区160可以围绕隔离接触部146。作为示例，如图5所示，每个接触杂质区160可以围绕一个或多个隔离接触部146。
92.在一些实施例中，接触杂质区160的宽度w12可以大于隔离接触部146的宽度w11，如图7a所示。结果，在形成隔离接触部146的过程中，隔离接触部146可以稳定地与接触杂质区160接触。
93.参照图5、图6和图7b，在根据一些实施例的半导体器件中，隔离接触部146的至少一部分可以(例如，通过穿过接触杂质区160的上表面而)放置在接触杂质区160内部。
94.例如，接触杂质区160可以包括从其上表面延伸的第二沟槽160t。隔离接触部146的下部可以形成在第二沟槽160t内部。结果，隔离接触部146的下表面可以形成为低于接触杂质区160的上表面。
95.图8是用于说明根据一些实施例的半导体器件的布局图。为了方便说明，将简要地说明或省略以上使用图5至图7b说明的内容的重复部分。
96.参照图8，在根据一些实施例的半导体器件中，接触杂质区160可以围绕有源区105a、105b、105c和105d中的每一个。
97.例如，接触杂质区160的一部分可以在第一有源区105a和第二有源区105b之间沿第二方向y延伸。接触杂质区160的另一部分可以在第一有源区105a和第三有源区105c之间沿第一方向x延伸。
98.随着半导体器件逐渐高度集成，漏电流的影响也逐渐增大。例如，随着元件隔离膜的宽度逐渐减小，从与元件隔离膜相邻的晶体管产生的沿元件隔离膜表面的漏电流(以下称为隔离漏电流)可能增加。
99.为了防止/阻止该问题，虽然可以在元件隔离膜的下表面上形成高浓度杂质区以形成势垒，但是存在与该元件隔离膜相邻的晶体管的击穿电压降低的问题。例如，当第一源/漏区120a包括第二导电类型(例如，n型)的杂质时，第一导电类型(例如，p型)的杂质可以以高浓度掺杂在隔离区105i中以形成势垒。然而，形成在隔离区105i中的第一导电类型(例如，p型)的杂质可能朝向第一源/漏区120a扩散以降低第一电路元件tr1的击穿电压。
100.相反，根据一些实施例的半导体器件可以通过不在隔离区1051中形成杂质区，或者通过简单地形成低浓度杂质区来控制隔离漏电流。具体地，根据一些实施例的半导体器件可以通过形成在元件隔离膜110中并且被施加电压的隔离接触部146来在隔离区105i中形成势垒。这使得可以提供一种有效地控制漏电流并且提高可靠性和性能的半导体器件。
101.下面将参照图1至图13说明根据一些实施例的非易失性存储器件。
102.图9是用于说明根据一些实施例的非易失性存储器件的示意性框图。图10是用于说明根据一些实施例的非易失性存储器件的示意性截面图。图11和图12是图10的区域r3的各种放大图。为了方便说明，将简要地说明或省略以上使用图1至图8说明的内容的重复部分。
103.参照图9，根据一些实施例的非易失性存储器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。
104.在一些实施例中，第一结构1100f可以放置在第二结构1100s旁边。第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130在内的外围电路结构。第二结构1100s可以是存储单元结构，该存储单元结构包括位线bl、公共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2、以及在位线bl和公共源极线csl之间的存储单元串cstr。
105.在第二结构1100s中，每个存储单元串cstr可以包括与公源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及放置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以根据实施例进行各种修改。
106.在一些实施例中，上晶体管ut1和ut2可以包括串选择晶体管，而下晶体管lt1和lt2可以包括地选择晶体管。第一栅极下线ll1和第二栅极下线ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储单元晶体管mct的栅电极，第一栅极上线ul1和第二栅极上线ul2可以分别是上晶体管ut1和ut2的栅电极。
107.在一些实施例中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个可以在使用栅极感应漏泄(gidl)现象用于擦除存储在存储单元晶体管mct中的数据的擦除操作中使用。
108.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f的内部延伸到第二结构1100s的第一连接布线1115电连接到解码器电路1110。位线bl可以通过从第一结构1100f的内部延伸到第二结构1100s的第二连接布线1125电连接到页缓冲器1120。
109.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct中的至少一个选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器
1120可以由逻辑电路1130控制。在一些实施例中，逻辑电路1130可以通过隔离接触部146连接到解码器电路1110。因此，逻辑电路1130可以控制元件隔离膜(例如，膜110)。例如，逻辑电路1130可以向解码器电路1110的隔离区(例如，图2的区1051)施加电压。
110.参照图10，根据一些实施例的非易失性存储器件可以包括外围电路区peri和单元区cell。
111.外围电路区peri可以包括第一衬底100、层间绝缘膜150、形成在第一衬底100上的多个电路元件tr1、tr2、tr3、220a和220b、与多个电路元件tr1、tr2、tr3、220a和220b中的每一个连接的第一金属层144、146、230a和230b、以及形成在第一金属层144、146、230a和230b上的第二金属层240、240a和240b。
112.在一些实施例中，第一至第三电路元件tr1、tr2和tr3可以提供在外围电路区peri中的解码器电路(例如，图9的解码器电路1110)。在一些实施例中，第四电路元件220a可以提供在外围电路区peri中的逻辑电路(例如，图9的逻辑电路1130)。在一些实施例中，第五电路元件220b可以提供在外围电路区peri中的页缓冲器(例如，图9的页缓冲器1120)。
113.尽管在本说明书中仅示出和说明了第一金属层144、146、230a和230b以及第二金属层240、240a和240b，但是本发明不限于此，并且至少一个或多个金属层可以进一步形成在第二金属层240、240a和240b上。形成在第二金属层240、240a和240b上的一个或多个金属层中的至少一些可以由电阻比形成第二金属层240、240a和240b的铜的电阻低的铝等来形成。
114.在一些实施例中，第一金属层144、146、230a和230b可以由具有相对高电阻的钨形成，而第二金属层240、240a和240b可以由具有相对低电阻的铜形成。
115.层间绝缘膜150可以放置在第一衬底100上以覆盖多个电路元件tr1、tr2、tr3、220a和220b、第一金属层144、146、230a和230b、以及第二金属层240、240a和240b。
116.单元区cell可以提供至少一个存储块。单元区cell可以包括第二衬底310和公共源极线320。多条字线(331，332，333，334，335，336，337和338；统称为330)可以沿与第二衬底310的上表面相交的竖直方向z堆叠在第二衬底310上。绝缘层330i可以交替地堆叠在字线330之间。串选择线(例如，图9的ul1和ul2)和地选择线(例如，图9的ll1和ll2)可以放置在字线330的上部和下部的每一个处，并且多条字线330可以放置在串选择线和地选择线之间。
117.沟道结构ch可以在竖直方向z上延伸并穿过字线330、串选择线和地选择线。如图11和图12所示，沟道结构ch可以包括半导体图案390和信息存储膜392。
118.半导体图案390可以在第三方向z上延伸。虽然半导体图案390被示出为杯状，但这仅是示例，并且半导体图案390也可以具有各种形状，例如圆柱形、方桶形和固体填料形状。半导体图案390可以包括例如但不限于诸如单晶硅、多晶硅、有机半导体材料和碳纳米结构等的半导体材料。
119.信息存储膜392可以插入在半导体图案390和字线330之间。例如，信息存储膜392可以沿半导体图案390的侧面延伸。
120.在一些实施例中，信息存储膜392可以形成为多层膜。例如，信息存储膜392可以包括顺序堆叠在半导体图案390上的隧道绝缘膜392a、电荷存储膜392b和阻挡绝缘膜392c。隧道绝缘膜392a可以包括例如氧化硅或介电常数高于氧化硅的高k材料(例如，氧化铝(al2o3)
和氧化铪(hfo2))。电荷存储膜392b可以包括例如氮化硅。阻挡绝缘膜392c可以包括例如氧化硅或介电常数高于氧化硅的高k材料。在一些实施例中，信息存储膜392还可以包括沿每条字线330的表面延伸的栅极绝缘膜392d。
121.在一些实施例中，沟道结构ch还可以包括填充图案394。填充图案394可以形成为填充具有杯状的半导体图案130的内部。填充图案394可以包括但不限于绝缘材料，例如氧化硅。
122.公共源极线320可以形成为连接到沟道结构ch的半导体图案390。
123.如图11所示，在一些实施例中，沟道结构ch可以穿过公共源极线320并掩埋在第二衬底310中。公共源极线320可以穿过信息存储膜392的一部分并连接到半导体图案390的侧面。
124.如图12所示，在一些实施例中，公共源极线320的至少一部分可以掩埋在第二衬底310中。公共源极线320可以例如通过选择性外延生长(seg)工艺从第二衬底310形成。沟道结构ch可以穿过信息存储膜392的一部分并连接到公共源极线320的上表面。
125.沟道结构ch可以电连接到第一金属层350c和第二金属层360c(图10)。例如，第一金属层350c可以是位线接触部，并且第二金属层360c可以是位线(例如，图9的bl)。在一些实施例中，位线360c可以沿与第二衬底310的上表面平行的一个方向(例如，第二方向y)延伸。在一些实施例中，位线360c可以电连接到第五电路元件220b，该第五电路元件220b提供在外围电路区peri中的页缓冲器(例如，图9的页缓冲器1120)。
126.字线330可以沿与第二衬底310的上表面平行的方向(例如，第一方向x)延伸，并且可以连接到多个单元接触插塞340。字线330和单元接触插塞340可以利用焊盘彼此连接，焊盘是通过具有不同长度的字线330中的至少一些字线的延伸来提供的。第一金属层350b和第二金属层360b可以顺序连接到与字线330连接的单元接触插塞340的上部。
127.在一些实施例中，单元接触插塞340可以电连接到第一至第三电路元件tr1、tr2和tr3，第一至第三电路元件tr1、tr2和tr3提供在外围电路区peri中的解码器电路(例如，图9的解码器电路1110)。例如，与单元接触插塞340连接的第一金属层350b可以通过第二金属层360b连接到第一金属层350d。第一金属层350d可以通过连接接触插塞345连接到第二金属层240。结果，第一至第三电路元件tr1、tr2和tr3可以电连接到字线330。例如，第一电路元件tr1可以电连接到一部分字线330，第二电路元件tr2可以电连接另一部分字线330/字线330之一，第三电路元件tr3仍可以电连接到另一部分字线330/字线330之一。
128.在一些实施例中，第一至第三电路元件tr1、tr2和tr3的工作电压可以与提供页缓冲器(例如，图9的页缓冲器1120)的第五电路元件220b的工作电压不同。例如，第五电路元件220b的工作电压可以大于第一至第三电路元件tr1、tr2和tr3的工作电压。
129.公共源极线接触插塞380可以电连接到公共源极线320。公共源极线接触插塞380由诸如金属、金属化合物或多晶硅等的导电材料形成，并且第一金属层350a可以形成在公共源极线接触插塞380上。
130.在一些实施例中，覆盖第一衬底100的下表面的下绝缘膜201可以形成在第一衬底100下方，并且第一i/o焊盘205可以形成在下绝缘膜201上。第一i/o焊盘205通过第一i/o接触插塞203连接到放置在外围电路区peri中的多个电路元件tr1、tr2、tr3、220a和220b中的至少一个，并且可以通过下绝缘膜201与第一衬底100分离。此外，侧绝缘膜放置在第一i/o
接触插塞203和第一衬底100之间，并且可以将第一i/o接触插塞203和第一衬底100电分离。
131.在一些实施例中，覆盖第二衬底310的上表面的上绝缘膜301可以形成在第二衬底310上方，并且第二i/o焊盘305可以放置在上绝缘膜301上。第二i/o焊盘305可以通过第二i/o接触插塞303连接到放置在外围电路区peri中的多个电路元件tr1、tr2、tr3、220a和220b中的至少一个。
132.在一些实施例中，第二衬底310、公共源极线320等可以不放置在第二i/o接触插塞303所放置的区域中。此外，第二i/o焊盘305可以不在竖直方向z上与字线330重叠。第二i/o接触插塞303在与第二衬底310的上表面平行的方向(例如，第一方向x)上与第二衬底310分开，穿过单元区cell的层间绝缘膜315，并且可以连接到第二i/o焊盘305。
133.在一些实施例中，可以选择性地形成第一i/o焊盘205和第二i/o焊盘305。作为示例，根据一些实施例的非易失性存储器件仅包括放置在第一衬底100上的第一i/o焊盘205，或者可以仅包括放置在第二衬底310上的第二i/o焊盘305。或者，根据一些实施例的非易失性存储器件可以包括第一i/o焊盘205和第二i/o焊盘305两者。
134.在一些实施例中，隔离接触部146可以通过第一i/o接触插塞203或第二i/o接触插塞303电连接到第一i/o焊盘205或第二i/o焊盘305。结果，可以将电压施加到隔离接触部146。
135.图13是用于说明根据一些实施例的非易失性存储器件的示意性截面图。为了方便说明，将简要地说明或省略以上使用图1至图12说明的内容的重复部分。
136.参照图13，根据一些实施例的非易失性存储器件可以具有c2c(芯片到芯片)结构。
137.c2c结构可以指一种结构，其中包括单元区cell的上芯片被制造在第一晶片上，包括外围电路区peri的下芯片被制造在与第一晶片不同的第二晶片上，然后通过接合方式将上芯片和下芯片彼此连接。例如，接合方式可以指将形成在上芯片的最上金属层上的接合金属与形成在下芯片的最上金属层上的接合金属彼此电连接的方式。例如，当接合金属由铜(cu)形成时，接合方式可以是cu-cu接合方式，并且接合金属也可以由铝或钨形成。
138.在一些实施例中，外围电路区peri和单元区cell各自可以包括外部焊盘接合区pa、字线接合区wlba和位线接合区blba。
139.字线接合区wlba可以被定义为其中放置多个单元接触插塞340等的区域。下接合金属271b和272b可以形成在字线接合区wlba的第二金属层240上。在字线接合区wlba中，外围电路区peri的下接合金属271b和272b可以通过接合方式电连接到单元区cell的上接合金属371b和372b。下接合金属271b和272b以及上接合金属371b和372b可以由铝、铜、钨等形成。单元接触插塞340可以在字线接合区wlba中通过单元区cell的上接合金属371b和372b以及外围电路区peri的下接合金属271b和272b连接到外围电路区peri。
140.位线接合区blba可以被定义为其中放置沟道结构ch、位线360c等的区域。位线360c可以在位线接合区blba中电连接到第五电路元件220b。例如，位线360c连接到单元区cell中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到与第五电路元件220b连接的下接合金属271c和272c。
141.公共源极线接触插塞380可以放置在外部焊盘接合区pa中。公共源极线接触插塞380由诸如金属、金属化合物或多晶硅等的导电材料形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380上方。
作为示例，放置公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以被定义为外部焊盘接合区pa。此外，i/o焊盘205和305可以放置在外部焊盘接合区pa中。
142.在单元区cell和外围电路区peri中包括的外部焊盘接合区pa和位线接合区blba中的每一个中，最上金属层的金属图案作为虚拟图案存在，或者最上金属层可以是空的。
143.在外部焊盘接合区pa中，根据一些实施例的非易失性存储器件可以在外围电路区peri的最上金属层上形成形状与单元区cell的上金属图案372a的形状相同的下金属图案273a，以与在单元区cell的最上金属层上形成的上金属图案372a相对应。形成在外围电路区peri的最上金属层上的下金属图案273a可以不连接到外围电路区peri中的其他接触部。
144.此外，在位线接合区域blba中，可以在单元区cell的最上金属层上形成形状与外围电路区peri的下金属图案272d的形状相同的上金属图案372d，以与形成在外围电路区peri的最上金属层上的下金属图案272d相对应。在形成在单元区cell的最上金属层上的上金属图案372d上可以不形成接触部。
145.在下文中，将参照图1至图24说明根据一些实施例的用于制造半导体器件的方法。
146.图14至图20是用于说明根据一些实施例的用于制造半导体器件的方法的中间步骤图。为了方便说明，将简要地描述或省略以上使用图1至图13说明的内容的重复部分。
147.参照图14，在第一衬底100上顺序形成预备栅极介电膜132l、栅电极膜134l和牺牲膜170。
148.预备栅极介电膜132l可以包括例如氧化硅、氮氧化硅、氮化硅和介电常数高于氧化硅的高k材料。
149.栅电极膜134l可以包括例如但不限于以下至少一种：多晶硅(poly si)、非晶硅(a-si)、钛(ti)、氮化钛(tin)、氮化钨(wn)、钛铝(tial)、氮化钛铝(tialn)、氮化钽(tan)、碳化钛(tic)、碳化钽(tac)、碳氮化钽(tacn)、氮化硅钽(tasin)、钽(ta)、钴(co)、钌(ru)、铝(al)、钨(w)及其组合。
150.牺牲膜170可以包括例如但不限于氧化硅。作为示例，牺牲膜170可以包括peox(等离子体增强氧化物)。
151.参考图15，在第一衬底100中形成元件隔离沟槽110t。
152.元件隔离沟槽110t可以定义第一衬底100中的多个有源区105a、105b、105c和105d。此外，元件隔离沟槽110t可以在元件隔离沟槽110t的下表面上的第一衬底100中限定隔离区105i。
153.参照图16，在元件隔离沟槽110t中顺序形成绝缘衬垫112、蚀刻阻挡衬垫114和间隙填充绝缘膜116。
154.绝缘衬垫112可以以共形方式沿元件隔离沟槽110t的下表面和侧面的轮廓延伸。蚀刻阻挡衬垫114可以以共形方式沿绝缘衬垫112的轮廓延伸。间隙填充绝缘膜116可以填充在形成绝缘衬垫112和蚀刻阻挡衬垫114之后剩余的元件隔离沟槽110t的区域。
155.在一些实施例中，蚀刻阻挡衬垫114可以包括相对于绝缘衬垫112和间隙填充绝缘膜116具有蚀刻选择性的材料。作为示例，绝缘衬垫112和间隙填充绝缘膜116可以包括氧化硅，并且蚀刻阻挡衬垫114可以包括氮化硅。
156.参照图17，去除蚀刻阻挡衬垫114的一部分。
157.例如，可以执行蚀刻阻挡衬垫114的凹陷工艺。在一些实施例中，由于绝缘衬垫112
和间隙填充绝缘膜116可以包括相对于蚀刻阻挡衬垫114具有蚀刻选择性的材料，所以可以选择性地去除蚀刻阻挡衬垫114。
158.参照图18，执行平坦化工艺。
159.例如，可以形成绝缘膜，该绝缘膜填充其中去除了蚀刻阻挡衬垫114的区域。随后，可以执行平坦化工艺。平坦化工艺可以包括但不限于例如化学机械抛光(cmp)工艺。结果，可以形成填充元件隔离沟槽110t的元件隔离膜110。
160.在一些实施例中，可以通过平坦化工艺去除牺牲膜170。结果，可以暴露栅电极膜134l的上表面、绝缘衬垫112的上表面和间隙填充绝缘膜116的上表面。
161.参照图19，在第一衬底100上形成第一至第三电路元件tr1、tr2和tr3以及层间绝缘膜150。
162.第一至第三电路元件tr1、tr2和tr3可以形成在有源区105a、105b、105c和105d上。例如，第一电路元件tr1和第二电路元件tr2可以放置在第一有源区105a上，第三电路元件tr3可以放置在第二有源区105b上。
163.随后，可以在第一衬底100上形成覆盖第一至第三电路元件tr1、tr2和tr3的层间绝缘膜150。
164.参照图20，在层间绝缘膜150中形成第一接触孔142t、第二接触孔144t和第三接触孔146t。
165.第一接触孔142t可以穿过层间绝缘膜150以暴露第一至第三栅电极134a、134b和134c。第二接触孔144t可以穿过层间绝缘膜150以暴露第一至第四源/漏区120a、120b、120c和120d。第三接触孔146t可以穿过层间绝缘膜150以暴露元件隔离膜110。
166.在一些实施例中，第三接触孔146t可以穿过层间绝缘膜150和间隙填充绝缘膜116以暴露蚀刻阻挡衬垫114。由于蚀刻阻挡衬垫114可以包括相对于间隙填充绝缘膜116具有蚀刻选择性的材料，所以蚀刻阻挡衬垫114可以在形成第三接触孔146t的工艺中用作蚀刻阻挡膜。
167.第三接触孔146t可以与第一接触孔142t和/或第二接触孔144t同时形成，也可以备选地在形成第一接触孔142t和/或第二接触孔144t之前或在形成第一接触孔142t和/或第二接触孔144t之后形成。
168.随后，参考图2，形成栅极接触部142、源/漏接触部144和隔离接触部146。
169.栅极接触部142可以填充第一接触孔142t。因此，栅极接触部142可以连接到第一至第三栅电极134a、134b和134c中的每一个。源/漏接触部144可以填充第二接触孔144t。因此，源/漏接触部144可以分别连接到相应的第一至第四源/漏区120a、120b、120c和120d。隔离接触部146可以填充第三接触孔146t。因此，隔离接触部146的至少一部分可以放置在元件隔离膜110中。
170.图21至图24是用于说明根据一些实施例的用于制造半导体器件的方法的中间步骤图。为了方便说明，将简要地描述或省略以上使用图1至图20说明的内容的重复部分。作为参考，图21是用于说明图15之后的步骤的图。
171.参考图21，可以在隔离区105i中形成接触杂质区160。
172.例如，接触杂质区160可以形成在由元件隔离沟槽110t暴露的隔离区105i的部分中。接触杂质区160的形成可以包括但不限于例如离子注入工艺。
173.参照图22，在元件隔离沟槽110t中形成元件隔离膜110。
174.尽管元件隔离膜110在图22中被示为仅由单层膜形成，但这仅仅是示例。例如，元件隔离膜110当然可以由多层膜形成。
175.参照图23，在在第一衬底100上形成第一至第三电路元件tr1、tr2和tr3以及层间绝缘膜150。由于第一至第三电路元件tr1、tr2和tr3以及层间绝缘膜150的形成与上面参照图19所说明的类似，因此下面将不提供其详细说明。
176.参照图24，在层间绝缘膜150中形成第一接触孔142t、第二接触孔144t和第三接触孔146t。由于第一接触孔142t和第二接触孔144t的形成与上面参照图20所说明的类似，因此下面将不提供其详细说明。
177.在一些实施例中，第三接触孔146t可以穿过元件隔离膜110以暴露接触杂质区160。第三接触孔146t可以与第一接触孔142t和/或第二接触孔144t同时形成，也可以备选地在形成第一接触孔142t和/或第二接触孔144t之前或在形成第一接触孔142t和/或第二接触孔144t之后形成。
178.随后，参考图6，形成栅极接触部142、源/漏接触部144a和隔离接触部146。由于栅极接触部142、源/漏接触部144和隔离接触部146的形成与以上使用图2说明的类似，因此下面将不提供其详细说明。
179.在下文中，将参照图1至图28说明根据一些实施例的非易失性存储器件。
180.图25是用于说明根据一些实施例的电子系统的示意性框图。图26是用于说明根据一些实施例的电子系统的示意性透视图。图27和图28是沿图26的线i-i’截取的各种示意性截面图。为了方便说明，将简要地说明或省略以上使用图1至图24说明的内容的重复部分。
181.参照图25，根据一些实施例的电子系统1000可以包括半导体(例如，非易失性存储器)器件1100和与半导体器件1100电连接的控制器1200。电子系统1000可以是包括单个或多个半导体器件1100的存储设备，或者是包括存储设备的电子设备。例如，电子系统1000可以是包括单个或多个半导体器件1100的ssd设备(固态驱动设备)、usb(通用串行总线)、计算系统、医疗设备或通信设备。
182.半导体器件1100可以是非易失性存储器件(例如，nand闪存器件)，并且可以是例如上面参照图9至图13描述的非易失性存储器件。半导体器件1100可以通过与逻辑电路1130电连接的i/o焊盘1101与控制器1200通信。i/o焊盘1101可以通过从第一结构1100f的内部延伸到第二结构1100s的i/o连接布线1135电连接到逻辑电路1130。例如，i/o连接布线1135可以是上面参照图9至图13描述的第一i/o接触插塞203或第二i/o接触插塞303。在一些实施例中，隔离接触部146可以通过i/o连接布线1135连接到i/o焊盘1101。例如，如上所述，隔离接触部146可以连接到逻辑电路1130。因此，隔离接触部146可以由控制器1200控制，并且可以将电压施加到隔离接触部146。
183.控制器1200可以包括处理器1210、nand控制器1220和主机接口(i/f)1230。在一些实施例中，电子系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制多个半导体器件1100。
184.处理器1210可以控制包括控制器1200在内的整个电子系统1000的操作。处理器1210可以根据预定固件操作，并且可以控制nand控制器1220访问半导体器件1100。nand控制器1220可以包括处理与半导体器件1100的通信的nand接口1221。用于控制半导体器件
1100的控制命令、要记录在半导体器件1100的存储单元晶体管mct中的数据、要从半导体器件1100的存储单元晶体管mct读取的数据等可以通过nand接口1221发送。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
185.参照图26，根据一些实施例的电子系统2000可以包括主衬底2001、安装在主衬底2001上的主控制器2002、一个或多个半导体封装2003和dram 2004。半导体封装2003和dram 2004可以通过形成在主衬底2001上的布线图案2005连接到主控制器2002。
186.主衬底2001可以包括连接器2006，该连接器2006包括与外部主机耦接的多个引脚。在连接器2006中，多个引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据以下接口中的任何一种与外部主机通信：例如，用于usb(通用串行总线)的m-phy、pci-express(快速外围组件互连)、sata(串行高级技术附件)和ufs(通用闪存)。在一些实施例中，电子系统2000可以通过从外部主机经由连接器2006提供的电力来操作。电子系统2000还可以包括将从外部主机提供的电力分配给主控制器2002和半导体封装2003的pmic(电力管理集成电路)。
187.主控制器2002可以在半导体封装2003中记录数据或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
188.dram 2004可以是用于减小作为数据存储空间的半导体封装2003与外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的dram 2004也可以作为一种高速缓存存储器操作，并且还可以在半导体封装2003的控制操作中提供用于临时存储数据的空间。当dram 2004包括在电子系统2000中时，除了用于控制半导体封装2003的nand控制器之外，主控制器2002还可以包括用于控制dram 2004的dram控制器。
189.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b可以分别是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的半导体芯片2200、放置在半导体芯片2200的每个下表面上的粘合层2300、与半导体芯片2200和封装衬底2100电连接的连接结构2400、以及在封装衬底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
190.封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括i/o焊盘2210。i/o焊盘2210可以与图25的i/o焊盘1101相对应。半导体芯片2200中的每一个可以包括存储块3210和沟道结构3220。存储块3210可以与图10的存储块相对应，并且沟道结构3220可以与图10的沟道结构ch相对应。半导体芯片2200中的每一个可以包括以上使用图9至图13说明的非易失性存储器件。
191.在一些实施例中，连接结构2400可以是与i/o焊盘2210和封装上焊盘2130电连接的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线方式彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些实施例中，在第一半导体封装2003a和第二半导体封装2003b中，代替接合线类型的连接结构2400，半导体芯片2200也可以通过包括硅通孔(tsv)在内的连接结构彼此电连接。
192.在一些实施例中，主控制器2002和半导体芯片2200也可以包括在单个封装中。在
一些实施例中，主控制器2002和半导体芯片2200安装在与主衬底2001不同的另一插入衬底上，并且主控制器2002和半导体芯片2200也可以通过形成在插入衬底上的布线彼此连接。
193.参照图27，在半导体封装2003中，封装衬底210o可以是印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、放置在封装衬底主体部分2120的上表面上的封装上焊盘(图26的2130)、放置在封装衬底主体部分2120的下表面上或通过下表面暴露的下焊盘2125、以及在封装衬底主体部分2120内部与上焊盘2130和下焊盘2125电连接的内部布线2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125也可以通过导电连接2800连接到电子系统2000的主衬底2100的布线图案2005，如图26所示。
194.半导体芯片2200中的每一个可以包括半导体衬底3010以及顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。半导体衬底3010可以与图10的第一衬底100相对应。第一结构3100可以与图10的外围电路区peri相对应，第二结构3200可以与图10的单元区cell相对应。
195.例如，第二结构3200可以包括第二衬底310、多条字线330、沟道结构ch和多个单元接触插塞340。在一些实施例中，如图所示，第一结构3100可以包括元件隔离膜110和隔离接触部146。半导体芯片2200中的每一个还可以包括与第一结构3100电连接的i/o焊盘(图26的焊盘2210)。
196.参考图28，在半导体封装2003a中，半导体芯片2200中的每一个可以包括通过晶片接合方式接合的第一结构3100和第二结构3200。例如，第一结构3100可以与图13的外围电路区peri相对应，第二结构3200可以与图13的单元区cell相对应。
197.图27和图28的半导体芯片2200可以通过接合线形式的连接结构(图26的结构2400)彼此电连接。然而，在一些实施例中，单个半导体封装内部的半导体芯片(例如图27和图28的半导体芯片2200)可以通过包括硅通孔(tsv)的连接结构彼此电连接。