存储器及其制作方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种存储器及其制作方法。


背景技术：

2.存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为只读存储器和随机存取存储器。存储器通常包括电容器以及与电容器连接的晶体管，电容器用来存储代表存储信息的电荷，晶体管是控制电容器的电荷流入和释放的开关。其中，晶体管中形成有源极、漏极和栅极，栅极连接至字线。
3.然而，随着工艺节点的不断缩小，存储器信号干扰的问题越来越严重，如何解决这一问题已成为存储器工艺优化的重要方向。


技术实现要素：

4.本发明实施例提供了一种存储器及其制作方法，有利于减少位于隔离结构两侧的有源区之间的信号干扰。
5.为解决上述问题，本发明实施例提供一种存储器，包括：衬底，所述衬底包括隔离结构和位于相邻所述隔离结构之间的有源区；第一栅极结构，所述第一栅极结构位于所述隔离结构内的第一凹槽内，所述第一栅极结构包括填充于所述第一凹槽的第一栅极，所述第一栅极包括填充于所述第一凹槽底部的第一导电层以及位于所述第一导电层上方的第二导电层，所述第一导电层的材料的功函数大于所述第二导电层的材料的功函数；第二栅极结构，所述第二栅极结构位于所述有源区的第二凹槽内，所述第二栅极结构包括填充于所述第二凹槽的第二栅极，所述第二栅极的材料与所述第二导电层的材料相同。
6.另外，所述第一栅极结构包括覆盖所述第一凹槽底面和侧壁的第一栅介电层，所述第二栅极结构包括覆盖所述第二凹槽底面和侧壁的第二栅介电层，所述第一栅介电层材料与所述第二栅介电层材料相同。
7.另外，所述第一栅极在所述衬底内的深度大于所述第二栅极在所述衬底内的深度。
8.另外，所述隔离结构还包括第三凹槽，在平行于所述衬底表面的方向上，所述第一凹槽的开口宽度大于所述第三凹槽的开口宽度，所述第三凹槽内填充有第三栅极结构，所述第三栅极结构的材料与所述第二栅极结构相同。
9.另外，在垂直于所述衬底表面的方向上，所述第一导电层的顶面低于或平齐于所述第二栅极的底面。
10.另外，所述第一栅极结构还包括第一阻挡层，所述第一阻挡层位于所述第一栅极和所述第一栅介电层之间，所述第二栅极结构还包括第二阻挡层，所述第二阻挡层位于所述第二栅极和所述第二栅介电层之间，所述第一阻挡层材料和所述第二阻挡层材料相同。
11.另外，在垂直于所述衬底表面的方向上，所述第一导电层的厚度为1nm～5nm。
12.另外，所述第一导电层的材料包括氮化钛、钨、镍或钴中的至少一者。
13.另外，所述第二导电层的材料包括钨，所述第一导电层中的钨的晶向包括[100]和[110]，所述第二导电层中的钨的晶向包括[111]、[113]或[116]。
[0014]
相应地，本发明实施例还提供一种存储器的制作方法，包括：提供衬底，所述衬底包括隔离结构和位于相邻所述隔离结构之间的有源区；进行刻蚀工艺，形成位于所述隔离结构内的第一凹槽和有源区的第二凹槽；进行第一沉积工艺，形成填充于所述第一凹槽底部的第一导电层；进行第二沉积工艺，形成第二导电层，第二导电层填充于所述第一导电层上和所述第二凹槽内，第一导电层的功函数大于第二导电层的功函数，填充于所述第一凹槽内的所述第一导电层和所述第二导电层构成第一栅极，填充于所述第二凹槽内的所述第二导电层构成第二栅极。
[0015]
另外，在进行所述第一沉积工艺之前，还包括：形成覆盖所述第一凹槽底面和侧壁的第一栅介电层以及覆盖所述第二凹槽底面和侧壁的第二栅介电层，所述第一栅介电层材料与所述第二栅介电层材料相同。
[0016]
另外，在垂直于所述衬底表面的方向上，形成的位于所述隔离结构内的第一凹槽的深度大于所述有源区内的第二凹槽的深度。
[0017]
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
[0018]
上述技术方案中，第一栅极在第二栅极的基础上增加了材料功函数较大的第一导电层，使得第一栅极结构相对于第二栅极结构具有较大的阈值电压，在施加给第一栅极的工作电压不变的情况下，第一栅极结构的阈值电压增大，工作电压所能够作动的电子数量减少，聚集在隔离结构下方的沟道区域的电子数量减少，沟道较难形成，如此，电子难以通过沟道区域从一有源区跃迁至另一有源区，从而减少位于隔离结构两侧的有源区之间的信号干扰。
[0019]
另外，第一栅极在衬底内的深度大于第二栅极在衬底内的深度，如此，有利于降低字线在隔离结构内的部分的电阻，进而提高字线的信号传输能力。
附图说明
[0020]
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
[0021]
图1至图3为存储器的结构示意图；
[0022]
图4至图17为本发明实施例提供的存储器的制作方法各步骤对应的剖面结构示意图。
具体实施方式
[0023]
参考图1，存储器包括有源区12和位于相邻有源区12之间的隔离结构13；位线10位于有源区12和隔离结构13上方，字线11位于有源区12和隔离结构13内；参考图2，图2为图1所示存储器的第一截面方向的剖面示意图；参考图3，图3为图1所示存储器的第二截面方向的剖面示意图。
[0024]
由于字线11同时位于有源区12和隔离结构13内，因此在刻蚀形成字线11的过程中，除了有源区12内会形成有栅极结构133以外，隔离结构13内也会形成有栅极结构133，栅
极结构133由栅极135和栅介电层134构成。
[0025]
由于隔离结构13内具有栅极结构133，在向字线11施加工作电压时，隔离结构13内的栅极135会作动位于隔离结构13两侧的有源区12内的电子，被作动的电子会聚集在位于隔离结构13下方的沟道区域内，进而形成沟道，电子可以通过沟道在相邻有源区12之间跃迁，进而造成信号干扰。被作动的电子数量与栅极结构133的阈值电压有关，在工作电压相同的情况下，阈值电压越大，栅极135能够作动的电子数量越少。
[0026]
其中，阈值电压的大小与栅极135在第一截面方向aa上的宽度l有关，宽度l越大，栅极135在工作电压下的电场越强，阈值电压越小；此外，阈值电压的大小与还与栅极134在衬底10内的深度d有关，深度d越大，栅极135的电场越强，阈值电压越小。
[0027]
隔离结构13可以根据在第一截面方向aa上的宽度l分为两部分，即第一隔离结构131和第二隔离结构132，第一隔离结构131的宽度l小于第二隔离结构132的宽度l。由于第二隔离结构132的宽度l较宽，第二隔离结构132内的栅极135的电场强度较高，阈值电压较小，因此位于第二隔离结构132两侧的有源区12内的电子更容易受到作动而发生跃迁，进而造成信号干扰问题。
[0028]
相对的，由于第一隔离结构131的宽度l较窄，第一隔离结构131内的栅极135的电场强度较低，阈值电压较大，因此位于第一隔离结构131两侧的有源区12内的电子不容易受到作动而发生跃迁，信号干扰问题相对不严重。
[0029]
为解决上述问题，本发明实施例提供一种存储器及其制作方法，通过在第二导电层的基础上增加位于第一凹槽底部的第一导电层，使得第一栅极结构具有较高的阈值电压而第二栅极结构具有较低的阈值电压，在施加给第一栅极的工作电压不变的情况下，由于第一栅极结构的阈值电压较大，被作动的电子数量较少，聚集在隔离结构下方的沟道区域的电子数量减少，沟道难以形成，如此，电子难以通过沟道区域从一有源区跃迁至另一有源区，从而减少位于隔离结构两侧的有源区之间的信号干扰。
[0030]
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
[0031]
图4至图17为本发明实施例提供的存储器的制作方法各步骤对应的剖面结构示意图。为了便于理解，每一制作步骤都给出了第一截面方向aa和第二截面方向bb的剖面结构示意图。
[0032]
参考图4和图5，提供衬底20，衬底20包括隔离结构21和位于相邻隔离结构21之间的有源区22。
[0033]
本实施例中，在第一截面方向aa上，隔离结构21包括宽度不同的第一隔离结构211和第二隔离结构212，第二隔离结构212的宽度大于第一隔离结构211的宽度。由于刻蚀负载效应的存在，第二隔离结构212在衬底20内的深度大于第一隔离结构211在衬底20内的深度。
[0034]
刻蚀负载效应指的是，在同一刻蚀工艺下，刻蚀形成的凹槽的深度与凹槽的顶部开口宽度有关，顶部开口宽度越大，作用于刻蚀的等离子气体越多，凹槽的深度越深。
[0035]
本实施例中，衬底20顶部还具有介质层20a，介质层20a可起到保护衬底20或者支
撑其他结构的作用。为了图示上的简洁，介质层20a在第一截面方向aa的剖面结构示意图中并未示出。
[0036]
参考图6和图7，进行刻蚀工艺，形成位于隔离结构21内的第一凹槽213和有源区22内的第二凹槽221。
[0037]
本实施例中，第一凹槽213在衬底20内的深度大于第二凹槽221在衬底20内的深度，以使得后续可以填充形成在垂直于衬底20表面方向上厚度较厚的栅极，进而减小字线在第二隔离结构212内的电阻；在其他实施例中，第一凹槽在衬底内的深度等于或小于第二凹槽在衬底内的深度。
[0038]
本实施例中，第一凹槽213的深度大于第二凹槽221的深度，还有利于使得后续填充于第一凹槽213底部的第一导电层与填充于第二凹槽221内的第二栅极在垂直于衬底20表面方向上错开，避免第一导电层的设置影响第二栅极的性能。
[0039]
第一凹槽213在衬底20内的深度与后续形成于第一凹槽213内的第一栅极的电阻以及第一栅极结构的阈值电压有关。具体地，第一栅极结构包括第一栅极和第一栅介电层，在第一栅介电层的厚度相同的情况下，第一凹槽213的深度越深，后续形成的第一栅极在垂直于衬底20方向上的横截面积越大，第一栅极在字线延伸方向上的电阻越小；此外，在填充同一导电材料的情况下，第一凹槽213的深度越深，第一栅极的尺寸越大，第一栅极的电场越强，第一栅极结构的阈值电压越小。
[0040]
本实施例中，第一凹槽213与第二凹槽221在衬底20内的第一深度差d1为第一凹槽213深度的10％～50％，例如20％、30％或40％；。第一深度差d1过小，不利于减小字线在第二隔离结构212内的电阻，且容易使得后续形成的第一导电层在平行于衬底表面的方向上与填充于第二凹槽221内的第二栅极正投影重叠，进而影响第二栅极的性能；第一深度差d1过大，则容易因深宽比过大而造成刻蚀缺陷。
[0041]
本实施例中，刻蚀工艺形成位于第一隔离结构211内的第三凹槽215和第二隔离结构212内的第一凹槽213，在平行于衬底20表面的方向上，第三凹槽215的开口宽度小于第一凹槽213的开口宽度。由于刻蚀负载效应的存在，第三凹槽215的深度小于第一凹槽213的深度。由于第三凹槽215的开口宽度小于第一凹槽213的开口宽度，第三凹槽215的深度小于第一凹槽213的深度，在栅介电层的厚度相同且栅极导电材料相同的情况下，第三凹槽215内的栅极结构的阈值电压小于第一凹槽213内的栅极结构的阈值电压，第二隔离结构212两侧的有源区22的电子容易受到作动而聚集在第二隔离结构212下方的沟道区域内，进而发生电子跃迁以及造成信号干扰。
[0042]
本文以调整第二隔离结构212内的栅极以提高栅极阈值电压作为示例性说明，即第二隔离结构212内的栅极结构与第一隔离结构211内的栅极结构不同，后续仅在第二隔离结构212内形成第一导电层。实际上，第一导电层也可以填充于第三凹槽215内。本实施例中，将第一凹槽213内的栅极结构称为第一栅极结构，将有源区22内的栅极结构称为第二栅极结构，将第三凹槽215内的栅极结构称为第三栅极结构，第三栅极结构的材料与第二栅极结构的材料相同。
[0043]
参考图8和图9，形成覆盖第一凹槽213底面和侧壁的第一栅介电层214以及覆盖第二凹槽221底面和侧壁的第二栅介电层222。
[0044]
本实施例中，在同一道沉积工艺中，形成第一栅介电层214和第二栅介电层222，第
一栅介电层214的材料与第二栅介电层222的材料相同。此外，第一栅介电层214还位于有源区22上方。
[0045]
第一栅介电层214的厚度与第一栅极结构的阈值电压和字线在第二隔离结构212内的电阻有关。具体地，第一栅介电层214的厚度越厚，第一栅介电层214对第一栅极的电场的隔离效果就越强，且由于第一栅介电层214较厚，第一栅极的预留空间就较少，第一栅极的尺寸就较小，第一栅极的电场就较弱，第一栅极结构的阈值电压就越大；此外，第一栅极的尺寸越小，字线在第二隔离结构212内的电阻就越小。
[0046]
为使得第一栅极结构具有较大的阈值电压，同时使得字线在第二隔离结构212内具有较低的电阻，可以设置第一栅介电层214在垂直于衬底20表面方向上的第一厚度d2大于在平行于衬底20表面方向上的第二厚度d3。
[0047]
本实施例中，参考图10至图13，进行第一沉积工艺，形成填充于第一凹槽213底部的第一导电层23。
[0048]
其中，第一沉积工艺包括：形成填充满第一凹槽213和第二凹槽221的第一导电膜231；对第一导电膜231进行刻蚀，形成仅填充于第一凹槽213底部的第一导电层23。
[0049]
本实施例中，第一导电层23的材料的功函数大于后续形成的第二导电层的材料的功函数。如此，有利于提高第二隔离结构212内的第一栅极的功函数，进而提高第一栅极结构的阈值电压。第一栅极结构的阈值电压越大，在施加相同的工作电压的情况下，就越难形成沟道，即电子就越难从第二隔离结构212一侧的有源区22跃迁至另一侧的另一有源区22，如此，有利于减少第二隔离结构212相邻两侧的有源区22之间的信号干扰。
[0050]
本实施例中，第一导电层23的材料包括氮化钛、钨、镍或钴中的至少一者，其中，第一导电层23中的钨的晶向包括[100]和[110]。需要说明的是，当后续形成的第二导电层的材料也是钨时，第二导电层中的钨的晶向包括[111]、[113]或[116]，即第二导电层中的钨的功函数小于第一导电层23中的钨的功函数。
[0051]
本实施例中，在垂直于衬底20表面的方向上，第一导电层23的厚度为1nm～5nm，例如为2nm、3nm或4nm。第一导电层23的厚度过薄，则对于阈值电压的提升较小，对信号干扰问题的抑制作用较弱；第一导电层23的厚度过厚，则可能会影响有源区22内的第二栅极结构的性能。
[0052]
本实施例中，在形成第一导电层23之前，还会形成覆盖第一栅介电层214底面和侧壁的第一阻拦层(未图示)以及覆盖第二栅介电层222底面和侧壁的第二阻拦层(未图示)，第一阻拦层的材料可与第二阻拦层的材料相同。阻拦层用于阻拦栅极内的金属离子迁移至栅介电层和衬底20内。第一阻拦层和第二阻拦层可在同一工艺步骤中形成。
[0053]
参考图14和图15，进行第二沉积工艺，形成第二导电层24，第二导电层24填充于第一导电层23上和第二凹槽221内。
[0054]
本实施例中，填充于第一凹槽213内的第一导电层23和第二导电层24构成第一栅极，第一栅极和第一栅介电层214构成第一栅极结构，填充于第二凹槽221内的第二导电层24构成第二栅极，第二栅极与第二栅介电层222构成第二栅极结构。
[0055]
参考图16和图17，形成隔离层25。
[0056]
隔离层25用于起到电隔离的作用，隔离层25的材料包括氮化硅。
[0057]
本实施例中，在第二栅极的基础上增加了材料功函数较大的第一导电层以构成第
一栅极，第一栅极结构相对于第二栅极结构具有较大的阈值电压，在施加给第一栅极的工作电压不变的情况下，由于第一栅极结构的阈值电压增大，被作动的电子数量减少，聚集在隔离结构下方的沟道区域的电子数量减少，沟道难以形成，如此，电子难以通过沟道区域从一有源区跃迁至另一有源区，从而减少位于隔离结构两侧的有源区之间的信号干扰。
[0058]
相应地，本发明实施例还提供一种存储器，存储器可采用上述存储器的制作方法形成。
[0059]
参考图16和图17，存储器包括：衬底20，衬底20包括隔离结构21和位于相邻隔离结构21之间的有源区22；第一栅极结构(未标示)，第一栅极结构位于隔离结构21内的第一凹槽213内，第一栅极结构包括填充于第一凹槽213的第一栅极(未标示)，第一栅极包括填充于第一凹槽213底部的第一导电层23以及位于第一导电层23上方的第二导电层24，第一导电层23的材料的功函数大于第二导电层24的材料的功函数；第二栅极结构(未标示)，第二栅极结构位于有源区22的第二凹槽221内，第二栅极结构包括填充于第二凹槽221的第二栅极(未标示)，第二栅极的材料与第二导电层的材料相同。
[0060]
本实施例中，第一栅极结构包括覆盖第一凹槽213底面和侧壁的第一栅介电层214，第二栅极结构包括覆盖第二凹槽221底面和侧壁的第二栅介电层222，第一栅介电层214的材料与第二栅介电层222的材料相同。
[0061]
本实施例中，第一栅极在衬底20内的深度大于第二栅极在衬底20内的深度。
[0062]
本实施例中，隔离结构21还包括第三凹槽(未标示)，在平行于衬底20表面的方向上，第一凹槽213的开口宽度大于第三凹槽的开口宽度，第三凹槽内填充有第三栅极结构，第三栅极结构与第二栅极结构的材料相同。
[0063]
本实施例中，在垂直于衬底20表面的方向上，第一导电层23的顶面低于或平齐于第二栅极的底面。
[0064]
本实施例中，第一栅极结构还包括第一阻挡层，第一阻挡层位于第一栅极和第一栅介电层214之间，第二栅极结构还包括第二阻拦层，第二阻拦层位于第二栅极和第二栅介电层222之间，第一阻拦层材料与第二阻拦层材料相同。
[0065]
本实施例中，在垂直于衬底20表面的方向上，第一导电层23的厚度为1nm～5nm，例如为2nm、3nm或4nm。
[0066]
本实施例中，第一导电层23的材料包括氮化钛、钨、镍或钴中的至少一者，其中，第一导电层23中的钨的晶向包括[100]和[110]。需要说明的是，当后续形成的第二导电层的材料也是钨时，第二导电层中的钨的晶向包括[111]、[113]或[116]，即第二导电层中的钨的功函数小于第一导电层23中的钨的功函数。
[0067]
本实施例中，第一栅极在第二栅极的基础上增加了材料功函数较大的第一导电层，使得第一栅极结构相对于第二栅极结构具有较大的阈值电压，在施加给第一栅极的工作电压不变的情况下，第一栅极结构的阈值电压增大，工作电压所能够作动的电子数量减少，聚集在隔离结构下方的沟道区域的电子数量减少，沟道较难形成，如此，电子难以通过沟道区域从一有源区跃迁至另一有源区，从而减少位于第二隔离结构两侧的有源区之间的信号干扰。
[0068]
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。