半导体器件及其形成方法与流程

1.本技术的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体集成电路(ic)工业经历了指数级增长。ic材料和设计中的技术进步已经产生了多代ic，其中每一代都具有比上一代更小且更复杂的电路。在ic发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这样的缩小也增加了处理和制造ic的复杂性。
3.例如，随着ic技术向更小的技术节点发展，已经引入多栅极金属氧化物半导体场效应晶体管(多栅极mosfet或多栅极器件)，以通过增加栅极沟道耦接、减小断态电流以及减小短沟道效应(sce)来提高栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构(也称为栅极堆叠件)或其部分的器件。鳍式场效应晶体管(finfet)和多桥沟道(mbc)晶体管是多栅极器件的实例，它们已成为高性能和低泄漏应用的流行和有前途的候选器件。finfet具有由多于一侧上的栅极结构包裹的升高的沟道(例如，栅极包裹半导体材料的从衬底延伸的“鳍”的顶部和侧壁)。mbc晶体管具有可以部分或完全在沟道区域周围延伸的栅极结构，以在两侧或更多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，所以mbc晶体管也可以称为环绕栅晶体管(sgt)或全环栅(gaa)晶体管。
4.为了继续在更小的技术节点中为mbc晶体管提供期望的缩放和增加的密度，已经引入介电鳍(也称为混合介电鳍或混合鳍)以在栅极结构之间提供隔离。随着进一步减小栅极临界尺寸(cd)，栅极结构之间的寄生电容可能会降低器件性能，诸如电路速度和串扰耦接，即使介电鳍由低k介电材料制成。提高mbc晶体管栅极结构之间的隔离的措施可能在形成隔离结构同时进一步减小寄生电容方面面临的挑战。虽然现有的半导体器件通常足以满足其预期目的，但是它们并非在所有方面都令人满意。


技术实现要素：

5.本技术的一些实施例提供了一种形成半导体器件的方法，包括：提供包括前侧和背侧的工件，所述工件包括衬底、位于所述衬底上方的隔离部件、从所述衬底突出并且穿过所述隔离部件的第一鳍形结构以及从所述衬底突出并且穿过所述隔离部件的第二鳍形结构，其中，所述衬底位于所述工件的背侧处，并且所述第一鳍形结构和所述第二鳍形结构位于所述工件的前侧处；在所述第一鳍形结构和所述第二鳍形结构之间形成介电鳍；分别在所述第一鳍形结构和所述第二鳍形结构上方形成第一栅极结构和第二栅极结构；从所述工件的背侧蚀刻所述隔离部件以形成暴露所述介电鳍的沟槽；从所述工件的背侧蚀刻所述介电鳍，从而形成延伸沟槽；以及在所述延伸沟槽上方沉积密封层，其中，所述密封层覆盖所述第一栅极结构和所述第二栅极结构之间的气隙。
6.本技术的另一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形
成多个沟道构件，所述沟道构件垂直堆叠；形成邻接所述沟道构件的横向端部的介电鳍；形成接合所述沟道构件的每个的栅极结构；去除所述衬底，从而暴露所述介电鳍的底面；去除所述介电鳍，从而形成暴露所述栅极结构的侧壁的沟槽；以及在所述沟槽上方沉积介电层，所述介电层在所述沟槽中捕获空隙。
7.本技术的又一些实施例提供了一种半导体器件，包括：垂直堆叠的第一多个沟道构件；垂直堆叠的第二多个沟道构件；第一栅极结构，接合所述第一多个沟道构件；第二栅极结构，接合所述第二多个沟道构件；第一金属布线层，位于所述半导体器件的前侧处；第二金属布线层，位于所述半导体器件的背侧处，其中，所述第一栅极结构和所述第二栅极结构垂直堆叠在所述第一金属布线层和所述第二金属布线层之间；以及隔离结构，垂直堆叠在所述第一金属布线层和所述第二金属布线层之间，其中，所述隔离结构包括横向堆叠在所述第一栅极结构和所述第二栅极结构之间的气隙。
附图说明
8.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
9.图1a和图1b示出了根据本发明的一个或多个方面的用于制造半导体器件的示例性方法的流程图。
10.图2a、图2b、图2c、图3a、图3b、图3c、图4a、图4b、图4c、图5a、图5b、图5c、图6a、图6b、图6c、图7a、图7b、图7c、图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b、图12c、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b、图17c、图18a、图18b、图18c、图19a、图19b、图19c、图20a、图20b、图20c、图21a、图21b、图21c、图22a、图22b、图22c、图23a、图23b、图23c、图24a、图24b、图24c、图25a、图25b、图25c、图26a、图26b、图26c、图27a、图27b、图27c、图28a、图28b、图28c、图29a、图29b、图29c、图30a、图30b、图30c、图31a、图31b、图31c、图32a、图32b、图32c示出了根据本发明的一个或多个方面在图1a和图1b的方法中的各个制造阶段期间的工件的局部截面图。
具体实施方式
11.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
12.此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下本发明中，位于、连接至和/或耦接至另一部件的部件的形成可以包括部件直接接触形成的实施
例，并且也可以包括介于部件之间形成额外部件从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在
…
之上”、“在
…
上方”、“在
…
下方”、“在
…
之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同方位。此外，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖在包括所描述数值的合理范围内的数值，诸如在所描述数值的 /-10％内或本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
13.本发明总体上涉及半导体器件及其制造，并且更具体地涉及含气隙的隔离结构，以提高具有减小的寄生电容的栅极结构之间的隔离。
14.为了提高驱动电流以满足设计需要，mbc晶体管可以包括薄且宽的纳米级沟道构件。这样的mbc晶体管也可以称为纳米片晶体管。虽然纳米片晶体管能够提供令人满意的驱动电流和沟道控制，但是它们的宽纳米片沟道构件可能使得减小单元尺寸具有挑战性。在一些示例性结构中，可以实施鱼骨结构或叉片结构以减小单元尺寸。在鱼骨结构或叉片结构中，沟道构件的相邻堆叠件可以由介电鳍(也称为混合介电鳍或混合鳍)分开。不管是鱼骨结构还是叉片结构，沟道构件之间的紧密接近导致接合相应沟道构件的栅极结构(也称为栅极堆叠件)之间的紧密接近，并且从而导致栅极结构之间的高寄生电容。
15.虽然已经引入低k介电材料或极低k介电材料以形成介电鳍作为栅极隔离结构，但是随着进一步减小栅极cd，寄生电容仍然对进一步的器件性能带来挑战，诸如电路速度和串扰耦接。除了使用低k或极低k介电材料之外，另一方法是实现气隙，其以包含气隙的栅极隔离结构的形式提供。即使金属部件附近的小气隙也可能导致整体有效介电常数(k)的显著提高；例如，相邻金属部件之间的体积约35％至约40％的气隙可以减少约15％的寄生电容。如本文所用，术语“气隙”用于描述由周围实质性部件限定的空隙，其中空隙可以包含空气、氮、环境气体、制造工艺中使用的气态化学物质或它们的组合。
16.现在将参考附图更详细描述本发明的各个方面。图1a和图1b共同示出了形成半导体器件的方法100的流程图。方法100仅是实例，并不旨在将本发明限制为方法100中明确示出的内容。可以在方法100之前、期间和之后提供额外步骤，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些步骤。为了简单的原因，本文并未详细描述所有步骤。下面结合图2a至图32c描述方法100，图2a至图32c示出了根据方法100的实施例处于制造的不同阶段的工件200的局部截面图。因为半导体器件将由工件200形成，所以根据上下文的需要，工件200可以称为半导体器件200或器件200。为了更好地说明本发明的各个方面，以大写字母a结尾的图的每个示出了要形成的晶体管的源极/漏极区域的局部截面图(即，源极区域或漏极区域中的y-z平面中的垂直于沟道构件的纵向的切口)，以大写字母b结尾的图的每个示出了要形成的晶体管的沟道区域中的局部截面图(即，沟道区域中的y-z平面中的沿栅极结构的纵向并且垂直于沟道构件的纵向的切口)，并且以大写字母c结尾的图的每个示出了沿要形成的晶体管的沟道构件的纵向的局部截面图(即，x-z平面中的沿沟道构件的纵向并且穿过沟道区域和邻接的源极/漏极区域的切口)。贯穿图2a至图32c，x方向、y方向和z方向彼此垂直并且一致地使用。此外，贯穿本发明，相同的参考标号用于表示相同的部件。虽然在图中示出了包括鱼骨或叉片晶体管的实施例，但是本发明不限于此并且可以适用于其它多栅极器件，诸如其它类型的mbc晶体管或finfet。
17.参考图2a至图2c，方法100包括框102(图1a)，其中接收工件200。工件200包括衬底202和设置在衬底202上的堆叠件204。在一个实施例中，衬底202可以是硅(si)衬底。在一些其它实施例中，衬底202可以包括其它半导体材料，诸如锗(ge)、硅锗(sige)或iii-v族半导体材料。示例性iii-v族半导体材料可以包括砷化镓(gaas)、磷化铟(inp)、磷化镓(gap)、氮化镓(gan)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、磷化镓铟(gainp)和砷化铟镓(ingaas)。衬底202可以包括多个n型阱区域和多个p型阱区域。p型阱区域可以掺杂有p型掺杂剂(即，硼(b))。n型阱区域可以掺杂有n型掺杂剂(即，磷(p)或砷(as))。
18.在图2a至图2c中所示的一些实施例中，堆叠件204可以包括衬底202上方的底部牺牲层206b、底部牺牲层206b上方的叠加半导体层208b、叠加半导体层208b上方的交替的沟道层208和牺牲层206以及牺牲层206和沟道层208上方的顶部牺牲层206t。底部牺牲层206b、叠加半导体层208b、顶部牺牲层206t、牺牲层206和沟道层208可以使用外延工艺沉积。示例性外延工艺可以包括气相外延(vpe)、超高真空cvd(uhv-cvd)、分子束外延(mbe)和/或其它合适的工艺。沟道层208和牺牲层206可以具有不同的半导体组分。在一些实施方式中，沟道层208由硅(si)形成，并且牺牲层206由硅锗(sige)形成。牺牲层206中的额外锗(ge)含量允许选择性去除或凹进牺牲层206而不会对沟道层208造成基本损坏。牺牲层206和沟道层208交替设置，从而使得牺牲层206交错沟道层208。图2a至图2c示出了牺牲层206的两个(2)层和沟道层208的两个(2)层交替且垂直布置，这仅用于说明目的，并不旨在限制超出权利要求中具体叙述的内容。层的数量取决于用于半导体器件200的沟道构件208的期望数量。在一些实施例中，沟道层208的数量在1和6之间。
19.底部牺牲层206b可以由硅锗(sige)形成。在一个实施例中，底部牺牲层206b的锗含量可以与牺牲层206的锗含量相同。在另一实施例中，与牺牲层206不同，底部牺牲层206b的锗含量可以小于牺牲层206的锗含量。例如，牺牲层206的锗含量的摩尔比可以在约20％和约30％之间，并且底部牺牲层206b的锗含量可以是牺牲层206的锗含量的约80％至约90％。在一些情况下，底部牺牲层206b的锗含量的摩尔比可以在约16％和约27％之间。底部牺牲层206b沿z方向可以比牺牲层206的每个厚。在一些情况下，牺牲层206的每个可以具有在约4nm和约15nm之间的厚度，而底部牺牲层206b可以具有在约8nm和约30nm之间的厚度。如下面将描述的，底部牺牲层206b在稍后的器件背侧减薄工艺中用作蚀刻停止层或机械研磨停止层。
20.叠加半导体层208b和衬底202都可以包括块状单晶硅(si)。可选地，叠加半导体层208b和衬底202可以包括相同或不同的半导体组分，它们的每个可以包括但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、inp或它们的组合。
21.像牺牲层206一样，顶部牺牲层206t可以由硅锗(sige)形成。在一些情况下，牺牲层206和顶部牺牲层206t的组分基本相同。顶部牺牲层206t可以比牺牲层206厚并且用于保护堆叠件204在制造工艺期间免受损坏。在一些情况下，顶部牺牲层206t的厚度可以在约20nm和约40nm之间，而牺牲层206的厚度可以在约4nm和约15nm之间。
22.参考图3a至图3c，方法100包括框104(图1a)，其中图案化堆叠件204和衬底202以形成由鳍沟槽212分隔开的鳍形结构210。为了图案化堆叠件204和衬底202，在顶部牺牲层206t上方沉积硬掩模层214。然后图案化硬掩模层214以用作蚀刻掩模以图案化顶部牺牲层206t、堆叠件204和衬底202的顶部。在一些实施例中，硬掩模层214可以使用cvd、等离子体
增强cvd(pecvd)、原子层沉积(ald)、等离子体增强ald(peald)或合适的沉积方法来沉积。硬掩模层214可以是单层或多层。当硬掩模层214是多层时，硬掩模层214可以包括垫氧化物和垫氮化物层。在可选实施例中，硬掩模层214可以包括硅(si)。鳍形结构210可以使用合适的工艺来图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除材料层，并且然后剩余的间隔件或芯轴可以用于图案化硬掩模层214，并且然后图案化的硬掩模层214可以用作蚀刻掩模以蚀刻堆叠件204和衬底202以形成鳍形结构210。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其它合适的工艺。
23.如图3a至图3c中所示，鳍形结构210的每个包括由衬底202的部分形成的基部210base和由堆叠件204形成的顶部210top。顶部210top设置在基部210base上方。鳍形结构210从衬底202沿x方向纵向延伸并且沿z方向垂直延伸。沿y方向，鳍形结构210由鳍沟槽212分隔开。鳍沟槽212的每个(诸如所示实施例中的鳍沟槽212a和212b)可以在相邻鳍形结构210之间限定相同或不同的间隔。在所示的实施例中，鳍沟槽212a沿y方向比鳍沟槽212b宽以提供更大的间隔。如图3a和图3b中所示，鳍沟槽212a限定第一间隔s1，并且鳍沟槽212b限定第二间隔s2。第一间隔s1大于第二间隔s2。在一些情况下，第一间隔s1在约25nm和约40nm之间，并且第二间隔s2在约10nm和约25nm之间。在各个实施例中，s1和s2之间的差(s1-s2)至少为8nm，这有利于形成鱼骨状或叉片结构。类似地，鳍形结构210每个(诸如所示实施例中的鳍形结构210a、210b和210c)可以具有相同或不同的宽度。如图3a和图3b中所示，鳍形结构210a具有第一宽度w1，并且鳍形结构210b/210c具有第二宽度w2。第一宽度w1大于第二宽度w2。在一些情况下，第一宽度w1在约10nm和约100nm之间，并且第二宽度w2在约10nm和约40nm之间。如下面将描述的，较窄的鳍沟槽212b和较窄的鳍形结构210b/210c共同允许形成具有鱼骨结构或叉片结构中的沟道构件的堆叠件的mbc晶体管，而较宽的鳍沟槽212a和较宽的鳍形结构210a共同允许形成具有纳米片沟道构件的mbc晶体管。
24.参考图4a至图4c和图5a至图5c，方法100包括框106(图1a)，其中在鳍沟槽212中形成隔离部件216。隔离部件216可以称为浅沟槽隔离(sti)部件216。在形成隔离部件216的示例性工艺中，在工件200上方沉积介电材料，利用介电材料填充鳍沟槽212。在一些实施例中，介电材料可以包括正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅玻璃(bsg)和/或其它合适的介电材料。在各个实例中，在框106中，介电材料可以通过可流动cvd(fcvd)、旋涂和/或其它合适的工艺来沉积。然后例如通过化学机械抛光(cmp)工艺减薄并且平坦化沉积的介电材料，直至硬掩模层214暴露，如图4a至图4c中所示。在平坦化之后，沉积的介电材料在回蚀工艺中凹进，直至鳍形结构210的顶部210top，特别是牺牲层206和沟道层208，上升至隔离部件216之上。硬掩模层214也可以在回蚀工艺中去除。在所示的实施例中，叠加半导体层208b的顶部也可以上升至隔离部件216之上，如图5a至图5c中所示。此时，基部210base、底部牺牲层206b和叠加半导体层208b的底部由隔离部件216围绕。隔离部件216减小了鳍沟槽212的深度。
25.参考图6a至图6c和图7a至图7c，方法100包括框108(图1a)，其中形成第一介电鳍
218。在所示的实施例中，在框108中，第一介电鳍218形成在较窄的鳍沟槽212b中。形成第一介电鳍218的示例性工艺包括在工件200上方(包括在较宽的鳍沟槽212a中)依次共形沉积第一介电层220和第二介电层222。第二介电层222由第一介电层220围绕。第一介电层220可以使用cvd、ald或合适的方法来共形沉积。第一介电层220内衬鳍沟槽212a和212b的侧壁和底面。然后使用cvd、高密度等离子体cvd(hdpcvd)和/或其它合适的工艺在第一介电层220上方共形沉积第二介电层222。在一些情况下，第二介电层222的介电常数小于第一介电层220的介电常数。第一介电层220可以包括硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。在一个实施例中，第一介电层220包括氧化铝。第二介电层222可以包括氧化硅、碳化硅、氮氧化硅、碳氮氧化硅或合适的介电材料。在一个实施例中，第二介电层222包括氧化硅。在图6a至图6c中所示的一些实施例中，由于鳍沟槽212之间的宽度差异，第二介电层222完全填充较窄的鳍沟槽212b，但是不完全填充较宽的鳍沟槽212a。随后，示例性工艺回蚀共形沉积的介电层220和222以暴露顶部牺牲层206t并且从较宽的鳍沟槽212a去除介电层220和222。在一些实施例中，可以在干蚀刻工艺中回蚀介电层220和222，该干蚀刻工艺使用氧、氮、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。在一些实施方式中，回蚀可以包括指向第二介电层222的第一阶段以及指向第一介电层220的第二阶段。与完全由介电层220和222填充的较窄的鳍沟槽212b不同，较宽的鳍沟槽212a允许蚀刻剂从沟槽内部蚀刻介电层220和222的侧壁和底面，从而使得介电层220和222以比从较窄的鳍沟槽212b快的速率从较宽的鳍沟槽212a去除。如图7a至图7c中所示，在框108结束时，介电层220和222从较宽的鳍沟槽212a去除，而介电层220和222共同限定较窄的鳍沟槽212b中的第一介电鳍218。
26.参考图8a至图8c和图9a至图9c，方法100包括框110(图1a)，其中形成第二介电鳍224。在所示的实施例中，在框110中，第二介电鳍224形成在较宽的鳍沟槽212a中。形成第二介电鳍224的示例性工艺包括，随着更宽的鳍沟槽212a在框108结束时暴露，在工件200上方(包括在更宽的鳍沟槽212a的侧壁上方)沉积包覆层226。在一些实施例中，包覆层226可以具有类似于牺牲层206或顶部牺牲层206t的组分的组分。在一个实例中，包覆层226可以由硅锗(sige)形成。它们的共同组分允许在随后的蚀刻工艺中选择性且同时去除牺牲层206和包覆层226。在一些实施例中，包覆层226可以使用气相外延(vpe)或分子束外延(mbe)共形和外延生长。如图8a至图8c中所示，包覆层226选择性设置在较宽的鳍沟槽212a中的暴露的侧壁表面上。取决于包覆层226的选择性生长的程度，可以实施回蚀工艺以暴露隔离部件216。随后，示例性工艺将第三介电层228和第四介电层230共形沉积至沟槽212a中，如图9a至图9b中所示。第四介电层230由第三介电层228围绕。第三介电层228的组分和形成可以与第一介电层220的那些相同或基本类似，而第四介电层230的组分和形成可与第二介电层222的那些相同或基本类似。可选地，第三介电层228的组分和形成可以与第一介电层220的那些不同，而第四介电层230的组分和形成可以与第二介电层222的那些不同。在一些实施例中，第三介电层228可以使用cvd、hdpcvd或可流动cvd(fcvd)沉积，并且第四介电层230可以使用fcvd沉积。在沉积介电层228和230之后，使用化学机械抛光(cmp)工艺平坦化工件200以暴露顶部牺牲层206t。如图9a至图9c中所示，在cmp工艺结束时，介电层228和230共同
限定较宽的鳍沟槽212a中的第二介电鳍224。在各个实施例中，第二介电鳍224的宽度可以与第一介电鳍218的宽度相同或比第一介电鳍218的宽度宽。
27.参考图10a至图10c，方法100包括框112(图1a)，其中去除鳍形结构210中的顶部牺牲层206t。在框112中，蚀刻工件200以选择性去除顶部牺牲层206t和包覆层226的部分以暴露最顶部沟道层208，而基本不损坏介电鳍218和224。在一些情况下，因为顶部牺牲层206t和包覆层226由硅锗(sige)形成，所以框112中的蚀刻工艺可以对硅锗(sige)具有选择性。例如，包覆层226和顶部牺牲层206t可以使用包括氢氧化铵(nh4oh)、氟化氢(hf)、过氧化氢(h2o2)或它们的组合的选择性湿蚀刻工艺来蚀刻。在去除顶部牺牲层206t和包覆层226的部分之后，介电鳍218和224上升至最顶部沟道层208之上。
28.参考图11a至图11c，方法100包括框114(图1a)，其中在鳍形结构210的沟道区域上方形成伪栅极堆叠件240。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件240用作功能栅极结构的占位符。其它工艺和配置也是可能的。在所示的实施例中，伪栅极堆叠件240包括伪介电层242和设置在伪介电层242上方的伪电极244。为了图案化的目的，在伪栅极堆叠件240上方沉积栅极顶部硬掩模246。栅极顶部硬掩模246可以是多层并且包括氮化硅掩模层248和氮化硅掩模层248上方的氧化硅掩模层250。鳍形结构210的位于伪栅极堆叠件240下面的区域可以称为沟道区域。鳍形结构210中的沟道区域的每个夹在两个源极/漏极区域之间以用于源极/漏极形成。在示例性工艺中，伪介电层242通过cvd毯式沉积在工件200上方。然后在伪介电层242上方毯式沉积用于伪电极244的材料层。然后使用光刻工艺图案化伪介电层242和用于伪电极244的材料层以形成伪栅极堆叠件240。在一些实施例中，伪介电层242可以包括氧化硅，并且伪电极244可以包括多晶硅(poly硅)。
29.参考图12a至图12c，方法100包括框116(图1a)，其中沿伪栅极堆叠件240的侧壁形成栅极间隔件252。栅极间隔件252可以包括两个或多个栅极间隔件层。用于栅极间隔件252的介电材料可以选择为允许选择性去除伪栅极堆叠件240。合适的介电材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅、氮氧化硅和/或它们的组合。在示例性工艺中，栅极间隔件252可以使用cvd、次大气压cvd(sacvd)或ald共形沉积在工件200上方，并且然后各向异性蚀刻以去除水平部分，而栅极间隔件252的垂直部分保留在伪栅极堆叠件240的侧壁上。
30.仍然参考图12a至图12c，方法100包括框118(图1a)，其中鳍形结构210的源极/漏极区域凹进以形成源极凹槽和漏极凹槽，统称为源极/漏极凹槽254(或源极/漏极沟槽254)。利用伪栅极堆叠件240和栅极间隔件252作为蚀刻掩模，各向异性蚀刻工件200以在鳍形结构210的源极/漏极区域上方形成源极/漏极凹槽254。在所示的实施例中，框118中的操作从源极/漏极区域去除牺牲层206、沟道层208、包覆层226以及叠加半导体层208b的顶部，从而暴露隔离部件216。在一些实施例中，源极/漏极凹槽254可以延伸至叠加半导体层208b中并且位于隔离部件216的顶面下方。框118中的各向异性蚀刻可以包括干蚀刻工艺。例如，干蚀刻工艺可以实施氢、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。
31.参考图13a至图13c，方法100包括框120，其中源极区域中的源极/漏极凹槽254通过蚀刻工艺进一步延伸至叠加半导体层208b中以形成深源极/漏极凹槽254s。在所示的实
施例中，深源极/漏极凹槽254s位于介电鳍218和224之间。可以在框120中的蚀刻工艺之前形成图案化掩模(未示出)以限制源极区域中的蚀刻工艺。在其它实施例中，框120中的操作可以可选地延伸漏极区域或源极区域和漏极区域中的源极/漏极凹槽。在本发明中，源极和漏极可以互换使用。框120中的蚀刻可以使用趋于各向异性的干蚀刻工艺或趋于各向同性的湿蚀刻工艺来实施。示例选择性湿蚀刻工艺可以包括使用乙二胺焦儿茶酚(edp)、四甲基氢氧化铵(tmah)、硝酸(hno3)、氢氟酸(hf)、氨(nh3)、氟化铵(nh4f)或合适的湿蚀刻剂。示例选择性干蚀刻工艺可以包括六氟化硫(sf6)、氢(h2)、氨(nh3)、氟化氢(hf)、四氟化碳(cf4)、氩(ar)或它们的混合物。在所示的实施例中，深源极/漏极凹槽254s设置在底部牺牲层206b之上的层级中。在一些可选实施例中，底部牺牲层206b用作框120中的蚀刻工艺的蚀刻停止层，并且深源极/漏极凹槽254s暴露底部牺牲层206b的顶面。同样如图13a中所示，因为第一介电鳍218和下面的隔离部件216的侧壁基本齐平，深源极/漏极凹槽254s在第一介电鳍218的侧上具有直侧壁并且在第二介电鳍224的侧上具有阶梯侧壁。
32.仍然参考图13a至图13c，方法100包括框122，其中形成内部间隔部件256。在一些实施例中，在框122中，在源极/漏极凹槽254和深源极/漏极凹槽254s中暴露的牺牲层206首先选择性且部分凹进以形成内部间隔件凹槽，而暴露的沟道层208基本未被蚀刻。因为包覆层226和牺牲层206共有类似的组分，包覆层226也可以在框122中凹进。在沟道层208基本由硅(si)组成、牺牲层206基本由硅锗(sige)组成并且包覆层226基本由硅锗(sige)组成的实施例中，牺牲层206和包覆层226的选择性和部分凹进可以包括sige氧化工艺以及随后的sige氧化物去除。在那些实施例中，sige氧化工艺可以包括使用臭氧。在一些其它实施例中，部分凹进可以包括选择性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)，并且牺牲层206和包覆层226凹进的程度由蚀刻工艺的持续时间控制。选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。选择性湿蚀刻工艺可以包括氢氧化铵(nh4oh)、氟化氢(hf)、过氧化氢(h2o2)或它们的组合(例如，包括氢氧化氨-过氧化氢-水的混合物的apm蚀刻)。在形成内部间隔件凹槽之后，然后使用cvd或ald在工件200上方(包括在内间隔件凹槽以及由包覆层226的去除部分留下的间隔上方和中)共形沉积内部间隔件材料层。内间隔件材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅或氮氧化硅。在沉积内部间隔件材料层之后，回蚀内部间隔件材料层以形成内部间隔件部件256，如图13a至图13c中所示。
33.参考图14a至图14c，方法100包括框124，其中形成源极/漏极部件258。源极/漏极部件258选择性且外延沉积在源极/漏极凹槽254和深源极/漏极凹槽254s中的沟道层208和叠加半导体层208b的暴露的半导体表面上。源极/漏极部件258可以使用外延工艺来沉积，诸如气相外延(vpe)、超高真空cvd(uhv-cvd)、分子束外延(mbe)和/或其它合适的工艺。取决于工件200的设计，源极/漏极部件258可以是n型或p型。当源极/漏极部件258是n型时，它们可以包括掺杂有诸如磷(p)或砷(as)的n型掺杂剂的硅(si)。当源极/漏极部件258是p型时，它们可以包括掺杂有诸如硼(b)或镓(ga)的p型掺杂剂的硅锗(sige)。源极/漏极部件258的掺杂可以利用它们的沉积原位或使用注入工艺(诸如结注入工艺)异位实施。形成在深源极/漏极凹槽254s中的源极/漏极部件258具有延伸底部258b，其比形成在源极/漏极凹槽254中的其它源极/漏极部件258朝着工件200的背侧延伸的深。延伸底部258b预留间隔以用于在随后制造工艺中形成背侧自对准源极/漏极接触件。如上面所讨论，在如图14a中所
示的所示实施例中，具有延伸底部258b的源极/漏极部件258是形成在源极区域中的源极部件，并且其两侧上的其他两个源极/漏极部件258是形成在漏极区域中的漏极部件。然而，可选地，具有延伸底部258b的源极/漏极部件258可以是漏极部件，并且其两侧上的其他两个源极/漏极部件258可以是源极部件。在本发明中，源极和漏极可以互换使用。同样如图14a中所示，在源极/漏极凹槽254和深源极/漏极凹槽254s的侧壁的阶梯区域处，源极/漏极部件258的小平面可以在源极/漏极部件258和介电部件(诸如第二介电鳍224和隔离部件216)之间捕获空隙260。作为比较，由于源极/漏极凹槽254的直侧壁和第一介电鳍218的侧上的深源极/漏极凹槽254s，在直侧壁上可以不形成空隙260，如所示实施例中所示。
34.仍然参考图14a至图14c，方法100包括框126(图1a)，其中在工件200的前侧上沉积接触蚀刻停止层(cesl)262和层间介电(ild)层264。在示例性工艺中，cesl 262首先共形沉积在工件200上方，并且然后ild层264毯式沉积在cesl 262上方。cesl 262可以包括氮化硅、氧化硅、氮氧化硅和/或本领域已知的其它材料。cesl 262可以使用ald、等离子体增强化学气相沉积(pecvd)工艺和/或其它合适的沉积或氧化工艺来沉积。在一些实施例中，ild层264包括诸如正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅玻璃(bsg)和/或其它合适的介电材料。ild层264可以通过旋涂、fcvd工艺或其它合适的沉积技术来沉积。在一些实施例中，在形成ild层264之后，可以退火工件200以提高ild层264的完整性。为了去除过量的材料(包括栅极顶部硬掩模246)并且为了暴露伪栅极堆叠件240的伪电极244的顶面，可以对工件200实施平坦化工艺(诸如cmp工艺)以提供平坦的顶面。伪电极244的顶面在平坦的顶面上暴露。
35.参考图15a至图15c，方法100包括框128(图1a)，其中选择性去除伪栅极堆叠件240和牺牲层206。通过选择性蚀刻工艺从工件200去除在框126结束时暴露的伪栅极堆叠件240。选择性蚀刻工艺可以是选择性湿蚀刻工艺、选择性干蚀刻工艺或它们的组合。在所描绘的实施例中，选择性蚀刻工艺选择性去除伪介电层242和伪电极244，而基本不损坏沟道层208和栅极间隔件252。伪栅极堆叠件240的去除在沟道区域上方产生栅极沟槽266。在去除伪栅极堆叠件240之后，沟道区域中的沟道层208、牺牲层206和包覆层226在栅极沟槽266中暴露。随后，框128中的操作从栅极沟槽266选择性去除牺牲层206和包覆层226以释放沟道层208。框128结束时的释放的沟道层208也表示为沟道构件208。在沟道构件208类似于片或纳米片的所描绘的实施例中，沟道构件释放工艺也可以称为片形成工艺。沟道构件208沿z方向垂直堆叠。所有沟道构件208与第二介电鳍224间隔开，而沟道构件208中的邻接第一介电鳍218的一些从第一介电鳍218的侧壁横向延伸。牺牲层206和包覆层226的选择性去除可以通过选择性干蚀刻、选择性湿蚀刻或其它选择性蚀刻工艺来实现。在一些实施例中，选择性湿蚀刻包括氢氧化铵(nh4oh)、氟化氢(hf)、过氧化氢(h2o2)或它们的组合(例如，包括氢氧化氨-过氧化氢-水的混合物的apm蚀刻)。在一些可选实施例中，选择性去除包括硅锗氧化以及随后的硅锗氧化物去除。例如，可以通过臭氧清洁以及然后通过诸如nh4oh的蚀刻剂去除的硅锗氧化物提供氧化。随着从沟道区域去除牺牲层206和包覆层226，介电鳍218和224、沟道构件208、叠加半导体层208b的顶面、内部间隔件部件258和隔离部件216在栅极沟槽266中暴露。
36.参考图16a至图16c，方法100包括框130(图1a)，其中通过选择性去除外部介电层
(第一介电层220和第三介电层228)在宽度上减薄第一介电鳍218和第二介电鳍224。介电鳍218和224的减薄提供了更大的栅极沟槽体积，这进而促进了要形成的功能栅极结构中的各个介电层和金属层的沉积。通过选择性蚀刻工艺从沟道区域去除在栅极沟槽266中暴露的介电层220和228。选择性蚀刻工艺可以是选择性湿蚀刻工艺、选择性干蚀刻工艺或它们的组合。在所描绘的实施例中，选择性蚀刻工艺选择性去除介电层220和228而基本不损坏介电层222和230。如上面所讨论，介电层220和228可以包括相同或类似的组分，并且选择性蚀刻工艺可以在单个阶段中去除两个介电层；可选地，介电层220和228可以包括不同的组分，并且选择性蚀刻工艺可以包括指向介电层220和228中的一个的第一阶段以及指向另一个的第二阶段。如图16b中所示，第一介电层220的一些部分夹在沟道构件208和第二介电层222之间，并且第一介电层220的堆叠在第二介电层222和隔离部件216之间的一些部分可能由于它们对蚀刻剂的较少暴露面积和相应较小的蚀刻速率而保留。类似地，第三介电层228的堆叠在第四介电层230和隔离部件216之间的一些部分可以保留。此外，第一介电层220的堆叠在第二介电层222和隔离部件216之间的部分可以具有比第二介电层222大的宽度，并且由于邻接第一介电鳍218的之上的沟道构件208的屏蔽，可以完全覆盖下面的隔离部件216。作为比较，第三介电层228的堆叠在第四介电层230和隔离部件216之间的部分可以具有与第四介电层230相同或比第四介电层230小的宽度，并且下面的隔离部件216暴露。虽然未示出，但是在一些可选实施例中，选择性蚀刻工艺可以从栅极沟槽266完全去除介电层220和228，从而使得沟道构件208与第一介电鳍218和第二介电鳍224间隔开。
37.参考图17a至图17c，方法100包括框132(图1b)，其中在栅极沟槽266中形成栅极结构270(也称为功能栅极结构270或金属栅极结构270)以接合沟道构件208的每个。栅极结构270的每个包括设置在沟道构件208上的栅极介电层272和栅极介电层272上方的栅电极层274。在一些实施例中，栅极介电层272包括界面层和高k介电层。界面层可以包括氧化硅并且由于预清洁工艺而形成。示例性预清洁工艺可以包括使用rca sc-1(氨、过氧化氢和水)和/或rca sc-2(盐酸、过氧化氢和水)。预清洁工艺氧化沟道构件208的暴露的表面以形成界面层。然后使用ald、cvd和/或其它合适的方法在界面层上方沉积高k介电层。高k介电层包括高k介电材料。在一个实施例中，高k介电层可以包括氧化铪。可选地，高k介电层可以包括其它高k介电层，诸如氧化钛(tio2)、氧化铪锆(hfzro)、氧化钽(ta2o5)、氧化铪硅(hfsio4)、二氧化锆(zro2)、氧化锆硅(zrsio2)、氧化镧(la2o3)、氧化铝(al2o3)、氧化锆(zro)、氧化钇(y2o3)、srtio3(sto)、batio3(bto)、bazro、氧化铪镧(hflao)、氧化镧硅(lasio)、氧化铝硅(alsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、(ba、sr)tio3(bst)、氮化硅(sin)、氮氧化硅(sion)、它们的组合或其它合适的材料。在形成栅极介电层272之后，栅电极层274沉积在栅极介电层272上方。栅电极层274可以是包括至少一个功函层和金属填充层的多层结构。举例来说，至少一个功函层可以包括氮化钛(tin)、钛铝(tial)、氮化铝钛(tialn)、氮化钽(tan)、钽铝(taal)、氮化钽铝(taaln)、碳化钽铝(taalc)、碳氮化钽(tacn)或碳化钽(tac)。金属填充层可以包括铝(al)、钨(w)、镍(ni)、钛(ti)、钌(ru)、钴(co)、铂(pt)、氮化钽硅(tasin)、铜(cu)、其它难熔金属或其它合适的金属材料或它们的组合。在各个实施例中，栅电极层274可以通过ald、pvd、cvd、电子束蒸发或其它合适的工艺形成。虽然图中没有明确示出，但是栅极结构270沉积为接合栅极结构，并且然后回蚀直至介电鳍218和224将接合栅极结构分隔成彼此分隔开的栅极结构270。介电鳍218和224也在相邻的栅极
结构270之间提供电隔离。栅极结构270的回蚀可以包括使用硝酸、盐酸、硫酸、氢氧化铵、过氧化氢或它们的组合的选择性湿蚀刻工艺。如图17b中所示，栅极结构270不在第一介电鳍218和邻接的沟道构件208之间延伸，因为剩余的第一介电层220填充它们之间的间隙。可选地，如上面结合框130中的操作所讨论的，如果在一些情况下从栅极沟槽266完全去除介电层220和228，则沟道构件208的每个因此由相应的栅极结构270包裹。
38.参考图18a至图18c，方法100包括框134(图1b)，其中在工件200的前侧中形成金属覆盖层276、自对准覆盖(sac)层278和栅极切割部件280。在一些实施例中，金属覆盖层276可以包括钛(ti)、氮化钛(tin)、氮化钽(tan)、钨(w)、钌(ru)、钴(co)或镍(ni)，并且可以使用pvd、cvd或金属有机化学气相沉积(mocvd)来沉积。在一个实施例中，金属覆盖层276包括钨(w)，诸如无氟钨(ffw)，并且通过pvd沉积。在金属覆盖层276通过mocvd沉积的一些可选实施例中，金属覆盖层276的沉积可以选择性沉积在栅极结构270上。在沉积金属覆盖层276之后，通过cvd、pecvd或合适的沉积工艺在工件200上方沉积sac层278。sac层278可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。然后实施光刻工艺和蚀刻工艺以蚀刻沉积的sac层278以形成栅极切割开口以暴露介电鳍的顶面，诸如所示实施例中的第一介电鳍218。此后，通过cmp工艺沉积并且平坦化介电材料以在栅极切割开口中形成栅极切割部件280。用于栅极切割部件280的介电材料可以使用hdpcvd、cvd、ald或合适的沉积技术来沉积。在一些情况下，栅极切割部件280可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。在一些实施例中，栅极切割部件280和sac层278可以具有不同的组分以引入蚀刻选择性。
39.参考图19a至图19c，方法100包括框136(图1b)，其中实施一个或多个前侧中段制程(meol)和前侧后段制程(beol)工艺以形成具有接触件、通孔和嵌入在介电层中的金属线(也称为金属布线层)的一个或多个互连层。在一些实施例中，框136中的操作包括形成源极/漏极接触件282、源极/漏极接触通孔284、栅极接触件286、栅极接触通孔288、额外的ild层290、金属间介电(imd)层291、imd层291的介电层中的金属线、接触焊盘等。工件200还可以包括钝化层和/或建立在工件200的前侧上的其它层。这些层和一个或多个互连层连接各个晶体管的栅极、源极和漏电极以及工件200中的其它电路，以部分或整体形成集成电路。
40.仍然参考图19a至图19c，方法100包括框138(图1b)，其中载体292附接至工件200的前侧。在一些实施例中，载体292可以是硅晶圆。框138中的操作可以使用任何合适的附接工艺，诸如直接接合、混合接合、使用粘合剂或其它接合方法。在所示的实施例中，在工件200的前侧上形成将载体292邻接至工件200的前侧的粘合层294。框138中的操作还可以包括对准、退火和/或其它工艺。载体292的附接允许工件200翻转过来。这使得可以从工件200的背侧接近工件200以用于进一步处理。应该指出，在以下图(即，图20a至图32c)中将工件200翻转过来。
41.参考图20a至图20c，方法100包括框140(图1b)，其中从工件200的背侧减薄工件200，直至叠加半导体层208b和隔离部件216从工件200的背侧暴露。示例性减薄工艺可以包括在第一阶段中去除衬底202以及在第二阶段中去除底部牺牲层206b。在一些实施例中，减薄工艺的第一阶段包括机械研磨工艺以完全去除衬底202，而底部牺牲层206b用作机械研
磨停止层。在一些实施例中，减薄工艺的第一阶段包括机械研磨工艺和化学减薄工艺。在机械研磨工艺期间可以去除大量的衬底202。之后，化学减薄工艺可以将蚀刻化学物质施加至工件的背侧以完全去除衬底202，而底部牺牲层206b可以用作蚀刻停止层。类似地，在一些实施例中，减薄工艺的第二阶段包括机械研磨工艺以完全去除底部牺牲层206b，而叠加半导体层208b(和/或隔离部件216)用作机械研磨停止层。在一些实施例中，减薄工艺的第二阶段包括机械研磨工艺和化学减薄工艺。在机械研磨工艺期间可以去除大量的底部牺牲层206b。之后，化学减薄工艺可以将蚀刻化学物质施加至工件的背侧以完全去除底部牺牲层206b，而叠加半导体层208b和隔离部件216可以用作蚀刻停止层。
42.参考图21a至图21c，方法100包括框142(图1b)，其中选择性蚀刻隔离部件216以在工件200的背侧上方形成沟槽296。沟槽296暴露介电鳍218和224(特别是第一介电层220和第三介电层228)以及在源极/漏极区域中捕获空隙260的源极/漏极部件258的小平面，并且也暴露沟道区域中的栅极结构270的介电鳍218和224以及栅极介电层272。在一些实施例中，框142中的操作施加蚀刻工艺，该蚀刻工艺调整为对隔离部件216中的介电材料具有选择性并且对叠加半导体层208b、源极/漏极部件258、介电鳍218和224以及栅极介电层272没有(或最少)蚀刻。选择性蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它合适的蚀刻方法。
43.参考图22a至图22c，方法100包括框144(图1b)，其中从沟槽296选择性蚀刻第一介电层220和第三介电层228的暴露部分。如上面所讨论，第一介电层220和第二介电层222以及第三介电层228和第四介电层230包括不同的材料组分(诸如用于介电层220和228的高k介电材料、用于介电层222和230的低k介电材料)以实现蚀刻选择性。框144中的操作施加蚀刻工艺，该蚀刻工艺调整为对第一介电层220和第三介电层228的材料(例如，高k介电材料)具有选择性并且对第二介电层222和第四介电层230没有(或最少)蚀刻。此外，在所示的实施例中，共同或类似的组分(诸如高k介电材料)允许在相同的选择性蚀刻工艺中从沟槽296选择性且同时去除栅极介电层272的暴露部分以及介电层220和228。选择性蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它合适的蚀刻方法。如图22a和图22b中所示，从沟槽296去除介电层220和228暴露第二介电层222、第四介电层230和栅电极层274。
44.参考图23a至图23c，方法100包括框146(图1b)，其中通过从沟槽296选择性蚀刻第二介电层222和第四介电层230来延伸沟槽296。从沟槽296去除介电层222和230暴露源极/漏极区域中的第三介电层228和cesl 262，并且暴露沟道区域中的栅极介电层272、金属覆盖层276和栅极切割部件280。框146中的操作施加蚀刻工艺，该蚀刻工艺调整为对第二介电层222和第四介电层230的材料(例如，低k介电材料)具有选择性并且对第三介电层228和栅极介电层272没有(或最少)蚀刻。选择性蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它合适的蚀刻方法。然而在一些可选实施例中，第三介电层228和栅极介电层272也可以在选择性蚀刻工艺的额外阶段在框146中去除，以便进一步扩大沟槽296的体积。
45.参考图24a至图24c，方法100包括框148(图1b)，其中在工件200的背侧上方沉积覆盖沟槽296中的气隙300的密封层298。密封层298的沉积也称为覆盖工艺。在一些实施例中，密封层298的沉积材料包括sin、siocn、sioc、sicn、它们的组合或其它合适的材料。密封层298可以通过cvd、pvd、pe-cvd、涂覆工艺或其它合适的沉积技术来沉积。在实施例中，密封层298通过pe-cvd工艺来沉积，这更容易使沉积介电材料合并在窄开口的顶部上。pe-cvd工
艺中的参数(例如，压力、温度和气体粘度)以这样的方式调整，使得沉积介电材料的间隙填充行为保持气隙300而不完全填充沟槽296。在本实施例中，pe-cvd工艺采用压力小于约0.75托且温度高于约75℃的设置。因此，密封层298的介电材料可以包围沟槽296的开口，而不会大量沉积在沟槽296的下部并且保持气隙300。气隙300可以从沟道区域连续延伸至邻接的源极/漏极区域，在相邻栅极结构270之间并且也在相邻源极/漏极部件258之间提供隔离。气体(诸如在密封层298的介电材料的沉积期间使用的气体或可以扩散至气隙300中的任何其它物质)可以在气隙300中。框148中的操作可以包括对密封层298实施平坦化工艺，诸如cmp工艺，以从工件200的背侧去除过量的介电材料并且暴露叠加半导体层208b。含气隙的密封层298与第一介电层220的剩余部分(邻接一些沟道构件208的横向端部)共同限定横向堆叠在相邻栅极结构270之间的隔离结构以提供隔离。隔离结构也可以称为栅极隔离结构或混合鳍。
46.在如图24a至图24c中所示的一个实施例中，气隙300停留在栅极结构270的底面(限定为靠近工件200的背侧的表面)下方。在如图25a至图25c中所示的另一实施例中，气隙300可以延伸超过栅极结构270的底面。将气隙300延伸超过栅极结构270的底面有助于提高栅极结构270之间的隔离。在如图26a至图26c中所示的又一实施例中，代替一个沟槽296中的细长连续的气隙，框148中的覆盖工艺可以创建一系列垂直堆叠在一个沟槽296中的较小气隙300。最底部较小气隙300可以延伸超过栅极结构270的底面。在如图27a至图27c中所示的又一实施例中，如上面结合框146所讨论的，在沉积密封层298之前，可以从沟槽296去除第三介电层228和栅极介电层272。通过去除第三介电层228和栅极介电层272，密封层298沉积在源极/漏极区域中的源极/漏极部件258的侧壁上和沟道区域中的栅电极层274的侧壁上。去除第三介电层228和栅极介电层272的一个益处是沟槽296可以沿y方向扩展，允许形成具有更大体积的气隙，这进而进一步提高隔离度并且减小寄生电容。
47.参考图28a至图28c，方法100包括框150(图1b)，其中选择性蚀刻叠加半导体层208b以在栅极结构270和源极/漏极部件258的背侧上方形成沟槽302。沟槽302从工件200的背侧暴露源极/漏极部件258的表面。在一个示例性工艺中，框150中的操作施加蚀刻工艺，该蚀刻工艺调整为对叠加半导体层208b中的半导体材料(例如，硅)具有选择性并且对栅极结构270和源极/漏极部件258没有(或最少)蚀刻。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它蚀刻方法。
48.参考图29a至图29c，方法100包括框152(图1b)，其中具有一种或多种介电材料的介电层304填充沟槽302。在一些实施例中，介电层304可以包括la2o3、al2o3、siocn、sioc、sicn、sio2、sic、zno、zrn、zr2al3o9、tio2、tao2、zro2、hfo2、si3n4、y2o3、alon、tacn、zrsi或其它合适的材料，并且可以通过pe-cvd、f-cvd或其它合适的方法形成。框152中的操作也包括对介电层304实施平坦化工艺，诸如cmp工艺，以从工件200的背侧去除过量的介电材料并且暴露源极部件258的延伸底部258b。
49.参考图30a至图30c，方法100包括框154(图1b)，其中通过利用导电组分替换源极部件258的延伸底部258b来形成背侧自对准源极/漏极接触件306。形成背侧自对准源极/漏极接触件306的示例性工艺包括在选择性蚀刻工艺中使延伸底部258b凹进，该选择性蚀刻工艺调整为延伸底部258b的外延半导体材料而对密封层298和介电层304没有(或最少)蚀刻，从而形成源极/漏极接触孔。选择性蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其
它合适的蚀刻方法。选择性蚀刻工艺也可以使在源极/漏极接触孔中暴露的源极部件258凹进至与由介电层304覆盖的其它源极/漏极部件258齐平或由介电层304覆盖的其它源极/漏极部件258下方的水平，以便为随后的硅化物形成腾出空间。在实施例中，框154中的操作在源极部件258和背侧自对准源极/漏极接触件306之间形成硅化物部件(未示出)以进一步减小接触电阻。在一个实例中，将一种或多种金属沉积至源极/漏极接触孔中，随后对工件200进行退火工艺以在一种或多种金属和源极部件258之间引起反应以产生硅化物部件。一种或多种金属可以包括钛(ti)、钽(ta)、钨(w)、镍(ni)、铂(pt)、镱(yb)、铱(ir)、铒(er)、钴(co)或它们的组合(例如，两种或多种金属的合金)，并且可以使用cvd、pvd、ald或其它合适的方法来沉积。硅化物部件可以包括硅化钛(tisi)、硅化镍(nisi)、硅化钨(wsi)、硅化镍铂(niptsi)、硅化镍铂锗(niptgesi)、硅化镍锗(nigesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)、它们的组合或其它合适的化合物。可选地，可以跳过硅化物形成并且背侧自对准源极/漏极接触件306直接接触源极部件258。背侧自对准源极/漏极接触件306可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、铜(cu)、镍(ni)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)或其它金属，并且可以通过cvd、pvd、ald、镀或其它合适的工艺来形成。背侧自对准源极/漏极接触件306由密封层298围绕。
50.参考图31a至图31b，方法100包括框156(图1b)，其中实施一个或多个背侧中段制程(meol)和后段制程(beol)工艺以形成具有接触件、通孔和嵌入在介电层中的金属线(也称为金属布线层)的一个或多个互连层。在一些实施例中，框156中的操作包括形成具有嵌入在工件200的背侧上的介电层中的背侧电源轨310的一个或多个背侧互连层308。背侧电源轨310可以包括接触件、通孔、金属线和/或其它导电部件。在所示的实施例中，背侧电源轨310的上部通过背侧金属线312电连接至背侧自对准源极/漏极接触件306，背侧金属线312是背侧第一层级金属(m0)迹线314的一部分。在实施例中，背侧电源轨310可以使用镶嵌工艺、双重镶嵌工艺、金属图案化工艺或其它合适的工艺来形成。背侧电源轨可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、铜(cu)、镍(ni)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)或其它金属，并且可以通过cvd、pvd、ald、镀或其它合适的工艺来沉积。具有背侧电源轨有益地增加了工件200中可用于直接连接至源极/漏极接触件和通孔(包括背侧自对准源极/漏极接触件306)的金属迹线的数量。背侧电源轨可以具有比工件200的前侧上的前侧第一层级金属(m0)迹线宽的尺寸，这有益地减小了背侧电源轨电阻。应该指出，虽然如图31c中所示的所得结构并未示出其它漏极接触件(或接触插塞)以电连接至源极部件258的两侧上的两个漏极部件258，但是在各个其它实施例中，这样的导电部件可以形成在工件200的前侧上，诸如图32a至图32c中所示的金属接触插塞316和源极/漏极接触通孔318，它们提供至不被背侧电源轨偏置的其它源极/漏极部件的电耦接。如上面结合框136所讨论的，金属接触插塞316和源极/漏极接触通孔318可以在一个或多个前侧meol或beol工艺中形成。
51.在框158中，方法100(图1b)对工件200实施进一步的制造工艺。例如，它可以在工件200的背侧上形成更多互连层，在工件200的背侧上形成钝化层，实施其它beol工艺，以及去除载体292。
52.参考图32b。在方法100结束时，在所示的y-z平面的截面图中，形成由气隙300分隔开的三个mbc晶体管t-1、t-2和t-3。每个mbc晶体管包括接合一个或多个沟道构件208的栅极结构270。在mbc晶体管t-1中，栅极结构270包裹每个沟道构件208的所有四侧。mbc晶体管
t-1可以称为纳米片晶体管。作为比较，因为mbc晶体管t-2和t-3中的沟道构件208与包括含气隙密封层298的混合鳍的侧壁接触并且源自包括含气隙密封层298的混合鳍的侧壁，所以栅极结构270从其它三侧接合那些沟道构件208。mbc晶体管t-2和t-3可以称为叉片晶体管或鱼骨晶体管。可选地，这些mbc晶体管可以称为具有鱼骨/叉片结构的mbc晶体管。不管是鱼骨结构还是叉片结构，沟道构件之间的紧密接近导致接合这些沟道构件的栅极结构之间的紧密接近，同时导致栅极结构之间的高寄生电容，即使利用用于隔离结构的低k介电材料。通过实现含气隙的混合鳍作为相邻栅极结构之间的隔离结构，隔离结构的整体有效介电常数进一步减小，这进而导致更少的寄生电容和更好的隔离。此外，在本发明的实施例中，气隙从沟道区域连续延伸至邻接的源极/漏极区域中，也为相邻的源极/漏极部件提供隔离。
53.在一个示例性方面，本发明涉及方法。方法包括：提供包括前侧和背侧的工件，工件包括衬底、衬底上方的隔离部件、从衬底突出并且穿过隔离部件的第一鳍形结构以及从衬底突出并且穿过隔离部件的第二鳍形结构。衬底位于工件的背侧处，并且第一鳍形结构和第二鳍形结构位于工件的前侧处。方法也包括：在第一鳍形结构和第二鳍形结构之间形成介电鳍；分别在第一鳍形结构和第二鳍形结构上方形成第一栅极结构和第二栅极结构；从工件的背侧蚀刻隔离部件以形成暴露介电鳍的沟槽；从工件的背侧蚀刻介电鳍，从而形成延伸沟槽；以及在延伸沟槽上方沉积密封层，其中，密封层覆盖第一栅极结构和第二栅极结构之间的气隙。在一些实施例中，介电鳍邻接第一鳍形结构和第二鳍形结构。在一些实施例中，沟槽也暴露第一栅极结构和第二栅极结构的部分。在一些实施例中，延伸沟槽暴露第一栅极结构和第二栅极结构的栅极介电层。在一些实施例中，方法还包括：蚀刻栅极介电层以扩大延伸沟槽的体积。在一些实施例中，工件也包括邻接第一鳍形结构的第一源极/漏极部件和邻接第二鳍形结构的第二源极/漏极部件，并且其中，气隙连续延伸至夹在第一源极/漏极部件和第二源极/漏极部件之间的位置。在一些实施例中，介电鳍的形成包括：在第一鳍形结构和第二鳍形结构之间的沟槽中沉积第一介电层，以及在沟槽中沉积由第一介电层围绕的第二介电层，其中，第一介电层和第二介电层包括不同的材料组分。在一些实施例中，方法还包括：在形成第一栅极结构和第二栅极结构之前，部分去除第一介电层。在一些实施例中，方法还包括：在蚀刻隔离部件之前，从工件的背侧减薄衬底以暴露隔离部件。在一些实施例中，方法还包括：在工件的背侧处形成源极/漏极接触件，其中，源极/漏极接触件由密封层围绕。
54.在另一示例性方面，本发明涉及形成半导体器件的方法。方法包括：在衬底上方形成多个沟道构件，沟道构件垂直堆叠；形成邻接沟道构件的横向端部的介电鳍；形成接合沟道构件的每个的栅极结构；去除衬底，从而暴露介电鳍的底面；去除介电鳍，从而形成暴露栅极结构的侧壁的沟槽；以及在沟槽上方沉积介电层，介电层在沟槽中捕获空隙。在一些实施例中，方法还包括：在形成栅极结构之前，部分去除介电鳍的外层，外层的堆叠在衬底和介电鳍的内层之间的部分保留。在一些实施例中，外层包括介电常数高于内层的介电常数的介电材料。在一些实施例中，空隙延伸超过栅极结构的底面。在一些实施例中，栅极结构包括栅极介电层和栅电极层，并且方法还包括：从沟槽中部分去除栅极介电层，从而暴露沟槽中的栅电极层。在一些实施例中，方法还包括：形成邻接沟道构件的源极/漏极部件，源极/漏极部件包括由介电层围绕的延伸部分；使源极/漏极部件的延伸部分凹进，从而形成
由介电层围绕的源极/漏极接触孔；以及在源极/漏极接触孔中沉积导电部件。
55.在另一示例性方面，本发明涉及半导体器件。半导体器件包括：第一多个沟道构件，垂直堆叠；第二多个沟道构件，垂直堆叠；第一栅极结构，接合第一多个沟道构件；第二栅极结构，接合第二多个沟道构件；第一金属布线层，位于半导体器件的前侧处；第二金属布线层，位于半导体器件的背侧处，第一栅极结构和第二栅极结构垂直堆叠在第一金属布线层和第二金属布线层之间；以及隔离结构，垂直堆叠在第一金属布线层和第二金属布线层之间，其中，隔离结构包括横向堆叠在第一栅极结构和第二栅极结构之间的气隙。在一些实施例中，半导体器件，还包括：第一源极/漏极部件，邻接第一多个沟道构件；以及第二源极/漏极部件，邻接第二多个沟道构件，气隙连续延伸至横向堆叠在第一源极/漏极部件和第二源极/漏极部件之间的位置。在一些实施例中，气隙延伸超过第一栅极结构和第二栅极结构的底面。在一些实施例中，隔离结构包括围绕气隙的第一介电层以及邻接第一多个沟道构件和第二多个沟道构件的横向端部的第二介电层。
56.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。