纳米结构晶体管的具有增大的角部厚度的栅极氧化物的制作方法

1.本公开涉及半导体领域，并且更具体地涉及纳米晶体管的具有增大的角度厚度的栅极氧化物。


背景技术：

2.半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序沉积绝缘或电介质层、导电层和半导体层的材料，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
3.半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。


技术实现要素：

4.根据本技术的一方面，提供一种形成纳米结构晶体管的方法，包括：交替地外延生长多个半导体层和多个牺牲层；图案化多个半导体层和多个牺牲层，以形成堆叠；去除堆叠的第一部分和第二部分，以分别形成第一沟槽和第二沟槽；在第一沟槽和所述第二沟槽中分别形成第一源极/漏极区域和第二源极/漏极区域，其中堆叠的一部分位于第一源极/漏极区域和第二源极/漏极区域之间；从堆叠的所述部分去除多个牺牲层；氧化堆叠的所述部分中的多个半导体层，以在多个半导体层上形成栅极氧化物，其中，栅极氧化物包括形成在多个半导体层中的半导体层上的氧化物层，并且其中，氧化物层包括水平部分和垂直部分，并且垂直部分比水平部分厚；以及形成围绕半导体层和氧化物层的栅极电极。
5.根据本技术的另一方面，提供一种纳米结构晶体管，包括：半导体纳米结构；氧化物层；高k电介质层，围绕氧化物层；以及栅极电极，围绕高k电介质层，其中氧化物层包括：水平部分，在半导体纳米结构的顶表面和底表面上，其中，水平部分具有第一厚度；垂直部分，在半导体纳米结构的侧壁上，其中，垂直部分具有第二厚度；以及角部部分，在半导体纳米结构的角部上，其中，角部部分具有第三厚度，并且其中，第二厚度和第三厚度两者都大于第一厚度；。
6.根据本技术的另一方面，提供一种纳米结构晶体管，包括：纳米fet，包括：多个半导体条，其中，多个半导体条中的较高半导体条与多个半导体条中的相应较低半导体条重叠，并且多个半导体条以间隔彼此垂直分隔开；多个氧化物层，每个氧化物层围绕多个半导体条中的一个半导体条，其中述多个氧化物层中的氧化物层包括：第一部分，具有第一厚度；以及第二部分，具有第二厚度，其中，第二厚度与第一厚度的比率大于约1.5。
附图说明
7.在结合附图阅读下面的具体描述时，可以从下面的具体描述中最佳地理解本公开
的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
8.图1-图4、图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图9c、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图15c、图16a、图16b和图16c示出了根据一些实施例的形成纳米结构晶体管的中间阶段的透视图和横截面视图。
9.图17至图19示出了根据一些实施例的半导体条上的氧化物层的横截面视图。
10.图20示出了根据一些实施例的用于形成纳米结构晶体管的工艺流程。
具体实施方式
11.下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
12.此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。器件可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
13.根据一些实施例，提供了一种纳米结构晶体管(也称为纳米fet(field effect transistor，场效应晶体管))(其也是栅极全环绕(gate all around，gaa)晶体管)及其形成方法。根据本公开的一些实施例，纳米结构晶体管的栅极氧化物被形成为在纳米结构的侧壁上的垂直部分比在纳米结构的顶表面和底表面上的水平部分更厚。调整形成工艺以实现比水平部分更厚的角部部分和侧壁部分。本文讨论的实施例将提供示例以使得能够制造或使用本公开的主题，并且本领域普通技术人员将容易理解能够做出的并保持在不同实施例的预期范围内的修改。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。虽然方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
14.图1-图4、图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图9c、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图15c、图16a、图16b和图16c示出了根据本公开的一些实施例的形成纳米结构晶体管的中间阶段的透视图和横截面视图。相应工艺也示意性地反映在图20中示出的工艺流程中。
15.参考图1，示出了晶圆10的透视图。晶圆10包括多层结构，该多层结构包括在衬底20上的多层堆叠22。根据一些实施例，衬底20是半导体衬底，其可以是硅衬底、硅锗(sige)衬底等，也可以使用其他衬底和/或结构(例如，绝缘体上半导体(soi)、应变soi、绝缘体上硅锗等)。衬底20可以被掺杂为p型半导体，尽管在其他实施例中，其可以被掺杂为n型半导
体。
16.根据一些实施例，多层堆叠22是通过用于沉积交替材料的一系列沉积工艺形成的。相应工艺被示出为图20中示出的工艺流程200中的工艺202。根据一些实施例，多层堆叠22包括由第一半导体材料形成的第一层22a和由不同于第一半导体材料的第二半导体材料形成的第二层22b。
17.根据一些实施例，第一层22a的第一半导体材料由下列项形成或包括下列项：sige、ge、si、gaas、insb、gasb、inalas、ingaas、gasbp、gaassb等。根据一些实施例，第一层22a(例如sige)的沉积是通过外延生长进行的，并且相应沉积方法可以是气相外延(vpe)、分子束外延(mbe)、化学气相沉积(cvd)、低压cvd(lpcvd)、原子层沉积(ald)、超高真空cvd(uhvcvd)、减压cvd(rpcvd)等。根据一些实施例，第一层22a被形成为在约和约之间的范围内的第一厚度。然而，可以使用任何合适的厚度，这也保持在实施例的范围内。
18.一旦第一层22a已经沉积在衬底20之上，就在第一层22a之上沉积第二层22b。根据一些实施例，第二层22b由第二半导体材料形成或包括第二半导体材料，例如si、sige、ge、gaas、insb、gasb、inalas、ingaas、gasbp、gaassb、其组合等，其中第二半导体材料不同于第一层22a的第一半导体材料。例如，根据第一层22a是硅锗的一些实施例，第二层22b可以由硅形成，反之亦然。应当理解，任何合适的材料组合都可以用于第一层22a和第二层22b。
19.根据一些实施例，使用类似于用于形成第一层22a的沉积技术在第一层22a上外延生长第二层22b。根据一些实施例，第二层22b被形成为与第一层22a相似的厚度。然而，第二层22b也可以被形成为与第一层22a不同的厚度。根据一些实施例，第二层22b可以被形成为例如在约和约之间的范围内的第二厚度。
20.一旦在第一层22a之上已经形成第二层22b，就重复沉积过程以形成多层堆叠22中的剩余层，直到形成多层堆叠22的期望最顶层。根据一些实施例，第一层22a具有彼此相同或相似的厚度，并且第二层22b具有彼此相同或相似的厚度。根据替代实施例，第一层22a还可以具有与第二层22b的厚度相同或不同的厚度。根据一些实施例，第一层22a在后续工艺中被去除，并且在整个说明书中替代地称为牺牲层22a。根据替代实施例，第二层22b在后续工艺中被去除。
21.根据一些实施例，在多层堆叠22之上形成有一些(一个或多个)衬垫氧化物层和(一个或多个)硬掩模层(未示出)，这些层用于如后续附图中所呈现的图案化工艺。这些层被图案化，并用于多层堆叠22的后续图案化。
22.参考图2，在(一个或多个)蚀刻工艺中对多层堆叠22和下面的衬底20的一部分进行图案化，从而形成沟槽23。相应工艺被示出为图20中示出的工艺流程200中的工艺204。沟槽23延伸到衬底20中。多层堆叠的剩余部分在下文中被称为多层堆叠22’。在多层堆叠22’下面，留下了衬底20的一些部分，并且这些部分在下文中被称为衬底条20’。多层堆叠22’包括半导体层22a和22b。半导体层22a在下文中可替代地称为牺牲层，并且半导体层22b可替代地称为纳米结构。多层堆叠22’的这些部分和下面的衬底条20’统称为半导体条24。
23.在上面示出的实施例中，可以通过任何合适的方法来对栅极全环绕(gaa)晶体管结构进行图案化。例如，可以使用一个或多个光刻工艺(包括双重图案化或多重图案化工
艺)对结构进行图案化。通常，双重图案化或多重图案化工艺将光刻和自对准工艺进行结合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，牺牲层被形成在衬底之上并且使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对gaa结构进行图案化。
24.图3示出了隔离区域26的形成，该隔离区域26在整个说明书中也被称为浅沟槽隔离(shallow trench isolation，sti)区域。相应工艺被示出为图20中示出的工艺流程200中的工艺206。sti区域26可以包括衬里氧化物(未示出)，其可以是通过对衬底20的表面层的热氧化而形成的热氧化物。衬里氧化物还可以是使用例如ald、高密度等离子体化学气相沉积(hdpcvd)、cvd等形成的经沉积的硅氧化物层。sti区域26还可以包括位于衬里氧化物之上的电介质材料，其中电介质材料可以使用可流动化学气相沉积(fcvd)、旋涂、hdpcvd等来形成。然后可以执行诸如化学机械抛光(cmp)工艺或机械研磨工艺之类的平坦化工艺以平整电介质材料的顶表面，并且电介质材料的剩余部分是sti区域26。
25.然后使sti区域26凹陷，使得半导体条24的顶部突出高于sti区域26的剩余部分的顶表面26t以形成突出的鳍28。突出的鳍28包括多层堆叠22’和衬底条20’的顶部部分。sti区域26的凹陷可以通过干法蚀刻工艺来执行，其中例如将nf3和nh3用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩气。根据本公开的替代实施例，sti区域26的凹陷是通过湿法蚀刻工艺执行的。蚀刻化学物质可以包括例如hf。
26.参考图4，在(突出的)鳍28的顶表面和侧壁上形成虚设栅极堆叠30和栅极间隔件38。相应工艺被示出为图20中示出的工艺流程200中的工艺208。虚设栅极堆叠30可以包括虚设栅极电介质32和位于虚设栅极电介质32之上的虚设栅极电极34。可以通过氧化突出的鳍28的表面部分以形成氧化物层，来形成虚设栅极电介质32。例如，可以使用多晶硅或非晶硅来形成虚设栅极电极34，并且还可以使用其他材料(例如，非晶碳)。每个虚设栅极堆叠30还可以包括位于虚设栅极电极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、氧碳氮化硅、或其多层形成。虚设栅极堆叠30可以跨越单个或多个突出的鳍28以及位于突出的鳍28之间的sti区域26。虚设栅极堆叠30还具有与突出的鳍28的长度方向垂直的长度方向。虚设栅极堆叠30的形成包括：形成虚设栅极电介质层，在虚设栅极电介质层之上沉积虚设栅极电极层，沉积一个或多个硬掩模层，并且然后通过(一个或多个)图案化工艺来对所形成的层进行图案化。
27.接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由电介质材料(例如，氮化硅(sin)、氧化硅(sio2)、碳氮化硅(sicn)、氧氮化硅(sion)、氧碳氮化硅(siocn)等)形成，并且可以具有单层结构或多层结构(包括多个电介质层)。栅极间隔件38的形成工艺可以包括：沉积一个或多个电介质层，并且然后对(一个或多个)电介质层执行(一个或多个)各向异性蚀刻工艺。(一个或多个)电介质层的剩余部分是栅极间隔件38。
28.图5a和图5b示出了图4所示结构的横截面视图。图5a示出了图4中的参考横截面a1-a1，该横截面剖切穿过突出的鳍28中未被栅极堆叠30和栅极间隔件38覆盖的部分，并且平行于栅极长度方向。还示出了位于突出的鳍28的侧壁上的鳍间隔件38’。图5b示出了图4中的参考横截面b-b，该参考横截面平行于突出的鳍28的长度方向。
29.参考图6a和图6b，通过蚀刻工艺使突出的鳍28中不位于虚设栅极堆叠30和栅极间隔件38正下方的部分凹陷以形成凹部42。相应工艺被示出为图20中示出的工艺流程200中的工艺210。例如，可以使用四甲基氢氧化铵(tmah)、氢氧化铵(nh4oh)等来执行干法蚀刻工艺以蚀刻多层半导体堆叠22’和下面的衬底条20’。凹部42的底部与多层半导体堆叠22’的底部至少齐平，或可以低于多层半导体堆叠22’的底部(如图6b所示)。蚀刻可以是各向异性的，使得多层半导体堆叠22’的面向凹部42的侧壁是垂直且笔直的，如图6b所示。
30.参考图7a和图7b，形成内部间隔件44。相应工艺被示出为图20中示出的工艺流程200中的工艺212。根据一些实施例，内部间隔件44的形成可以包括：使牺牲半导体层22a横向凹陷，并且将电介质材料填充到相应凹部中以形成内部间隔件44。牺牲半导体层22a的横向凹陷可以通过使用下列蚀刻剂的湿法蚀刻工艺来实现，该蚀刻剂对牺牲半导体层22a的材料(例如，硅锗(sige))具有更高的选择性(相比于纳米结构22b的材料(例如，硅(si))和衬底20的材料(例如，硅(si)))。例如，在牺牲半导体层22a由硅锗形成并且纳米结构22b由硅形成的实施例中，可以使用诸如盐酸(hcl)之类的蚀刻剂来执行湿法蚀刻工艺。湿法蚀刻工艺可以使用浸渍工艺、喷涂工艺、旋涂工艺等来执行，并且可以使用任何合适的工艺温度(例如，在约400℃和约600℃之间)以及合适的工艺时间(例如，在约100秒和约1,000秒之间)来执行。根据替代实施例，牺牲半导体层22a的横向凹陷是通过各向同性干法蚀刻工艺、或干法蚀刻工艺和湿法蚀刻工艺的组合执行的。
31.一旦牺牲半导体层22a已经被横向凹陷以形成相应凹部，就沉积间隔件材料以填充相应凹部。间隔件材料可以不同于栅极间隔件38的材料，并且可以是包括硅的电介质材料，例如氮化硅(sin)、氧化硅(sio2)、氮氧化硅(sion)、氧碳氮化硅(siocn)、碳氮化硅(sicn)、碳氧化硅(sioc)等，也可以使用任何其他合适的材料，例如k值小于约3.5的低k材料，或这些材料的组合。可以使用共形沉积工艺(例如，cvd、ald等)将间隔件材料沉积至例如在约2nm和约10nm之间的范围内的厚度。然后执行干法蚀刻和/或湿法蚀刻工艺以去除间隔件材料的在纳米结构22b的侧壁上的部分，从而暴露出纳米结构22b的侧壁。间隔件材料的剩余部分是内部间隔件44。内部间隔件44用于将后续形成的栅极结构与后续形成的源极/漏极区域隔离，并且防止后续刻蚀工艺(例如，对虚设栅极堆叠30的蚀刻)中对源极/漏极区域的损坏。
32.参考图8a和图8b，在凹部42中形成外延源极/漏极区域48。相应工艺被示出为图20中示出的工艺流程200中的工艺214。根据一些实施例，源极/漏极区域48可以对纳米结构22b(其用作相应gaa晶体管的沟道)施加应力，从而提高性能。取决于所得晶体管是p型晶体管还是n型晶体管，可以随着外延的进行原位掺杂p型或n型杂质。例如，当所得晶体管是p型晶体管时，可以生长硅锗硼(sigeb)、硅硼(sib)等。相反，当所得晶体管是n型晶体管时，可以生长硅磷(sip)、硅碳磷(sicp)等。在凹部42被外延区域48填充之后，外延区域48的进一步外延生长使得外延区域48水平扩展，并且可以形成小平面(facet)。外延区域48的进一步生长还可以使得相邻的外延区域48彼此融合。可能会生成空隙(气隙)49。
33.在外延工艺之后，外延区域48可以被进一步注入有p型或n型杂质以形成源极和漏极区域，该源极和漏极区域也使用参考标记48来表示。根据本公开的替代实施例，当外延区域48在外延期间被原位掺杂有p型或n型杂质时，跳过注入工艺。
34.图9a、图9b和图9c至图16a、图16b和图16c中的后续附图编号可以具有相应数字
(其后跟随着字母a、b或c)，其中附图编号带有字母a的附图表示示出了与图4中的参考横截面a2-a2相同的参考横截面的相应附图，附图编号带有字母b的附图表示示出了与图4中的参考横截面b-b相同的参考横截面的相应附图，并且附图编号带有字母c的附图表示示出了与图4中的参考横截面a1-a1相同的参考横截面的相应附图。
35.图9a、图9b和图9c示出了在形成接触蚀刻停止层(cesl)50和层间电介质(ild)52之后的结构的横截面视图。相应工艺被示出为图20中示出的工艺流程200中的工艺216。cesl 50可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用cvd、ald等形成。ild 52可以包括使用例如fcvd、旋涂、cvd或任何其他合适的沉积方法形成的电介质材料。ild 52可以由含氧电介质材料形成，该含氧电介质材料可以是使用四乙基原硅酸盐(teos)作为前体而形成的基于氧化硅的材料，例如，磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺硼磷硅酸盐玻璃(bpsg)、未掺杂硅酸盐玻璃(usg)等。
36.图10a和图10b至图14a和图14b示出了用于形成替代栅极堆叠的工艺。在图10a和图10b中，执行诸如cmp工艺或机械研磨工艺之类的平坦化工艺以平整ild 52的顶表面。相应工艺被示出为图20中示出的工艺流程200中的工艺218。根据一些实施例，平坦化工艺可以去除硬掩模36以露出虚设栅极电极34。根据替代实施例，平坦化工艺可以露出硬掩模36，并且在硬掩模36上停止。根据一些实施例，在平坦化工艺之后，虚设栅极电极34(或硬掩模36)、栅极间隔件38和ild 52的顶表面在工艺变化范围内是齐平的。
37.接下来，在一个或多个蚀刻工艺中去除虚设栅极电极34(和硬掩模36，如果存在的话)，从而形成凹部58，如图11a和图11b所示。相应工艺被示出为图20中示出的工艺流程200中的工艺220。虚设栅极电介质32在凹部58中的部分也被去除。根据一些实施例，通过各向异性干法蚀刻工艺来去除虚设栅极电极34和虚设栅极电介质32。例如，可以使用(一个或多个)反应气体来执行蚀刻工艺，该(一个或多个)反应气体以比蚀刻ild 52更快的速率选择性地蚀刻虚设栅极电极34。每个凹部58暴露和/或上覆于多层堆叠22’的部分，其包括后续完成的纳米fet中的未来沟道区域。多层堆叠22’的这些部分(其用作沟道区域)位于相邻的成对外延源极/漏极区域48之间。
38.然后去除牺牲层22a以在纳米结构22b之间扩展凹部58，并且图12a和图12b示出了所得结构。相应工艺被示出为图20中示出的工艺流程200中的工艺222。可以通过使用对牺牲层22a的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例如，湿法蚀刻工艺)来去除牺牲层22a，同时纳米结构22b、衬底20、sti区域26保持相对未蚀刻(相比于牺牲层22a)。根据牺牲层22a包括例如sige并且纳米结构22b包括例如si或sic的一些实施例，四甲基氢氧化铵(tmah)、氢氧化铵(nh4oh)等可以用于去除牺牲层22a。
39.参考图13a和图13b，形成栅极氧化物层62。相应工艺被示出为图20中示出的工艺流程200中的工艺224。根据一些实施例，形成工艺和相应工艺条件被调整，使得栅极氧化物层62具有不均匀的厚度。图17、图18和图19示出了根据一些实施例的纳米结构22b和栅极氧化物层62的放大图。纳米结构22b可以具有顶表面、底表面和侧壁表面。栅极氧化物层62包括在纳米结构22b的顶表面和底表面上的水平部分62h，其中水平部分62h具有厚度t
62h
。栅极氧化物层62还包括在纳米结构22b的相对侧壁上的垂直部分62v，其中垂直部分62v具有厚度t
62v
。栅极氧化物层62的形成工艺被调整(下面将详细讨论)以使得垂直部分62v的厚度t
62v
比水平部分62h的厚度t
62h
的增厚更多。这与常规纳米fet中的栅极电介质不同，在常规
纳米fet中，栅极电介质的垂直部分和水平部分具有相等的厚度。根据一些实施例，比率t
62v
/t
62h
大于1.0，并且可以在1.0(不包括1.0)和约1.4之间的范围内，并且可以在约1.1和约1.4之间的范围内，或者在约1.25和约1.4之间的范围内。例如，厚度t
62h
可以在约0.3nm和约3.0nm之间的范围内，并且厚度t
62v
可以在约0.33nm和约4.2nm之间的范围内。
40.此外，栅极氧化物层62包括在纳米结构22b的角部处的角部部分62c，其中角部部分62c具有厚度t
62c
。根据一些实施例，比率t
62c
/t
62h
大于约1.4，并且可以大于约1.5，并且还可以在约1.5和约1.7之间的范围内。例如，角部厚度t
62c
可以在约0.52nm和约5.2nm之间的范围内。可以理解，角部区域是电场集中的地方，并且易于发生电介质击穿。由于电场与电压成正比，并且与电介质(电压施加在该电介质上)的厚度成反比，通过增大角部厚度t
62c
(该增大部分地归因于垂直厚度t
62v
的增大)，减小了电场，并且相应地降低了电介质击穿的可能性。另一方面，水平部分62h的厚度t
62h
保持不增大，从而不占用后续形成的替换栅极堆叠的空间。
41.根据一些实施例，栅极氧化物层62是通过等离子体增强原子层沉积(peald)工艺形成的。可以在约160℃和约520℃之间的范围内的温度下执行栅极氧化物形成。该工艺可以包括脉冲化第一工艺气体、吹扫第一工艺气体(例如，使用氮气(n2))、脉冲化第二工艺气体、吹扫第二工艺气体(例如，使用氮气(n2))。第一工艺气体可以包括含硅工艺气体，例如双(二乙氨基)硅烷(bdeas)、sih4、si2h6、si3h8等、或其组合。第二工艺气体可以包括含氧气体(例如，氧气(o2和/或o3)和/或h2o)以及其他气体(例如，氮气(n2)、氢气(h2)、氩气、氦气、氪气、氙气等、或其组合)。工艺气体的压力可以在约500mtorr和约5torr之间的范围内。每个脉冲和吹扫循环的持续时间可以在约0.1秒和约10秒之间。在脉冲阶段期间，用于生成等离子体的功率可以在约10瓦和约1,000瓦之间的范围内。此外，可以施加偏置功率(其可以在约0瓦和约300瓦之间的范围内)。因此，所得peald工艺是非各向同性的，包括各向异性效应(这使得垂直厚度t
62v
相对于水平厚度t
62h
增大)和各向同性效应两者。
42.根据替代实施例，栅极氧化物层62是通过远程等离子体工艺形成的。例如，等离子体可以在不同于晶圆10所在的形成室的处理室中生成，并且被引导到形成室中。工艺气体可以包括含氧气体(例如，氧气(o2和/或o3)和/或h2o)以及其他气体(例如，氮气(n2)、氢气(h2)、氩气、氦气等、或其组合)。可以在约50℃和约850℃之间的范围内的温度下执行栅极氧化物形成。工艺气体的压力可以在约10mtorr和约500torr之间的范围内。氧化工艺的持续时间可以在约3秒和约30分钟之间。等离子体功率可以在约300瓦和约6,000瓦之间的范围内。
43.根据又一些替代实施例，栅极氧化物层62是通过热氧化工艺形成的，该热氧化工艺可以是(或可以称为)快速热处理工艺、快速热退火工艺、快速热氧化工艺等。工艺气体可以包括含氧气体(例如，氧气(o2和/或o3)和/或h2o)以及其他气体(例如，氮气(n2)、氢气(h2)、氩气、氦气、氪气、氙气等、或其组合)。可以在约550℃和约850℃之间的范围内的温度下执行栅极氧化物形成。工艺气体的压力可以在约30mtorr和约760torr之间的范围内。氧化工艺的持续时间可以在约1秒和约180秒之间。
44.返回参考图13a和图13b，通过在工艺气体中添加含氧气体，暴露的半导体材料(例如，纳米结构22b)的表面部分被氧化。此外，含硅工艺气体的添加还可以使得通过添加硅(该硅在沉积时被氧化)而添加氧化物。
45.在栅极氧化物层62的形成中，工艺条件被调整以在不增大水平厚度t
62h
的情况下实现更大的角部厚度t
62c
和更大的垂直厚度t
62v
。将温度、压力、等离子体功率和偏置功率调整到特定范围内以实现期望厚度和期望厚度比率。例如，温度和等离子体功率不能太低。否则，角部厚度t
62c
和垂直厚度t
62v
可能不会增大(与水平厚度t
62h
相比)至期望值。另一方面，温度、等离子体功率和偏置功率不能太高。否则，可能会消耗过多的纳米结构22b，留下不足数量的沟道。此外，工艺气体的压力和流速还影响工艺气体在凹部58中的分布，并且影响纳米结构的哪些部分暴露于更多的工艺气体，并影响厚度的比率。例如，更高的压力可以使得比率t
62c
/t
62h
和t
62v
/t
62h
增大。另一方面，如果压力太高，则氧化物层62的质量会下降。期望的比率t
62c
/t
62h
和t
62v
/t
62h
是通过调整多个工艺条件来实现的，包括但不限于温度、等离子体功率、偏置功率、压力和流速等。
46.根据一些实施例，可以对多个样品晶圆(其中在样品晶圆上形成有样品纳米结构和样品氧化物层)执行多个实验。用于在多个样品晶圆上形成样品氧化物层的工艺条件彼此不同，并且测量了所得样品氧化物层。确定最佳工艺条件(其可以包括前述工艺条件)及其组合，并且将其用于形成纳米结构晶体管，其中实现了期望的比率t
62c
/t
62h
和t
62v
/t
62h
。
47.在形成栅极氧化物层62期间，栅极间隔件38的暴露于工艺气体的表面部分38’也被氧化(这意味着这些部分具有比栅极间隔件38的内部未氧化部分更高的氧浓度)。此外，内部间隔件44的暴露于工艺气体的表面部分也被氧化(这意味着这些部分具有比内部间隔件44的内部未氧化部分更高的氧浓度)。根据一些实施例，栅极间隔件38的表面氧化部分38’和内部间隔件44的表面氧化部分44’具有在约0.1nm和约3.6nm之间的范围内的厚度ts。ts/t
62c
的比率(图17至图19示出了t
62c
)可以在约0.0033和约12之间的范围内。
48.参考图14a和图14b，高k电介质层64和栅极电极68被形成为替换栅极堆叠的部分。相应工艺被示出为图20中示出的工艺流程200中的工艺228。氧化物层62和高k电介质层64统称为栅极电介质66。高k电介质层64共形地沉积在凹部58中，其中电介质层64的不同部分具有均匀厚度。高k电介质层64可以形成在暴露的衬底条20’的顶表面和侧壁上，以及氧化物层62的顶表面、侧壁和底表面上。高k电介质层64还可以沉积在ild 52、cesl 50、栅极间隔件38和sti区域26的顶表面上。根据一些实施例，高k电介质层64是通过共形沉积方法(例如，ald、cvd等)形成的，使得水平部分、垂直部分和角部部分具有相同的厚度。
49.根据一些实施例，高k电介质层64包括一个或多个电介质层，例如一个或多个金属氧化物层。例如，根据一些实施例，高k电介质层64可以由高k电介质材料形成或包括高k电介质材料(该高k电介质材料可以具有大于约7.0的k值)，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。
50.栅极电极68沉积在高k电介质层64之上，并且填充凹部58的剩余部分。栅极电极68可以包括含金属材料，例如tin、tan、tial、tialc、钴、钌、铝、钨、其组合、和/或其多层。例如，虽然在图14a和图14b中示出了单层栅极电极68，但是栅极电极68可以包括任意数量的层、任意数量的功函数层、以及填充材料。栅极电极68可以被沉积以填充相邻纳米结构22b之间的空间，并且填充底部纳米结构22b和下面的衬底条20’之间的空间。
51.在填充凹部58之后，执行诸如cmp工艺或机械研磨工艺之类的平坦化工艺，以去除高k电介质层64以及栅极电极68的材料的多余部分，这些多余部分高于ild 52的顶表面。栅极电极68和栅极电介质66(包括氧化物层62和高k电介质层64)统称为所得纳米fet的栅极
堆叠70。
52.在图15a、图15b和图15c所示的工艺中，使栅极堆叠70(包括高k电介质层64和相应上覆栅极电极68)凹陷，从而在栅极堆叠70的正上方并且在栅极间隔件38的相对部分之间形成凹部。包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模74被填充在每个凹部中，然后进行平坦化工艺以去除电介质材料在ild 52之上延伸的多余部分。相应工艺被示出为图20中示出的工艺流程200中的工艺230。后续形成的栅极接触件(例如，下面关于图16a和图16b讨论的栅极接触插塞80)穿过栅极掩模74，以接触经凹陷的栅极电极68的顶表面。
53.如图15a、图15b和图15c进一步示出的，ild 76沉积在ild 52之上以及栅极掩模74之上。相应工艺被示出为图20中示出的工艺流程200中的工艺232。在形成ild 76之前，可以沉积或可以不沉积蚀刻停止层(未示出)。根据一些实施例，ild 76是通过fcvd、cvd、pecvd等形成的。ild 76由电介质材料形成，该电介质材料可以选自氧化硅、psg、bsg、bpsg、usg等。
54.在图16a、图16b和图16c中，ild 76、ild 52、cesl 50和栅极掩模74被蚀刻以形成暴露出外延源极/漏极区域48和/或栅极堆叠70的表面的凹部(被接触插塞80a和80b占据)。可以通过使用各向异性蚀刻工艺(例如，rie、nbe等)进行蚀刻来形成凹部。根据一些实施例，可以通过使用第一蚀刻工艺蚀刻穿过ild 76和ild 52、使用第二蚀刻工艺蚀刻穿过栅极掩模74、以及可能地使用第三蚀刻工艺蚀刻穿过cesl 50，来形成凹部。虽然图16b示出了接触插塞80a和80b处于相同的横截面，但是在各种实施例中，接触插塞80a和80b可以形成在不同的横截面中，从而降低彼此短路的风险。
55.在形成凹部之后，在外延源极/漏极区域48之上形成硅化物区域78(图16b和图16c)。相应工艺被示出为图20中示出的工艺流程200中的工艺234。根据一些实施例中，硅化物区域78是通过下列方式形成的：首先沉积能够与下面的外延源极/漏极区域48的半导体材料(例如，硅、硅锗、锗)进行反应以形成硅化物和/或锗化物区域的金属层(未示出)，然后执行热退火工艺以形成硅化物区域78。金属可以包括镍、钴、钛、钽、铂、钨等。然后例如通过蚀刻工艺来去除所沉积的金属的未反应部分。
56.然后在硅化物区域78之上形成接触插塞80b。此外，还在凹部中形成接触插塞80a(也可以称为栅极接触插塞)，并且接触插塞80a位于栅极电极68之上并与栅极电极68接触。相应工艺被示出为图20中示出的工艺流程200中的工艺236。接触插塞80a和80b可以各自包括一层或多层，例如阻挡层、扩散层和填充材料。例如，根据一些实施例，接触插塞80a和80b各自包括阻挡层和导电材料，并且电耦合到下面的导电特征(例如，所示实施例中的栅极堆叠70和/或硅化物区域78)。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如cmp工艺之类的平坦化工艺，以从ild 76的表面去除多余材料。因此形成纳米fet 82。
57.图17、图18和图19示出了纳米结构22b以及在该纳米结构22b上形成的栅极氧化物层62。图17示出了横截面，其中纳米结构22b具有矩形形状。栅极氧化物层62的外轮廓形状也是矩形。图18示出了纳米结构22b的角部是圆角的实施例，该圆角可能是由于去除牺牲层22a(图12a和图12b)而造成的。因此，栅极氧化物层62的外表面和内表面也可以具有圆角的角部部分。图19示出了在纳米结构22b上形成了小平面。例如，纳米结构22b的顶表面和底表
面可以在(100)表面平面上，纳米结构22b的侧壁可以在(110)表面平面上，并且纳米结构22b的角部表面可以在(111)表面平面上。因此，栅极氧化物层62具有遵循纳米结构22b的表面形状的形状。水平部分62h的厚度t
62h
、垂直部分62v的厚度t
62v
、角部部分62c的厚度t
62c
以及它们的比率已经在前文中讨论过，并且在此不再赘述。
58.本公开的实施例具有一些有利特征。通过形成栅极氧化物的具有增大厚度的角部，减小了易于发生电介质击穿的栅极氧化物的角部处的电场。因此降低了并且可能消除了电介质击穿的可能性。
59.根据本公开的一些实施例，一种方法，包括：交替地外延生长多个半导体层和多个牺牲层；图案化多个半导体层和多个牺牲层以形成堆叠；去除堆叠的第一部分和第二部分以分别形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中分别形成第一源极/漏极区域和第二源极/漏极区域，其中，堆叠的一部分位于第一源极/漏极区域和第二源极/漏极区域之间；从堆叠的所述部分去除多个牺牲层；氧化堆叠的所述部分中的多个半导体层以在多个半导体层上形成栅极氧化物，其中，栅极氧化物包括形成在多个半导体层中的半导体层上的氧化物层，并且其中，氧化物层包括水平部分和垂直部分，并且垂直部分比水平部分厚；以及形成围绕半导体层和氧化物层的栅极电极。在实施例中，氧化是使用等离子体增强原子层沉积工艺执行的，其中使用含氧工艺气体。在实施例中，等离子体增强原子层沉积工艺包括：脉冲化含硅前体并进行吹扫；以及脉冲化含氧工艺气体并进行吹扫。在实施例中，氧化是使用远程等离子体氧化工艺执行的。在实施例中，氧化是使用热氧化工艺执行的。在实施例中，氧化物层还包括具有第一厚度的角部部分，并且水平部分具有第二厚度，并且其中，第一厚度与第二厚度的比率大于约1.5。在实施例中，氧化物层的垂直部分具有第一厚度，并且氧化物层的水平部分具有第二厚度，并且第一厚度与第二厚度的比率大于约1.1。在实施例中，第一厚度与第二厚度的比率在约1.1和约1.4之间的范围内。
60.根据本公开的一些实施例，一种器件，包括：半导体纳米结构；氧化物层，该氧化物层包括：水平部分，在半导体纳米结构的顶表面和底表面上，其中，水平部分具有第一厚度；垂直部分，在半导体纳米结构的侧壁上，其中，垂直部分具有第二厚度；以及角部部分，在半导体纳米结构的角部上，其中，角部部分具有第三厚度，并且其中，第二厚度和第三厚度两者都大于第一厚度；高k电介质层，围绕氧化物层；以及栅极电极，围绕高k电介质层。在实施例中，第二厚度与第一厚度的比率大于约1.1。在实施例中，第二厚度与第一厚度的比率在约1.1和约1.4之间的范围内。在实施例中，第三厚度与第一厚度的比率大于约1.5。在实施例中，第三厚度与第一厚度的比率在约1.5和约1.7之间的范围内。在实施例中，半导体纳米结构包括硅纳米条，并且氧化物层包括氧化硅。在实施例中，器件还包括：栅极间隔件，接触高k电介质层的一部分，其中，栅极间隔件包括第一部分和第二部分，其中第一部分在第二部分和高k电介质层之间并接触第二部分和高k电介质层，并且其中，第一部分包括第二部分中的所有元素，并且第一部分具有比第二部分更高的氧浓度。
61.根据本公开的一些实施例，一种器件，包括：纳米fet，该纳米fet包括：多个半导体条，其中，多个半导体条中的较高半导体条与多个半导体条中的相应较低半导体条重叠，并且多个半导体条以间隔彼此垂直分隔开；多个氧化物层，每个氧化物层围绕多个半导体条中的一个半导体条，其中，多个氧化物层中的氧化物层包括：第一部分，具有第一厚度；以及第二部分，具有第二厚度，其中，第二厚度与第一厚度的比率大于约1.5。在实施例中，第一
部分和第二部分由相同的材料形成，并且包括相同元素，其中相同元素的百分比相同。在实施例中，第一部分是在多个半导体条中的相应半导体条的顶表面或底表面上的水平部分，并且第二部分是在多个半导体条中的相应半导体条的角部处的角部部分。在实施例中，器件还包括：高k电介质层，围绕多个氧化物层中的每个氧化物层；以及栅极电极，围绕高k电介质层。在实施例中，器件还包括：栅极间隔件，接触高k电介质层的侧壁，其中，栅极间隔件中接触高k电介质层的第一部分与栅极间隔件的第二部分相比被氧化得更多，其中第二部分通过第一部分与高k电介质层分隔开。
62.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
63.示例1.一种形成纳米结构晶体管的方法，包括：
64.交替地外延生长多个半导体层和多个牺牲层；
65.图案化所述多个半导体层和所述多个牺牲层，以形成堆叠；
66.去除所述堆叠的第一部分和第二部分，以分别形成第一沟槽和第二沟槽；
67.在所述第一沟槽和所述第二沟槽中分别形成第一源极/漏极区域和第二源极/漏极区域，其中所述堆叠的一部分位于所述第一源极/漏极区域和所述第二源极/漏极区域之间；
68.从所述堆叠的所述部分去除所述多个牺牲层；
69.氧化所述堆叠的所述部分中的所述多个半导体层，以在所述多个半导体层上形成栅极氧化物，其中，所述栅极氧化物包括形成在所述多个半导体层中的半导体层上的氧化物层，并且其中，所述氧化物层包括水平部分和垂直部分，并且所述垂直部分比所述水平部分厚；以及
70.形成围绕所述半导体层和所述氧化物层的栅极电极。
71.示例2.根据示例1所述的方法，其中，所述氧化是使用等离子体增强原子层沉积工艺执行的，其中使用含氧工艺气体。
72.示例3.根据示例2所述的方法，其中，所述等离子体增强原子层沉积工艺包括：
73.脉冲化含硅前体并吹扫所述含硅前体；以及
74.脉冲化所述含氧工艺气体并吹扫所述含氧工艺气体。
75.示例4.根据示例1所述的方法，其中，所述氧化是使用远程等离子体氧化工艺执行的。
76.示例5.根据示例1所述的方法，其中，所述氧化是使用热氧化工艺执行的。
77.示例6.根据示例1所述的方法，其中，所述氧化物层还包括具有第一厚度的角部部分，并且所述水平部分具有第二厚度，并且其中，所述第一厚度与所述第二厚度的比率大于约1.5。
78.示例7.根据示例1所述的方法，其中，所述氧化物层的所述垂直部分具有第一厚度，并且所述氧化物层的所述水平部分具有第二厚度，并且所述第一厚度与所述第二厚度的比率大于约1.1。
79.示例8.根据示例7所述的方法，其中，所述第一厚度与所述第二厚度的比率在约1.1和约1.4之间的范围内。
80.示例9.一种纳米结构晶体管，包括：
81.半导体纳米结构；
82.氧化物层，包括：
83.水平部分，在所述半导体纳米结构的顶表面和底表面上，其中，所述水平部分具有第一厚度；
84.垂直部分，在所述半导体纳米结构的侧壁上，其中，所述垂直部分具有第二厚度；以及
85.角部部分，在所述半导体纳米结构的角部上，其中，所述角部部分具有第三厚度，并且其中，所述第二厚度和第三厚度两者都大于所述第一厚度；
86.高k电介质层，围绕所述氧化物层；以及
87.栅极电极，围绕所述高k电介质层。
88.示例10.根据示例9所述的器件，其中，所述第二厚度与所述第一厚度的比率大于约1.1。
89.示例11.根据示例10所述的器件，其中，所述第二厚度与所述第一厚度的比率在约1.1和约1.4之间的范围内。
90.示例12.根据示例9所述的器件，其中，所述第三厚度与所述第一厚度的比率大于约1.5。
91.示例13.根据示例12所述的器件，其中，所述第三厚度与所述第一厚度的比率在约1.5和约1.7之间的范围内。
92.示例14.根据示例9所述的器件，其中，所述半导体纳米结构包括硅纳米条，并且所述氧化物层包括氧化硅。
93.示例15.根据示例9所述的器件，还包括：栅极间隔件，该栅极间隔件接触所述高k电介质层的一部分，其中，所述栅极间隔件包括第一部分和第二部分，其中所述第一部分在所述第二部分和所述高k电介质层之间并接触所述第二部分和所述高k电介质层，并且其中，所述第一部分包括所述第二部分中的所有元素，并且所述第一部分具有比所述第二部分更高的氧浓度。
94.示例16.一种纳米结构晶体管，包括：
95.纳米fet，包括：
96.多个半导体条，其中，所述多个半导体条中的较高半导体条与所述多个半导体条中的相应较低半导体条重叠，并且所述多个半导体条以间隔彼此垂直分隔开；
97.多个氧化物层，每个氧化物层围绕所述多个半导体条中的一个半导体条，其中，所述多个氧化物层中的氧化物层包括：
98.第一部分，具有第一厚度；以及
99.第二部分，具有第二厚度，其中，所述第二厚度与所述第一厚度的比率大于约1.5。
100.示例17.根据示例16所述的器件，其中，所述第一部分和所述第二部分由相同材料形成，并且包括相同元素，其中所述相同元素的百分比相同。
101.示例18.根据示例16所述的器件，其中，所述第一部分是在所述多个半导体条中的
相应半导体条的顶表面或底表面上的水平部分，并且所述第二部分是在所述多个半导体条中的所述相应半导体条的角部处的角部部分。
102.示例19.根据示例16所述的器件，还包括：
103.高k电介质层，围绕所述多个氧化物层中的每个氧化物层；以及
104.栅极电极，围绕所述高k电介质层。
105.示例20.根据示例19所述的器件，还包括：栅极间隔件，该栅极间隔件接触所述高k电介质层的侧壁，其中，所述栅极间隔件中接触所述高k电介质层的第一部分与所述栅极间隔件的第二部分相比被氧化得更多，其中所述第二部分通过所述第一部分与所述高k电介质层分隔开。