具有经优化电阻层的存储器的制作方法

具有经优化电阻层的存储器
1.交叉参考
2.本专利申请要求由魏(wei)等人于2020年7月29日提交的标题为“具有经优化电阻层的存储器(memory with optimized resistive layers)”的第16/941,885号美国专利申请的优先权，所述美国专利申请转让给本受让人，并且明确地以全文引用的方式并入本文中。
技术领域
3.技术领域涉及一种具有经优化电阻层的存储器。


背景技术：

4.下文大体上涉及用于存储器的一或多个系统，并且更确切地说，涉及一种具有经优化电阻层的存储器。
5.存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程到各种状态来存储信息。举例来说，二进制存储器单元可编程到两个支持状态中的一个，常常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持多于两个状态，所述多于两个状态中的任一个可被存储。为了存取所存储信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可在存储器装置中写入状态或对状态进行编程。
6.存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)、自选存储器、硫族化物存储器技术等。存储器单元可为易失性或非易失性的。例如feram的非易失性存储器即使在不存在外部电源的情况下仍可维持其所存储逻辑状态达很长一段时间。例如dram的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储状态。


技术实现要素：

7.描述了一种方法。方法可包含在多个存储器堆叠上沉积第一电阻材料。存储器堆叠中的每一个可包含电极材料和存储器材料的分层组合件。方法可进一步包含：在多个存储器堆叠上在第一电阻材料上方沉积第一导电材料；去除多个存储器堆叠的区域以在第一电阻材料、第一导电材料和多个存储器堆叠中的一或多个存储器堆叠中形成间隙；沉积导电材料以在间隙中形成导电通孔；在第一导电材料和导电通孔上方沉积第二电阻材料；以及在多个存储器堆叠上在第二电阻材料上方以及在通孔上在第二电阻材料上方沉积第二导电材料。
8.描述了一种存储器装置。存储器装置可包含衬底和定位在衬底上的多个存储器堆叠。每一存储器堆叠可包含电极材料和存储器材料的分层组合件。存储器装置可进一步包含：第一电阻材料，其定位在多个存储器堆叠上；第一导电材料，其定位在多个存储器堆叠
上在第一电阻材料上方；以及通孔，其定位在衬底上。通孔可包含导电材料。存储器装置可进一步包含：第二电阻材料，其定位在第一导电材料和通孔上；以及第二导电材料，其定位在第二电阻材料上。
9.描述了另一存储器装置。存储器装置可包含在第一方向上延伸的多个第一存取线。相应多个存储器堆叠可定位在多个第一存取线上。存储器装置可进一步包含多个通孔，其各自包含导电材料且在第二方向上与存储器堆叠的群组对准。存储器堆叠的每一群组可包含来自多个第一存取线中的每一个的在第二方向上与通孔对准的存储器堆叠。存储器装置可进一步包含在第二方向上延伸的多个第二存取线。每一第二存取线可在多个通孔中的通孔和与通孔对准的存储器堆叠的群组上方延伸。每一第二存取线可包含：第一电阻材料，其定位在相应多个存储器堆叠中的每一存储器堆叠上；第一导电材料，其定位在第一电阻材料上；第二电阻材料，其定位在通孔和第一导电材料上；以及第二导电材料，其定位在第二电阻材料上。
附图说明
10.在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记之后跟着的短划线和在类似组件(例如，“100-a”)之间进行区分的第二标记来区分为相同类型的各种组件。如果在说明书中仅使用第一参考标记(例如，“100”)，则描述可适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一个。
11.图1说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的系统的实例。
12.图2说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的存储器阵列的实例。
13.图3a到5f说明根据如本文中所公开的实例的作为支持具有经优化电阻层的存储器的制造过程的部分而执行的操作的实例。
14.图6说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的存储器装置的实例。
15.图7展示说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的方法的流程图。
具体实施方式
16.在一些情况下，电阻材料可用于控制对存储器单元的电流应力。举例来说，电阻材料可存在于用于存取线的存取线驱动器与含有与存取线耦合的存储器单元的存储器堆叠之间以防止高电流应力和尖峰。在一些情况下，在存取线与存储器堆叠之间沉积电阻材料还可在存取线驱动器与存取线之间(例如，在存取线的通孔上方)沉积电阻材料。然而，过多的电阻材料可能降低存取线或存储器单元的效率或性能。因此，每一存取线或存储器单元可能需要不同量的电阻材料。但用于存取线的电阻材料的最优量可不同于用于存储器单元的电阻材料的最优量。
17.为了允许为存储器单元和存取线提供的电阻材料的独立优化，可使用存取线中的单独电阻层在存储器单元和导电通孔上方沉积单独量或类型的电阻材料。这可允许经优化
量的电阻材料用于存储器单元和存取线，甚至在那些量对于每一存储器单元和存取线可为不同的时也是如此。
18.可在执行用于沉积导电通孔的阵列终止蚀刻之前沉积第一电阻材料层。通过这样做，阵列终止蚀刻可去除在用于沉积导电通孔的阵列的部分上方的第一电阻材料。可在蚀刻已发生且导电通孔已被形成之后沉积第二电阻材料层。这允许第二电阻材料层沉积在导电通孔上方。因此，在成品存储器装置中，第一电阻材料层可定位在存储器单元与存取线中的导电材料之间，并且第二电阻材料层可定位在导电通孔与存取线中的导电材料之间。结果，第一电阻材料层可被设计成提供用于存储器单元的经优化或所要量的电阻材料，并且第二电阻材料层可被设计成提供用于导电通孔的经优化或所要量的电阻材料，即使在那些量可彼此不同时也是如此。
19.首先在如参考图1和2所描述的存储器装置的上下文中描述本公开的特征。在如参考图3-5所描述的制造过程的上下文中描述本公开的特征。在如参考图6所描述的存储器阵列的上下文中描述本公开的特征。本公开的这些和其它特征通过如参考图7所描述的涉及具有经优化电阻层的存储器的流程图进一步说明和描述。
20.图1说明如本文中所公开的实例存储器装置100。存储器装置100还可被称作电子存储器设备。图1是存储器装置100的各种组件和特征的说明性表示。因此，应了解展示存储器装置100的组件和特征以说明功能相互关系，而不是其在存储器装置100内的实际物理位置。在图1的说明性实例，存储器装置100包含3d存储器阵列102。存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可为可编程的以存储两个状态，表示为逻辑0和逻辑1。在一些实例中，存储器单元105可被配置成存储多于两个逻辑状态。虽然图1中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为类似的，以便增加所描绘特征的可见性和清晰度。
21.存储器阵列102可包含形成于彼此之上的两个或更多个二维(2d)存储器阵列103。相比于2d阵列，这可增加可放置或产生于单个裸片或衬底上的存储器单元的数量，这反过来可减少生产成本(例如，每位的成本)，或增加存储器装置的性能，或两者。存储器阵列102可包含两个层级的存储器单元105，并且可因此被视为3d存储器阵列；然而，层级的数量不限于二。每一层级可经对准或定位以使得存储器单元105可在每一层级上彼此(精确地、重叠、或大致)对准，从而形成存储器单元堆叠145。在一些情况下，存储器单元堆叠145可包含位于彼此之上且同时共享用于两者的字线或位线的多个存储器单元，如下所阐述。在一些情况下，存储器单元可为多层级存储器单元，其被配置成使用多层级存储技艺存储多于一个数据位。
22.在一些实例中，存储器单元105的每一行连接到字线110，并且存储器单元105的每一列连接到位线115。术语存取线可指字线110、位线115或其组合。字线110和位线115可彼此垂直(或几乎如此)且可产生存储器单元阵列。如图1中所展示，存储器单元堆叠145中的两个存储器单元105可共享共用导电线，例如位线115。也就是说，位线115可与上部存储器单元105的底部电极和下部存储器单元105的顶部电极电子通信。其它配置可为可能的，例如第三层可与下部层共享字线110。一般来说，一个存储器单元105可位于例如字线110和位线115的两个导电线的相交点处。此相交点可被称作存储器单元的地址。目标存储器单元105可为位于通电存取线110与位线115的相交点处的存储器单元105；也就是说，存取线110
和位线115可通电(可具有电压电势或电流流动)以在其相交点处读取或写入存储器单元105。与相同存取线110或位线115电子通信(例如，连接到所述存取线或位线)的其它存储器单元105可被称作非目标存储器单元105。
23.电极可与存储器单元105和字线110或位线115耦合。术语电极可指电导体，并且在一些情况下可用作到存储器单元105的电接触件。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。在一些实例中，存储器单元105可包含定位在第一电极与第二电极之间的硫族化物材料。第一电极的一侧可耦合到字线110，并且第一电极的另一侧可耦合到硫族化物材料。另外，第二电极的一侧可耦合到位线115，并且第二电极的另一侧可耦合到硫族化物材料。第一电极和第二电极可为相同材料(例如，碳)或不同材料。
24.可通过激活或选择存取线110和位线115来对存储器单元105执行例如读取和写入等操作。在一些实例中，位线115也可为已知数字线115。可在不影响理解或操作的情况下对存取线、字线和位线等的参考进行互换。激活或选择字线110或位线115可包含将电压施加到相应线。字线110和位线115可由导电材料制成，例如金属(例如，铜(cu)、铝(al)、金(au)、钨(w)、钛(ti))、金属合金、碳、导电掺杂半导体(例如，多晶硅)，或其它导电材料、合金、化合物等。
25.可通过行解码器120和列解码器130来控制对存储器单元105的存取。举例来说，行解码器120可从存储器控制器140接收行地址，并且基于所接收行地址而激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址，并且激活适当位线115。举例来说，存储器阵列102可包含用于顶部阵列的标记为wl_t1到wl_tm的多个字线110、用于底部阵列的标记为wl-b1到wl_bm的多个字线110、和标记为bl_1到bl_n的多个数字线115，其中m和n取决于阵列大小。因此，通过激活字线110和位线115，例如wl_t2和bl_3，可存取其相交点处的存储器单元105。如下文更详细地论述，可通过行解码器120和列解码器130来控制对存储器单元105的存取，所述行解码器和所述列解码器可在耦合到存储器阵列102的衬底内或衬底上包含一或多种掺杂材料(例如，形成晶体管)。
26.在存取后，存储器单元105就可由感测组件125读取或感测以确定存储器单元105的所存储状态。举例来说，电压可施加到存储器单元105(使用对应字线110和位线115)，并且所得电流的存在可取决于存储器单元105的所施加电压和阈值电压。在一些情况下，可施加多于一个电压。另外，如果所施加电压不引起电流流动，则可施加其它电压，直到感测组件125检测到电流为止。通过评估引起电流流动的电压，可确定存储器单元105的所存储逻辑状态。在一些情况下，电压的量值可斜升，直到检测到电流流动。在其它情况下，可顺序地施加预定电压直到检测到电流或施加阈值或极限电压为止。同样地，电流可施加到存储器单元105，并且用以产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。
27.在一些实例中，存储器单元可通过将电脉冲提供到所述单元而编程，所述单元可包含存储器存储元件。可经由第一存取线(例如，字线110)或第二存取线(例如，位线115)或其组合来提供脉冲。在一些情况下，在提供脉冲后，离子就可取决于存储器单元105的极性而在存储器存储元件内迁移。因此，相对于存储器存储元件的第一侧或第二侧的离子的浓度可至少部分地基于第一存取线与第二存取线之间的电压的极性。在一些情况下，不对称形状的存储器存储元件可能致使离子在具有更多区域的元件的部分处更拥挤。存储器存储
元件的某些部分可具有较高电阻率，并且因此可产生比存储器存储元件的其它部分的阈值电压更高的阈值电压。离子迁移的此描述表示用于实现本文中所描述的结果的存储器单元的机构的实例。机构的此实例不应被视为具有限制性。本公开还包含用于实现本文中所描述的结果的存储器单元的机构的其它实例。
28.感测组件125可包含用以检测和放大信号差异(其可被称作感测或锁存)的各种晶体管或放大器。接着可通过列解码器130将存储器单元105的所检测逻辑状态作为输出135输出。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。感测组件125可与列解码器130和行解码器120相关联。
29.可通过激活相关字线110和位线115来设置或写入存储器单元105，并且至少一个逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。在包含硫族化物材料的存储器单元的情况下，存储器单元105可被写入以通过基于将解码器(例如，行解码器120或列解码器130)的第一导电线与存取线(例如，字线110或位线115)耦合而将第一电压施加到存储器单元105作为存取操作的部分来将逻辑状态存储于存储器单元105中。
30.存储器控制器140可通过各种组件来控制存储器单元105的操作(例如，读取、写入、重新写入、刷新、放电)，所述各种组件例如行解码器120、列解码器130和感测组件125。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140并置。存储器控制器140可生成行和列地址信号以激活所要的字线110和位线115。存储器控制器140还可生成且控制在存储器装置100的操作期间使用的各种电压或电流。
31.存储器控制器140可被配置成通过将第一电压施加到解码器(例如，行解码器120或列解码器130)的第一导电线来选择存储器单元105。在一些情况下，存储器控制器140可被配置成基于选择存储器单元105而将解码器的第一导电线与同存储器单元105相关联的字线(例如，字线110或位线115)耦合。存储器控制器140可被配置成至少部分地基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元105。
32.在一些实例中，存储器控制器140可被配置成将第二电压施加到解码器的第二导电线作为存取操作的部分。在一些情况下，第二电压可使掺杂材料选择性地将解码器的第一导电线与同存储器单元105相关联的存取线耦合。将第一电压施加到存储器单元105可基于将第二电压施加到第二导电线。举例来说，存储器控制器140可基于第一电压与第二电压的相交而选择存储器单元105。在一些情况下，作为存取操作的部分而施加到存储器单元105的信号可具有正极性或负极性。
33.在一些实例中，存储器控制器140可接收包括用以对存储器单元105执行存取操作的指令的命令，并且基于接收到所述命令而识别存储器单元105的地址。在一些情况下，将第二电压施加到第二导电线可基于识别地址。如果存取操作为读取操作，则存储器控制器140可被配置成基于将第一电压施加到存储器单元105而输出存储于存储器单元105中的逻辑状态。如果存取操作为写入操作，则存储器控制器140可被配置成基于将第一电压施加到存储器单元105而将逻辑状态存储于存储器单元105中。虽然论述为通过使用第一电压和第二电压施加，但应理解，在一些情况下，可在第一导电线与第二导电线之间施加电流以执行存取操作。
34.在一些实例中，每一字线110和/或每一位线115可与导电通孔耦合，所述导电通孔将字线110和/或位线115与存储器装置100搁置于其上的衬底耦合。一般来说，可通过蚀刻出存储器阵列102的部分以形成间隙且在所述间隙中沉积导电通孔材料来形成导电通孔。然而，蚀刻出存储器阵列102的部分的方法可能损坏间隙的预期覆盖之外的存储器单元105，这可被称作平铺块或块损坏。本文中可描述防止平铺块或块损坏的方法。另外，本文中描述处理存储器阵列和导电通孔以管理字线和/或位线的电阻的方法。
35.图2说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的存储器装置200的实例。存储器装置200可为参考图1所描述的存储器阵列102的部分的实例。存储器装置200可包含定位在衬底204之上的存储器单元的第一阵列或叠组205和定位在第一阵列或叠组205顶部上的存储器单元的第二阵列或叠组210。存储器装置200还可包含字线110-a、字线110-b和位线115-a，其可为字线110和位线115的实例，如参考图1所描述。第一叠组205和第二叠组210各自可具有一或多个存储器单元(例如，分别存储器单元220-a和存储器单元220-b)。虽然图2中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为类似的，以便增加所描绘特征的可见性和清晰度。
36.第一叠组205的存储器单元可各自包含第一电极215-a、存储器单元220-a(例如，包含硫族化物材料)和第二电极225-a。第二叠组210的存储器单元可各自包含第一电极215-b、存储器单元220-b(例如，包含硫族化物材料)和第二电极225-b。第一电极215-a、存储器单元220-a和第二电极225-a可形成第一存储器堆叠230-a，并且第一电极215-b、存储器单元220-b和第二电极225-b可形成第二存储器堆叠230-b。存储器堆叠还可包含其它层和材料。在一些实例中，第一叠组205和第二叠组210的存储器单元可具有共同导电线，使得每一叠组205和210的对应存储器单元可共享位线115或字线110，如参考图1所描述。举例来说，第二叠组210的第一电极215-b和第一叠组205的第二电极225-a可耦合到位线115-a，使得位线115-a由竖直邻近的存储器单元共享。根据本文中的教示，如果存储器装置200包含多于一个叠组，则解码器可与每一叠组耦合。举例来说，解码器可与第一叠组205和第二叠组210耦合。在一些情况下，存储器单元220可为相变存储器单元或自选存储器单元的实例。
37.存储器装置200的架构可被称作交叉点架构，其中存储器单元形成于如图2中所说明的字线与位线之间的拓扑交叉点处。此类交叉点架构可相比于其它存储器架构以较低的生产成本提供相对高密度的数据存储。举例来说，交叉点架构可具有具有减小的面积并且因而相比于其它架构具有增大的存储器单元密度的存储器单元。举例来说，相比于具有6f2存储器单元面积的其它架构(例如具有三端子选择组件的那些架构)，所述架构可具有4f2存储器单元面积，其中f是最小特征大小。举例来说，dram可使用为三端子装置的晶体管作为每一存储器单元的选择组件，并且相比于交叉点架构可具有较大存储器单元面积。在一些情况下，交叉点架构可由具有沿着正交方向的图案的两个连续蚀刻或切割形成。
38.虽然图2的实例展示两个存储器叠组，但其它配置是可能的。在一些实例中，存储器单元的单个存储器叠组可构造在衬底204之上，这可被称作二维存储器。在一些实例中，存储器单元的三个或四个存储器叠组可以类似方式在三维交叉点架构中配置。
39.在一些实例中，存储器叠组中的一或多个可包含包含硫族化物材料的存储器单元220。存储器单元220可例如包含硫族化物玻璃，例如硒(se)、碲(te)、砷(as)、锑(sb)、碳(c)、锗(ge)和硅(si)的合金。在一些实例中，主要具有se、as和ge的硫族化物材料可被称作
sag合金。在一些实例中，sag合金可包含si，并且此类硫族化物材料可被称作sisag合金。在一些实例中，硫族化物玻璃可包含额外元素，例如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)，其各自可呈原子或分子形式。
40.在一些实例中，可通过施加第一电压或第一电流来将包含硫族化物材料的存储器单元220编程到逻辑状态。借助于实例，在特定存储器单元220经编程时，单元内的元件可分离，从而引起离子迁移。取决于施加到存储器单元的电压的极性，离子可朝向特定电极迁移。举例来说，在存储器单元220中，离子可朝向负电极迁移。接着可通过跨越单元施加电压来读取存储器单元以感测。在读取操作期间看到的阈值电压可基于存储器单元中的离子的分布和读取脉冲的极性。
41.举例来说，如果存储器单元具有给定的离子分布，则在读取操作期间检测到的阈值电压可针对具有第一极性的第一读取电压不同于具有第二极性的第二读取电压。取决于存储器单元的极性，迁移离子的此浓度可表示逻辑“1”或逻辑“0”状态。离子迁移的此描述表示用于实现本文中所描述的结果的存储器单元的机构的实例。机构的此实例不应被视为具有限制性。本公开还可适用于用于实现本文中所描述的结果的存储器单元的机构的其它实例。
42.在一些情况下，第一电压可施加到解码器的第一导电线作为存储器单元220的存取操作的部分。在施加第一电压后，第一导电线就可与同存储器单元220相关联的存取线(例如，字线110-a、字线110-b或位线115-a)耦合。举例来说，第一导电线可基于解码器的在第一方向上在第一导电线与存取线之间延伸的掺杂材料而与存取线耦合。
43.在一些实例中，可基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元220。解码器可包含选择性地耦合存储器装置200的第一导电线和存取线的一或多个晶体管。在一些情况下，解码器可形成于衬底204中。
44.在一些实例中，电阻材料可存在于电极与存取线之间。举例来说，电阻障壁可存在于电极215-a与字线110-a之间；电极225-a与位线115-a之间；电极215-b与位线115-a之间；电极225-b与字线110-b之间；或这些位置的组合。电阻材料可被配置成防止存储器单元220与字线110或位线115之间的电流浪涌或减少存储器单元220与字线110或位线115之间的热量扩散。
45.在一些实例中，字线110和/或位线115可与将字线110和/或位线115与衬底204耦合的导电通孔耦合。在一些情况下，导电通孔可与来自不同叠组的字线110或位线115耦合。举例来说，在本发明实例中，导电通孔可与叠组205中的字线110-a和叠组210中的字线110-b耦合。根据本文中所描述的技艺，电阻材料可形成于电极材料与字线或位线之间，而不是还在导电通孔与字线或位线之间。
46.图3a到5f说明制造过程，其包含对材料的分层组合件执行一系列操作以形成包含导电通孔的存储器阵列，所述导电通孔可允许经优化或所要量的电阻材料用于存储器单元和存取线，即使在那些量可彼此不同时也是如此。
47.这些图说明可通过对材料的分层组合件执行制造过程的操作而形成的中间结构的实例。图3a到3c中所说明的结构可表示对分层组合件的初始或部分处理步骤。图4a到4d中所说明的结构可表示在初始处理步骤之后执行的处理步骤的第一集合，并且图5a到5f中所说明的结构可表示在初始处理步骤之后执行的处理步骤的第二集合。合起来，图3a到3c
和4a到4d可表示第一制造过程且图3a到3c和5a到5f可表示第二制造过程。在一些情况下，第一或第二制造过程可包含组合各种操作、更改操作序列、消除这些操作的一或多个步骤或其任何组合。
48.图3a到3c分别说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的材料300-a到300-c的分层组合件的横截面视图。
49.在图3a中，存储器堆叠305可通过介电材料310彼此分离。存储器堆叠305可由电极材料(例如，如参考图2所描述的电极215和225)和存储器材料(例如，如参考图2所描述的存储器单元220)构成。介电材料310可被配置成提供结构，同时限制可在存储器堆叠305之间传送的电荷的量。
50.在一些情况下，每一存储器堆叠305上的材料的布置对于每一存储器堆叠305可为相同的。举例来说，如果第一存储器堆叠305具有底部电极材料、在底部电极材料之上的存储器材料和在存储器材料之上的顶部电极材料，则第二邻近存储器堆叠可具有对应底部电极材料、对应存储器材料和对应顶部电极材料。在存储器堆叠305当中彼此对应的材料集合可被视为图案化层。举例来说，底部电极集合可被视为第一图案化层；存储器材料集合可被视为第二图案化层；并且顶部电极集合可被视为第三图案化层。为清楚起见，未在图3a到5f中说明存储器堆叠305的个别材料。另外，存储器堆叠305可与底部导体接触，所述底部导体可例如为如图2中所展示的字线110和/或位线115。
51.另外，硬掩模(hm)315可用于图案化存储器堆叠305的至少部分，并且在第一平坦化步骤(例如，经由化学机械平坦化(cmp))之后可大致在存储器堆叠305之间的介电材料310的层级处。在一些情况下，hm 315可由氮化物材料构成。
52.在图3b中，制造系统可执行另一处理步骤以蚀刻掉hm 315(例如，第二cmp步骤)和介电材料310的至少部分，这可暴露存储器堆叠305的顶部。介电材料310可具有比hm 315和存储器堆叠305的材料去除速率更高的材料去除速率，并且可具有比在用以蚀刻hm 315的处理步骤之后的存储器堆叠305的高度更小的高度。在一些情况下，去除hm 315的终止过程可为不会导致大量插槽凹陷的湿式过程。
53.在图3c中，制造系统可将电阻材料320沉积到存储器堆叠305和介电材料310上。电阻材料320还可被称作热障壁材料。制造系统可沉积电阻材料320，使得存储器堆叠305的所暴露顶部和所暴露侧面被完全覆盖。在一些情况下，电阻材料320可由氮化钨硅(wsin)或碳化硅(sic)或其组合构成。在一些情况下，电阻材料320可由氧化铝(alox)或氧化钨(wox)或其组合构成。其它材料也是可能的。
54.制造系统可接着将导电材料325沉积在电阻材料320的顶部上。制造系统可沉积导电材料325以使得导电材料325在顶部上具有相对均匀的表面，或可执行处理(例如，cmp)以产生相对均匀的表面。在此类情况下，导电材料325的厚度可取决于导电材料是在存储器堆叠305上方还是在介电材料310上方而变化。在一些情况下，导电材料325可由钨构成。
55.图4a到4d分别说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的材料400-a到400-d的分层组合件的横截面视图。在一些情况下，图4a到4d可表示在由图3a到3c表示的步骤已发生之后进行的步骤。
56.在图4a中，制造系统可在分层组合件的第一区域处蚀刻掉存储器堆叠305和介电材料310中的至少一些以形成间隙405。在相同处理步骤中，制造系统可蚀刻电阻材料320和
d。导电材料325和420可由相同材料构成或可由不同材料构成。在任一情况下，导电材料325可被视为第一导电材料层或第一导电材料，并且导电材料420可被视为第二导电材料层或第二导电材料。在一些情况下，导电材料420可由钨构成。在一些情况下，制造系统可在沉积导电材料420之前磨光电阻材料418。磨光可涉及使电阻材料418的表面平滑，并且可辅助导电材料的粘附。
62.虽然电阻材料418在通孔415上方的厚度可与在存储器阵列425上方的厚度大体上相同，但定位在存储器阵列425上方的电阻材料418的部分(部分418-a)的表面积可相对大于且在一些情况下大体上大于定位在通孔415上方的电阻材料418的部分(部分418-b)的表面积。因为这一点，由电阻材料418提供的电阻可对应于并联的部分418-b的许多等效电阻。结果，由电阻材料418在衬底(例如，存取线驱动器)与存储器堆叠305之间提供的总电阻可由定位在通孔415上方的部分(例如，部分418-b)支配。
63.合起来，第一电阻材料320、第一导电材料325、第二电阻材料418和第二导电材料420可一起形成存取线(例如，字线110或位线115)。如所展示，第一电阻材料320可定位在存储器堆叠305与存取线中的导电材料325和420之间，并且第二电阻材料418可定位在导电通孔415与存取线中的导电材料420之间。使用存储器装置400-d，可针对存储器单元和存取线提供电阻材料的独立优化。单独量或类型的电阻材料可使用存取线中的单独电阻层沉积在存储器单元和导电通孔上方。这可允许经优化或所要量的电阻材料用于存储器单元和存取线，甚至在那些量可彼此不同时也是如此。
64.图5a到5f分别说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的材料500-a到500-f的分层组合件的横截面视图。在一些情况下，图5a到5f可表示在由图3a到3c表示的步骤已发生之后进行的步骤。
65.在图5a中，制造系统可在导电材料325上方沉积封端材料505。封端材料505可在处理期间保护电阻材料320、导电材料325和存储器堆叠305。在一些情况下，制造系统可在沉积封端材料505之前磨光导电材料325。磨光可展平导电材料325的表面形态，并且可使得制造系统能够在均匀表面上沉积封端材料505。
66.在图5b中，制造系统可在分层组合件的第一区域处蚀刻掉存储器堆叠305和介电材料310中的至少一些以形成间隙530。在相同处理步骤中，制造系统可蚀刻电阻材料320、导电材料325和封端材料505的至少部分。另外，制造系统可在封端材料505上方以及在间隙530中沉积衬里材料510。衬里材料510可沉积在间隙530的暴露部分上方，包含底部(例如，衬底)和侧面(例如，阵列525的侧壁)。因此，衬里材料510可具有在封端材料505上方的第一水平部分、在间隙530上方的第二水平部分，以及与封端材料505、导电材料325和电阻材料320的末端以及存储器堆叠305或介电质310的一侧接触的竖直部分。衬里材料510的竖直部分可在额外处理期间或在操作期间(例如，通过额外绝缘属性)保护邻近存储器堆叠305、封端材料505、导电材料325、电阻材料320或这些的组合。衬里材料510可例如具有比用于填充间隙530的介电材料的介电常数更高的介电常数。
67.衬里材料510的竖直部分可与存储器堆叠305接触。在一些情况下，竖直部分可邻接第一和第二水平部分。衬里材料510可由与封端材料505相同的材料构成，或可由不同材料构成。举例来说，封端材料505和衬里材料510两者可由氮化物类材料构成。替代地，封端材料505可由氮化物材料构成，并且衬里材料510可由不同于封端材料505的氮化物类材料
构成。
68.在图5c中，制造系统可用绝缘体材料515(例如，teos或介电材料)填充间隙530。两步骤平坦化或去除过程可用于填充间隙530且在沉积绝缘体材料515之后平坦化组合件。首先，绝缘体材料515可沉积在阵列525和间隙530(未展示)两者上方。第一平坦化步骤可接着用于去除阵列525上方的介电质。第一平坦化步骤可被设计成在封端材料505上停止。第一平坦化步骤可使用第一研磨浆(例如，氧化物研磨浆)。第一平坦化步骤可产生图5c中所展示的阵列和介电质组合件。因此，在衬里材料510的第二水平部分上方展示绝缘体材料515，并且将间隙填充到大致封端材料505(或在平坦化步骤在封端材料505处停止之后保持的封端材料505的部分)的高度。衬里材料510可在绝缘体材料515与电阻材料320之间以及在绝缘体材料515与导电材料325之间形成障壁。
69.在沉积绝缘体材料515且执行第一平坦化过程之后，制造系统可蚀刻绝缘体材料515以及衬里材料510的部分以形成间隙或孔540。制造系统可在间隙或孔540中沉积导电通孔材料520，使得通孔材料520延伸穿过绝缘体材料515。在一些情况下，导电通孔材料520的顶部表面可与绝缘体材料515成一直线。在一些情况下，导电通孔材料520可延伸到分层组合件内的高于电阻材料的高度。
70.在图5d中，制造系统可使用第二平坦化步骤以去除封端材料505以产生材料500-d的分层组合件。第二平坦化步骤可使用与第一平坦化步骤不同的处理特征(例如，与第一研磨浆不同的第二研磨浆)。第二平坦化过程可被配制成在导电材料325上停止。
71.在完成第二平坦化过程之后，导电材料325的顶部表面、衬里材料510的竖直部分的顶部表面、绝缘体材料515的顶部表面和导电通孔材料520的顶部表面可彼此大致共面。
72.在图5e中，制造系统可在导电材料325、衬里材料510的竖直部分、绝缘体材料515和导电通孔材料520的顶部上沉积电阻材料550。在一些情况下，电阻材料550可与导电通孔材料520直接接触。电阻材料550可由上文关于电阻材料320所论述的材料中的任一个构成。电阻材料层550的电阻率可与电阻材料层320的电阻率相同或不同。结果，电阻材料层550可被设计成提供用于导电通孔的经优化或所要量的电阻材料，而不管所述量是否可能不同于用于存储器堆叠305的量。在一些情况下，电阻材料320的电阻率可大于电阻材料550的电阻率。电阻材料550可为与电阻材料320的厚度相同的厚度或不同的厚度。电阻材料320和550可由相同材料构成或可由不同材料构成。在任一情况下，电阻材料320可被视为第一电阻材料层或第一电阻材料，并且电阻材料550可被视为第二电阻材料层或第二电阻材料。在一些情况下，制造系统可在沉积电阻材料550之前磨光导电材料325。磨光可涉及使导电材料325的表面平滑，并且可辅助电阻材料550的粘附。
73.在图5f中，制造系统可在电阻材料550上沉积导电材料555以产生存储器装置500-f。导电材料325和555可由相同材料构成或可由不同材料构成。在任一情况下，导电材料325可被视为第一导电材料层或第一导电材料，并且导电材料555可被视为第二导电材料层或第二导电材料。在一些情况下，导电材料555可由钨构成。在一些情况下，制造系统可在沉积导电材料555之前磨光电阻材料550。磨光可涉及使电阻材料550的表面平滑，并且可辅助导电材料555的粘附。
74.虽然电阻材料550在通孔520上方的厚度可与在存储器阵列525上方的厚度大体上相同，但定位在存储器阵列525上方的电阻材料550的部分(部分550-a)的表面积可相对大
于且在一些情况下大体上大于定位在通孔520上方的电阻材料550的部分(部分550-b)的表面积。因为这一点，由电阻材料550提供的电阻可对应于并联的部分550-b的许多等效电阻。结果，由电阻材料550在衬底(例如，存取线驱动器)与存储器堆叠305之间提供的总电阻可由定位在通孔520上方的部分(例如，部分550-b)支配。
75.合起来，第一电阻材料320、第一导电材料325、第二电阻材料550和第二导电材料555可一起形成存取线(例如，字线110或位线115)。如所展示，第一电阻材料320可定位在存储器堆叠305与存取线中的导电材料325和555之间，并且第二电阻材料550可定位在导电通孔520与存取线中的导电材料555之间。使用存储器装置500-f，可针对存储器单元和存取线提供电阻材料的独立优化。单独量或类型的电阻材料可使用存取线中的单独电阻层沉积在存储器单元和导电通孔上方。这可允许经优化或所要量的电阻材料用于存储器单元和存取线，甚至在那些量可彼此不同时也是如此。
76.一般来说，如本文中所描述的过程可实现较小裸片大小，因为本文中所描述的过程可限制以较小尺度发生的平铺块损坏。另外或替代地，本文中所描述的过程可减小插槽的大小或可完全防止插槽的形成，这可降低将发生平铺块损坏的可能性。另外或替代地，本文中所描述的过程可提供较少虚拟线机会。
77.图6说明根据如本文中所公开的实例的支持具有经优化电阻层的存储器的存储器装置600的实例。存储器装置600可为参考图1所描述的存储器阵列102的部分或参考图2所描述的存储器装置200的实例。存储器装置600可包含在第一方向z上延伸的多个第一存取线610(例如，字线)。字线610可为字线110的实例，如参考图1和2所描述。
78.存储器装置600还可包含定位在字线610上的存储器堆叠635的阵列。每一字线610可具有定位在其上的相应多个存储器堆叠635(例如，字线610-a上的存储器堆叠635-a和635-c以及字线610-b上的存储器堆叠635-b和635-d)。存储器堆叠635可由存储器单元620以及电极625和630构成。存储器堆叠635还可包含其它层和材料。存储器堆叠635可为如参考图2所描述的存储器堆叠230的实例。存储器堆叠635可通过介电材料彼此分离。为清楚起见，未在图6中说明存储器堆叠230之间的介电材料。
79.存储器装置600还可包含可在第一方向z上彼此对准的多个导电通孔640。通孔640可为如参考图4c和5c所描述的导电通孔415和520的实例。类似于那些实施例，每一通孔640可包括导电材料且延伸穿过沉积在间隙中的绝缘体材料650。每一通孔640还可延伸穿过衬里材料655，所述衬里材料加衬上文所论述的间隙，类似于通孔520。每一通孔640可在第二方向x上与存储器堆叠635的群组对准。存储器堆叠的每一群组可包含定位在每一字线610上的存储器堆叠635(例如，与通孔640-a对准的群组可包含存储器堆叠635-a和635-b)。
80.存储器装置600可包含在第二方向x上延伸的多个第二存取线615(例如，位线)。位线615可为位线115的实例，如参考图1和2所描述。每一位线615可在通孔640和所述通孔的对应群组中的存储器堆叠635上方延伸(例如，位线615-a可在通孔640-a以及存储器堆叠635-a和635-b上方延伸)。
81.每一位线615以及其延伸于上方的通孔640和存储器堆叠635可结合图4d中所展示的存储器装置400-d或图5f中所展示的存储器装置500-f且可以相同方式形成。举例来说，存储器装置600被描绘为并入图5f中所展示的存储器装置500-f。
82.如在存储器装置500-f中，按从底部到顶部的次序，位线615-a可包括第一电阻材
料642、第一导电材料644、第二电阻材料646和第二导电材料648。第一电阻材料642和第一导电材料644可在群组中的所有存储器堆叠635(例如，存储器堆叠635-a到635-b)上方延伸。第二电阻材料646和第二导电材料648还可在存储器堆叠635-a和635-b上方延伸，但可进一步在对应通孔640-a上方延伸。结果，存储器装置600可被设计成提供用于导电通孔的经优化或所要量的第二电阻材料646，而不管所述量是否可能不同于用于存储器堆叠635的量。另外，第一电阻材料642可直接接触存储器堆叠635-a和635-b，并且第二电阻材料646可直接接触通孔640-a。第一电阻材料642和第一导电材料644的一个末端可在衬里材料655处结束。因此，衬里材料655可在绝缘体材料650与第一电阻材料642之间以及在绝缘体材料650与第一导电材料644之间形成障壁。
83.在一些实施例中，字线610和位线615可互换。在那些实施例中，每一通孔640和存储器堆叠635的对应群组可与字线而不是位线相关联。举例来说，字线610可替代地为位线且位线615可替代地为字线。
84.使用存储器装置600，可针对存储器单元和存取线提供电阻材料的独立优化。单独量或类型的电阻材料可使用存取线中的单独电阻层沉积在存储器单元和导电通孔上方。这可允许经优化或所要量的电阻材料用于存储器单元和存取线，甚至在那些量对于每一存储器单元和存取线可为不同的时也是如此。
85.图7展示说明根据本公开的方面的支持具有经优化电阻层的存储器的方法700的流程图。方法700的操作可由制造系统或与制造系统相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行指令集以控制制造系统的一或多个功能元件来执行所描述的功能。另外或替代地，一或多个控制器可使用专用硬件来执行所描述的功能的方面。
86.在705处，方法700可包含在存储器堆叠的集合上沉积第一电阻材料。存储器堆叠中的每一个可包含电极材料和存储器材料的分层组合件。705的操作可根据本文中所描述的方法来执行。
87.在710处，方法700可包含在存储器堆叠上在第一电阻材料上方沉积第一导电材料。710的操作可根据本文中所描述的方法来执行。
88.在715处，方法700可包含去除存储器堆叠的集合的区域以在第一电阻材料、第一导电材料和存储器堆叠的集合中的一或多个存储器堆叠中形成间隙。在一些情况下，间隙可通过蚀刻形成。715的操作可根据本文中所描述的方法来执行。
89.在720处，方法700可包含沉积导电材料以在间隙中形成导电通孔。在一些情况下，介电材料可沉积在间隙中，并且导电通孔可延伸穿过介电材料。在一些情况下，衬里材料可在导电通孔形成之前沉积在第一导电材料和间隙上方。衬里材料可在间隙与第一电阻材料之间以及在间隙与第一导电材料之间形成障壁。在一些情况下，可在沉积第二电阻材料之前去除衬里材料的第一部分。720的操作可根据本文中所描述的方法来执行。
90.在725处，方法700可包含在第一导电材料和导电通孔上方沉积第二电阻材料。在一些情况下，第一电阻材料的电阻率大于第二电阻材料的电阻率。在一些情况下，第一电阻材料和第二电阻材料由相同材料构成。725的操作可根据本文中所描述的方法来执行。
91.在730处，方法700可包含在存储器堆叠的集合上在第二电阻材料上方以及在通孔上在第二电阻材料上方沉积第二导电材料。730的操作可根据本文中所描述的方法来执行。
92.应注意，上文所描述的方法描述了可能的实施方案，并且操作和步骤可重新布置
或以其它方式加以修改，并且其它实施方案是可能的。此外，可组合来自方法步骤的两个或更多个的部分。
93.描述了一种存储器装置。存储器装置可包含衬底和定位在衬底上的多个存储器堆叠。每一存储器堆叠可包含电极材料和存储器材料的分层组合件。存储器装置可进一步包含：第一电阻材料，其定位在多个存储器堆叠上；第一导电材料，其定位在多个存储器堆叠上在第一电阻材料上方；以及通孔，其定位在衬底上。通孔可包含导电材料。存储器装置可进一步包含：第二电阻材料，其定位在第一导电材料和通孔上；以及第二导电材料，其定位在第二电阻材料上。
94.在一些实例中，第一电阻材料可覆盖多个存储器堆叠且未能覆盖通孔。在一些实例中，第一电阻材料的电阻率可大于第二电阻材料的电阻率。
95.在一些实例中，存储器装置可包含定位在存储器装置的间隙中的介电材料，并且通孔可延伸穿过介电材料。在一些实例中，存储器装置可包含定位在间隙中以便在介电材料与第一电阻材料之间以及在介电材料与第一导电材料之间形成障壁的衬里材料。
96.在一些实例中，通孔的第二导电材料可与第二电阻材料直接接触。在一些实例中，第一电阻材料和第二电阻材料可为相同材料。在一些实例中，第一电阻材料可包含wsin或sic。
97.描述了另一存储器装置。存储器装置可包含在第一方向上延伸的多个第一存取线。相应多个存储器堆叠可定位在多个第一存取线上。存储器装置可进一步包含多个通孔，其各自包含导电材料且在第二方向上与存储器堆叠的群组对准。存储器堆叠的每一群组可包含来自多个第一存取线中的每一个的在第二方向上与通孔对准的存储器堆叠。存储器装置可进一步包含在第二方向上延伸的多个第二存取线。每一第二存取线可在多个通孔中的通孔和与通孔对准的存储器堆叠的群组上方延伸。每一第二存取线可包含：第一电阻材料，其定位在相应多个存储器堆叠中的每一存储器堆叠上；第一导电材料，其定位在第一电阻材料上；第二电阻材料，其定位在通孔和第一导电材料上；以及第二导电材料，其定位在第二电阻材料上。
98.在一些实例中，第一电阻材料可不覆盖多个通孔。在一些实例中，第一电阻材料的电阻率可大于第二电阻材料的电阻率。
99.在一些实例中，每一通孔可延伸穿过介电材料和衬里材料，所述衬里材料在介电材料与第一电阻材料之间以及在介电材料与第一导电材料之间形成障壁。在一些实例中，每一通孔的第二导电材料可与第二电阻材料直接接触。
100.可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
101.术语“电子通信”、“导电接触”、“连接”和“耦合”可指支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，则认为组件彼此电子通信(或彼此导电接触、或彼此连接、或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或彼此导电接触、或彼此连接、或彼
此耦合)的组件之间的导电路径可为开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件将所连接组件之间的信号流动中断一段时间。
102.术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在所述开路关系中，信号当前无法通过导电路径在组件之间传达，在所述闭路关系中，信号能够通过导电路径在组件之间传达。在例如控制器等组件将其它组件耦合在一起时，组件发起允许信号通过先前不准许信号流动的导电路径在其它组件之间流动的改变。
103.术语“隔离”是指信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，则所述组件彼此隔离。举例来说，由定位在两个组件之间的开关分离的所述组件在开关断开时彼此隔离。在控制器隔离两个组件时，所述控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
104.本文中所使用的术语“层”或“层级”是指几何结构(例如，相对于衬底)的层或片。每一层或层级可具有三个维度(例如，高度、宽度和深度)，并且可覆盖表面的至少部分。举例来说，层或层级可为三维结构，其中两个维度大于第三维，例如薄膜。层或层级可包含不同元件、组件和/或材料。在一些实例中，一个层或层级可由两个或更多个子层或子层级构成。
105.如本文中所使用，术语“电极”可指电导体，并且在一些实例中，可用作到存储器阵列的存储器单元或其它组件的电接触件。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。
106.包含存储器阵列的本文中所论述的装置可形成在例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。
107.本文中所论述的开关组件或晶体管可表示场效应晶体管(fet)，并且包括包含源极、漏极和栅极的三端装置。端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可为导电的，并且可包括重度掺杂(例如，简并)的半导体区。源极与漏极可通过轻度掺杂的半导体区或沟道分离。如果沟道是n型(即，大部分载流子为电子)，则fet可被称作n型fet。如果沟道是p型(即，大部分载流子为空穴)，则fet可被称作p型fet。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型fet或p型fet可使得沟道变为导电的。在大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。在小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去激活”。
108.本文中结合附图所阐述的描述内容描述了实例配置，并且并不表示可实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，并且不“优选于”或“优于其它实例”。具体实施方式包含提供对所描述技艺的理解的具体细节。然而，可在无这些具体细节的情况下实践这些技艺。在一些例子中，以框图形式展
示众所周知的结构和装置以免混淆所描述实例的概念。
109.可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。
110.可用通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其被设计成执行本文中所描述的功能的任何组合来实施或执行结合本文中的本公开而描述的各种说明性块和模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，dsp与微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器，或任何其它此类配置)。
111.本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件实施，则功能可作为一或多个指令或代码存储在计算机可读媒体上或通过计算机可读媒体传输。其它实例和实施方案在本公开和所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的各部分在不同物理位置处实施。并且，如本文中(包含在权利要求书中)所使用，如在项列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开头的项列表)中所使用的“或”指示包含性列表，使得例如a、b或c中的至少一个的列表意味着a或b或c或ab或ac或bc或abc(即，a和b和c)。并且，如本文中所使用，短语“基于”不应被解释为指代封闭条件集合。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件a”的示例性步骤可基于条件a和条件b两者。换句话说，如本文中所使用，短语“基于”应以相同方式解释为短语“至少部分地基于”。
112.提供本文中的描述以使得所属领域的技术人员能够制造或使用本公开。本公开的各种修改将所属领域的技术人员显而易见，并且本文中所定义的一般原理可在不脱离本公开的范围的情况下应用于其它变化形式。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。