忆阻器3D阵列架构及其制备方法与流程

忆阻器3d阵列架构及其制备方法
技术领域
1.本发明涉及一种忆阻器3d阵列架构及其制备方法，属于忆阻器阵列架构领域。


背景技术：

2.忆阻器，全称为记忆电阻器(memristor)，它是表示磁通和电荷关系的电路器件。忆阻器具有电阻的量纲，但与电阻不同的是，忆阻器的阻值是由流经它的电荷确定。因此，通过测定忆阻器的阻值，便可知道流经它的电荷量，所以忆阻器是一种具有记忆功能的非线性电阻。
3.单个忆阻器的结构是三明治结构，即由顶层、中间层、底层三层相互堆叠构成，顶层和底层是电极层，中间层是氧化物层。通过施加在忆阻器顶层和底层之间的电压可以使其内部离子进行迁移，进而出现导电细丝。导电细丝的形成会使得忆阻器出现明显的电流，导电细丝的形成和断裂反应在外在上，是忆阻器阻值发生明显变化，出现两种有差异的阻态。我们把忆阻器较高阻值(即导电细丝断裂的情况)对应的状态称为高阻态，较低阻值(即导电细丝形成的情况)对应的状态称为低阻态，将高阻值状态定义为“0”，低阻值状态定义为“1”。可以用来表示计算机二进制中的0和1，具有存储数据的功能。
4.在结构上，传统大规模忆阻器阵列结构多采用垂直堆叠多层组合阵列结构。如图1所示，采用的是三明治结构的垂直堆叠设计，也就是若干个忆阻器都处在同一个平面上，把施加相同电压信号的忆阻器的顶层和底层对应的连接在一起，进而实现阵列连接。
5.然而，现在对于多个忆阻器之间的堆叠测试，也就是一个忆阻器顶层同时作为另一个忆阻器的底层这样的测试，并没有相关的结构便于我们操作，这对于研究不同忆阻器之间耦合干扰现象、系统稳定性，功能性的验证带来了很大的困扰。
6.有鉴于此，确有必要对现有的忆阻器3d阵列架构进行改进，以解决上述问题。


技术实现要素：

7.本发明的目的在于提供一种忆阻器3d阵列架构及其制备方法，该方法可以对组合后的多个忆阻器之间的耦合干扰现象也可以进行深入细致的探索。
8.为实现上述目的，本发明提供一种忆阻器3d阵列架构，包括n个阵列，所述阵列包括电极和阻变单元，所述电极包括顶电极和底电极，所述顶电极所在的水平面置于所述底电极所在的水平面的上方，所述阻变单元的一端与所述顶电极连接、另一端与所述底电极连接，第n个阵列与第n-1个阵列在竖直方向上错位连接，同时，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的上方或下方，第n个阵列与第n-1个阵列通过同一所述电极连接，其中n为不小于2的整数。
9.作为本发明的进一步改进，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的上方，第n个阵列的底电极即为第n-1个阵列的顶电极。
10.作为本发明的进一步改进，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的下方，第n个阵列的顶电极即为第n-1个阵列的底电极。
11.作为本发明的进一步改进，第n个所述阵列中的顶电极与底电极相互垂直设置，所述阻变单元连接在所述顶电极与底电极的交叉点上。
12.作为本发明的进一步改进，所述顶电极和底电极为金属，所述阻变单元为多元钙钛矿氧化物或二元金属氧化物。
13.为实现上述目的，本发明还提供一种忆阻器3d阵列架构的制备方法，用于制备前述的忆阻器3d阵列架构，包括如下步骤：
14.步骤1、制备第n个阵列的底电极掩模版、阻变单元掩模版和顶电极掩模版；
15.步骤2、通过所述底电极掩膜版制备第n个阵列的底电极；
16.步骤3、通过所述阻变单元掩模版在第n个阵列的所述底电极上制备第n个阵列的阻变单元；
17.步骤4、通过所述顶电极掩膜版制备第n个阵列的顶电极，所述顶电极与所述阻变单元连接，且所述顶电极自所述阻变单元向外延伸，以作为第n-1个阵列的底电极；
18.步骤5、重复步骤3和步骤4，得到包括n个阵列的忆阻器3d阵列架构。
19.作为本发明的进一步改进，步骤2具体为：取一块经超纯水清洗并烘干的硅衬底，将第n个阵列的所述底电极掩模版贴覆到硅衬底上并进行镀膜，随后进行磁控溅射，同时通入氩气，以得到刻有第n个阵列底电极的硅衬底。
20.作为本发明的进一步改进，步骤3具体为：将所述阻变单元掩模版贴覆在步骤2得到的刻有第n个阵列底电极的硅衬底上；使用氧化物材料进行预处理，随后溅射阻变单元薄膜并通入氩气，最后经过退火处理，以得到刻有阻变单元的硅衬底。
21.作为本发明的进一步改进，步骤4具体为：将所述顶电极掩模版贴覆于步骤3得到的刻有阻变单元的硅衬底上进行镀膜，并通入氩气，以得到第n个阵列。
22.作为本发明的进一步改进，步骤5具体为：将所述阻变单元掩模版贴覆在步骤4中第n个阵列的顶电极的延长部分上并进行镀膜，随后磁控溅射，并通入氩气，随后重复步骤4和步骤3，以得到包括n个阵列的忆阻器3d阵列架构。
23.本发明的有益效果是：本发明通过将原本3d堆叠的忆阻器阵列展开成平面形式进行操作，可以对不同位置的单个忆阻器进行定点测试，并且可以对组合后的多个忆阻器之间的耦合干扰现象进行深入细致的探索；同时，新的结构有良好的散热效果，可以进行长时间、海量的多比特数据的交换。
附图说明
24.图1是现有忆阻器阵列架构的立体结构图。
25.图2是本发明第一实施方式的忆阻器3d阵列架构的立体示意图。
26.图3是图2中忆阻器3d阵列架构的平面图。
27.图4是图2中忆阻器3d阵列架构的空间结构图。
28.图5是图2中忆阻器3d阵列架构的制备流程图。
29.图6是图2中顶电极和底电极的数量相同的立体示意图。
30.图7是图2中顶电极和底电极的数量不同的立体示意图。
31.图8是本发明第二实施方式的忆阻器3d阵列架构的立体示意图。
32.图9是本发明第三实施方式的忆阻器3d阵列架构的立体示意图。
具体实施方式
33.为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。
34.请参阅图2和图3所示，本发明提供了一种忆阻器3d阵列架构及其制备方法，通过将原本3d堆叠的忆阻器阵列展开成平面形式，以实现对不同位置的单个忆阻器进行定点测试，并且可以对组合后的多个忆阻器之间的耦合干扰现象进行探索；同时，本发明的忆阻器3d阵列架构有良好的散热效果，可以进行长时间、海量的多比特数据的交换，应用于计算机显卡上，以实现显卡较佳的散热效果。
35.现有服务器云端在运行时会产生大量的热量，为了保证服务器云端的正常运行，通常在防止服务器云端的机房内安装空调，以保证服务器云端的正常运行，将忆阻器3d阵列架构应用于服务器云端，可以使服务器云端产生的热量易于散出，节省掉为服务器提供散热的空调的电量，为节省能源和环境保护提供了保障。
36.本发明提供的忆阻器3d阵列架构，包括n个阵列，每个阵列中均包括电极和阻变单元20，其中，电极包括顶电极10和底电极30，顶电极10所在的水平面置于底电极30所在的水平面的上方，阻变单元20的一端与顶电极10连接、另一端与底电极30连接，第n个阵列与第n-1个阵列在竖直方向上错位连接，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的上方或下方，第n个阵列与第n-1个阵列通过同一电极连接，其中n为不小于2的整数。如此设置，使阵列与阵列之间有较大的空隙，使阻变单元20、顶电极10和底电极30与外界的接触面积增大，有利于散热。
37.第n个阵列所在的水平面置于第n-1个阵列所在的水平面的上方，第n个阵列的底电极即为第n-1个阵列的顶电极；同样的，第n个阵列所在的水平面置于第n-1个阵列所在的水平面的下方，第n个阵列的顶电极即为第n-1个阵列的底电极，也就是说，第n个阵列与第n-1个阵列共用相邻的电极。
38.本实施例中，顶电极10和底电极30不在同一平面内，且顶电极10所在的平面与底电极30所在的平面相互平行，顶电极10和底电极30的延伸方向相互垂直，阻变单元20连接在顶电极10与底电极30的交叉点上，当然，在其他实施例中，顶电极10和底电极30的延伸方向可以相互平行设置或者顶电极10和底电极30的延伸方向呈一定角度设置，阻变单元20设置于顶电极10与底电极30的交叉点上，以适应不同形状的电子元件，此处对顶电极10和底电极30的延伸方向不作任何限制。
39.阵列中的顶电极10和底电极30为金属材料，具体为：铜、银、铝、钛、镍、锌、锡、锰和铁中的一种或多种的合金；阵列中的阻变单元一般采用多元钙钛矿氧化物或二元金属氧化物，当然，在其他实施例中，阵列中的顶电极10、底电极30以及阻变单元的材料可以根据实际情况进行选择，此处不作任何限制。
40.请参阅图4至图9所示，本发明提供忆阻器3d阵列架构的第一种实施方式，其中，忆阻器3d阵列架构包括三个阵列，即上述的n等于3，每个阵列中包括三个顶电极10、三个底电极30以及多个阻变单元20，将忆阻器3d阵列架构中的三个阵列分别定义为阵列a、阵列b和阵列c，阵列a中的顶电极10为第一顶电极11；阵列b中的顶电极10为第二顶电极12；阵列c中的顶电极10为第三顶电极13，底电极30为第三底电极33。
41.具体步骤为：
42.步骤1、制备第3个阵列(即阵列c)的底电极掩模版、阻变单元掩模版和顶电极掩模版。
43.底电极掩膜版和顶电极掩膜版的长度均大于阻变单元掩膜版的长度，也就是说，顶电极10和底电极30的一端均与阻变单元20连接，另一端自阻变单元20向远离阻变单元20的一端延伸，本发明中的掩膜版可以根据现有技术进行制备，此处不再详细描述。
44.步骤2、通过底电极掩膜版制备第3个阵列的底电极，即制备第三底电极33。
45.取一块经超纯水清洗并烘干过的硅衬底1，其中，硅衬底的尺寸为1.5in、厚度为350um。将阵列c的底电极掩模版贴覆到硅衬底上，然后进行镀膜加工并进行磁控溅射，溅射功率保持在稳定的50w，同时通入高纯度氩气，溅射7min，以在硅衬底上生长一层厚度为100nm、材质为钨的第三底电极33，得到刻有第三底电极33的硅衬底1。
46.步骤3、通过阻变单元掩模版在第三底电极33上制备第3个阵列的阻变单元20；
47.将阵列c的阻变单元掩模版贴覆在步骤2得到的刻有第三底电极33的硅衬底1上，并使阻变单元掩模版贴合在第三底电极33的钨上；使用氧化物材料进行预处理，在试溅射完毕后，开始溅射阻变单元薄膜，具体为：先抽至一定真空度(1
×
10-4
torr)，然后开始溅射，保持稳定的溅射功率100w，同时通入高纯度氩气，溅射时可采用原位退火或者常温溅射，并且衬底托盘保持一定转速(7r/min)，以保证溅射氧化物材料的均匀性，溅射16min，之后取出阻变单元薄膜，进行后退火处理，以得到刻有第三底电极33和阻变单元20的硅衬底1。
48.步骤4、通过顶电极掩膜版制备第n个阵列的顶电极，顶电极与阻变单元连接，且顶电极自阻变单元向外延伸，以作为第n-1个阵列的底电极。
49.将阵列c的顶电极掩模版贴覆于步骤3得到的硅衬底1上，并将该硅衬底1放入磁控溅射腔体内进行镀膜加工，同时溅射功率稳定在100w，并且通入高纯度氩气，溅射19min，会在阻变单元20上形成一层整体厚度为120nm、材质为银的第三顶电极13，完成阵列c的制作并得到刻有阵列c的硅衬底1。
50.步骤5、重复步骤3和步骤4，以得到包括阵列a、阵列b和阵列c的忆阻器3d阵列架构。
51.制备阵列b：
52.本实施例中，阵列a的底电极30即为阵列b的顶电极10，阵列b的底电极30即为阵列c的顶电极10。
53.重复步骤3，在制作好的阵列c的第三顶电极13的延长部分，错位贴覆阻变单元掩模版，使用氧化物材料进行预处理，在试溅射完毕后，开始溅射阻变单元薄膜，具体为：先抽至一定真空度(1
×
10-4
torr)，然后开始溅射，保持稳定的溅射功率100w，同时通入高纯度氩气，溅射时的基片可采用原位退火或者常温溅射，并且衬底托盘保持一定转速(7r/min)，以保证溅射氧化物材料的均匀性，溅射16min，之后取出薄膜，进行后退火处理，完成阵列b阻变单元20的溅射。
54.重复步骤4，将阵列b顶电极掩模版贴覆于阵列b的阻变单元20上，再将其放入磁控溅射腔体内以进行镀膜加工，同时溅射功率稳定在100w，并且通入高纯度氩气，溅射19min，会在阵列b的阻变单元20上形成一层整体厚度为120nm、材料为铂的第二顶电极12，完成阵列b的制作并得到刻有阵列b和阵列c的硅衬底1。
55.制备阵列a：
56.重复步骤3：在制作好的阵列b的第二顶电极12的延长部分，错位贴覆阻变单元掩模版，使用氧化物材料进行预处理，在试溅射完毕后，开始溅射忆阻器薄膜，具体为：先抽至一定真空度(1
×
10-4
torr)，然后开始溅射，保持稳定的溅射功率100w，同时通入高纯度氩气，溅射时的基片可采用原位退火或者常温溅射，并且衬底托盘保持一定转速(7r/min)，以保证溅射氧化物材料的均匀性，溅射16min，之后取出薄膜，进行后退火处理，完成阵列a阻变单元20的溅射。
57.重复步骤4：将阵列a顶电极掩模版贴覆于阵列a的阻变单元20上，再将其放入磁控溅射腔体内以进行镀膜加工，同时溅射功率稳定在100w，并且通入高纯度氩气，溅射19min，会在阵列a的阻变单元20上形成一层整体厚度为120nm、材料为铂的第一顶电极11，完成阵列a的制作并得到刻有阵列a、阵列b和阵列c的硅衬底1。
58.本实施例中，阵列a的顶电极掩模版、阵列b的顶电极掩模版和阵列c的顶电极掩模版相同，也就是说，第一顶电极11、第二顶电极12和第三顶电极13的数量和长度均相同，当然，在其他实施例中，阵列a的顶电极掩模版、阵列b的顶电极掩模版和阵列c的顶电极掩模版也可以不同，也就是说，第一顶电极11、第二顶电极12和第三顶电极13的数量和长度可以不相同，此处不作任何限制。
59.本实施例中，阵列b的顶电极10与阵列c的顶电极10的延伸方向垂直设置，阵列a的顶电极10与阵列b的顶电极10的延伸方向垂直设置，当然，在其他实施例中，阵列a、阵列b和阵列c中的顶电极10的延伸方向可以呈其他角度设置，此处不作任何限制。
60.本实施例中，第一顶电极11设有3个，第二顶电极12设有3个，第三顶电极13设有3个，第三底电极33设有3个，阵列a中的阻变单元20设有9个(a11、a12、a13、a21、a22、a23、a31、a32、a33)，阵列b中的阻变单元20设有9个(b11、b12、b13、b21、b22、b23、b31、b32、b33)，阵列c中的阻变单元20设有9个(c11、c12、c13、c21、c22、c23、c31、c32、c33)，当然，在其他实施例中，第一顶电极11、第二顶电极12和第三顶电极13的数量可以根据实际情况进行设置，即，可以设为不同的数量，例如：
61.①
第一顶电极11设有2个，第二顶电极12设有2个，第三顶电极13设有2个，第三底电极33设有2个，对应的，阵列a中的阻变单元20为4个，阵列b中的阻变单元20为4个，阵列c中的阻变单元20为4个；
62.②
第一顶电极11设有4个，第二顶电极12设有3个，第三顶电极13设有4个，第三底电极33设有3个，对应的，阵列a中的阻变单元20为12个，阵列b中的阻变单元20为12个，阵列c中的阻变单元20为12个；
63.③
第一顶电极11设有1个，第二顶电极12设有2个，第三顶电极13设有3个，第三底电极33设有4个，对应的，阵列a中的阻变单元20为2个，阵列b中的阻变单元20为6个，阵列c中的阻变单元20为12个，本实施例中仅列举了其中部分情况，此处对顶电极和底电极的数量不作任何限制。
64.本发明提供忆阻器3d阵列架构的第二种实施方式，其中，忆阻器3d阵列架构包括两个阵列，即上述的n等于2，每个阵列中包括三个顶电极10和三个底电极30，将忆阻器3d阵列架构中的两个阵列分别定义为阵列a、阵列b，阵列a中的顶电极10为第一顶电极11；阵列b中的顶电极10为第二顶电极12，底电极30为第二底电极32。
65.具体步骤为：
66.步骤1、制备第2个阵列(即阵列b)的底电极掩模版、阻变单元掩模版和顶电极掩模版。
67.底电极掩膜版和顶电极掩膜版的长度均大于阻变单元掩膜版的长度，也就是说，顶电极10和底电极30的一端均与阻变单元20连接，另一端自阻变单元20向远离阻变单元20的一端延伸，本发明中的掩膜版可以根据现有技术进行制备，此处不再详细描述。
68.步骤2、通过底电极掩膜版制备第2个阵列的底电极，即制备第二底电极32。
69.取一块经超纯水清洗并烘干过的硅衬底1，其中，硅衬底的尺寸为1.5in、厚度为350um。将阵列b的底电极掩模版贴覆到硅衬底1上，然后进行镀膜加工并进行磁控溅射，溅射功率保持在稳定的50w，同时通入高纯度氩气，溅射7min，以在硅衬底1上生长一层厚度为100nm、材质为钨的第二底电极32，得到刻有第二底电极32的硅衬底1。
70.步骤3、通过阻变单元掩模版在第二底电极32上制备第2个阵列的阻变单元20；
71.将阻变单元掩模版贴覆在步骤2得到的刻有第二底电极32的硅衬底1上，并使掩模版贴覆在第二底电极32的钨上；使用氧化物材料进行预处理，在试溅射完毕后，开始溅射忆阻器薄膜，具体为：先抽至一定真空度(1
×
10-4
torr)，然后开始溅射，保持稳定的溅射功率100w，同时通入高纯度氩气，溅射时的基片可采用原位退火或者常温溅射，并且衬底托盘保持一定转速(7r/min)，以保证溅射氧化物材料的均匀性，溅射16min，之后取出阻变单元薄膜，进行后退火处理，得到刻有第二底电极32和阻变单元20的硅衬底1。
72.步骤4、通过顶电极掩膜版制备第2个阵列(即阵列b)的顶电极10，顶电极10与阻变单元20连接，且顶电极10自阻变单元20向外延伸，以作为第1个阵列(即阵列a)的底电极30。
73.将阵列b顶电极掩模版贴覆于步骤3得到的硅衬底1上，并将该硅衬底1放入磁控溅射腔体内进行镀膜加工，同时溅射功率稳定在100w，并且通入高纯度氩气，溅射19min，会在阻变单元20上形成一层整体厚度为120nm、材质为银的第二顶电极12，完成阵列b的制作并得到刻有阵列b的硅衬底1。
74.步骤5、重复步骤3和步骤4，得到包括2个阵列(即阵列a和阵列b)的忆阻器3d阵列架构。
75.制备阵列a：
76.重复步骤3，在制作好的阵列b的第二顶电极12的延长部分，错位贴覆阻变单元掩模版，使用氧化物材料进行预处理，在试溅射完毕后，开始溅射阻变单元薄膜，具体为：先抽至一定真空度(1
×
10-4
torr)，然后开始溅射，保持稳定的溅射功率100w，同时通入高纯度氩气，溅射时的基片可采用原位退火或者常温溅射，并且衬底托盘保持一定转速(7r/min)，以保证溅射氧化物材料的均匀性，溅射16min，之后取出薄膜，进行后退火处理，完成阵列a阻变单元的溅射。
77.重复步骤4，将阵列a顶电极掩模版贴覆于阵列a的阻变单元20上，再将其放入磁控溅射腔体内以进行镀膜加工，同时溅射功率稳定在100w，并且通入高纯度氩气，溅射19min，会在阵列a的阻变单元20上形成一层整体厚度为120nm、材料为铂的第一顶电极11，完成阵列a的制作并得到刻有阵列a和阵列b的硅衬底1。
78.本发明提供忆阻器3d阵列架构的第三种实施方式，其中，第三种忆阻器3d阵列架构包括四个阵列，即上述的n等于4，每个阵列中包括三个顶电极10、三个底电极30和多个阻变单元20，将忆阻器3d阵列架构中的四个阵列分别定义为阵列a、阵列b、阵列c和阵列d，阵
列a中的顶电极10为第一顶电极11；阵列b中的顶电极10为第二顶电极12；阵列c中的顶电极10为第三顶电极13；阵列d中的顶电极10为第四顶电极14，底电极30为第四底电极34。
79.由于制作步骤与前述第一种实施方式以及第二种实施方式相同，故此处不再详细描述。
80.本实施例中，提供了忆阻器3d阵列架构的三种实施方式，分别为2个阵列、3个阵列和4个阵列，当然，在其他实施例中，忆阻器3d阵列架构中阵列的数量可以根据实际情况进行设计，此处不作任何限制。
81.综上所述，本发明通过将原本3d堆叠的忆阻器阵列展开成平面形式进行操作，可以对不同位置的单个忆阻器进行定点测试，并且可以对组合后的多个忆阻器之间的耦合干扰现象进行深入细致的探索；同时，新的结构有良好的散热效果，可以进行长时间、海量的多比特数据的交换。
82.以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。