竖直三维(3d)存储器的三节点存取装置的制作方法

1.本公开总体上涉及存储器装置，并且更特别地，涉及用于竖直三维(3d)存储器的三节点存取装置的形成和结构。


背景技术：

2.存储器通常在电子系统中实现，诸如计算机、手机、手持装置等。有许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可能需要电源来维护其数据，并且可以包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)和同步动态随机存取存储器(sdram)。非易失性存储器可以通过在不通电时保留所存储的数据来提供持久性数据，并且可以包含nand闪存、nor闪存、氮化物只读存储器(nrom)、相变存储器(例如，相变随机存取存储器)、电阻式存储器(例如，电阻式随机存取存储器)、交叉点存储器、铁电随机存取存储器(feram)等。
3.随着设计规则的收缩，减少了可用于制造存储器(包含dram阵列)的半导体空间。用于dram的各个存储器单元可以包含通过沟道区域分隔开的第一和第二源/漏区域的存取装置，例如晶体管。栅极可以与沟道区域相对并且可以通过栅极电介质与之分隔开。诸如字线之类的存取线电连接到dram单元的栅极。dram单元可以包含通过存取装置耦合至数位线的存储节点，诸如电容器单元。存取装置可以通过耦合至存取晶体管的存取线来激活(例如，以选择单元)。电容器可以存储与各个单元的数据值(例如，逻辑“1”或“0”)相对应的电荷。


技术实现要素：

4.在一个方面，本公开涉及一种用于形成竖直堆叠式存储器单元的阵列的方法，所述阵列具有水平取向的存取装置和竖直取向的存取线，所述方法包括：在重复迭代中沉积电介质材料和牺牲材料的交替层以形成竖直堆叠，其中所述牺牲材料的第一部分位于所述竖直堆叠的、在其中形成通过沟道区域横向分隔开的第一源/漏区域和第二源/漏区域的第一区域中；使用蚀刻剂工艺形成第一竖直开口，暴露出所述竖直堆叠中与所述牺牲材料的所述第一部分相邻的竖直侧壁；选择性地蚀刻所述牺牲材料的所述第一部分以形成第一水平开口，从而去除所述第一区域中从所述第一竖直开口向后第一水平距离的所述牺牲材料；以及在所述第一水平开口中沉积第一源/漏材料、沟道材料和第二源/漏材料，以在所述竖直堆叠式存储器单元的阵列之中形成用于存储器单元的三节点存取装置。
5.在另一个方面，本公开涉及一种用于形成竖直堆叠式存储器单元的阵列的方法，所述阵列具有水平取向的存取装置和竖直取向的存取线，所述方法包括：在重复迭代中沉积电介质材料和牺牲材料的交替层，以形成竖直堆叠；形成具有第一水平方向和第二水平方向、穿过所述竖直堆叠并且主要在所述第二水平方向上延伸的多个第一竖直开口，以在所述竖直堆叠中形成具有侧壁的细长竖直立柱；在所述第一竖直开口中的栅极电介质材料上保形沉积第一导电材料；去除部分所述第一导电材料，以沿着所述细长竖直立柱的所述
侧壁形成多个单独的竖直存取线；形成主要在所述第一水平方向上延伸并暴露出所述竖直堆叠中与所述牺牲材料的第一区域相邻的侧壁的第二竖直开口；选择性地蚀刻所述牺牲材料的所述第一区域以形成第一水平开口，从而去除从所述第二竖直开口向后第一水平距离的所述牺牲材料；在所述第一水平开口中依次形成第一源/漏区域、沟道区域和第二源/漏区域，以在没有体接触的情况下在所述竖直堆叠式存储器单元的阵列之中形成用于存储器单元的三节点存取装置；形成穿过所述竖直堆叠的第三竖直开口，从而暴露出所述竖直堆叠中与所述牺牲材料的第二区域相邻的侧壁；以及选择性地蚀刻所述牺牲材料的所述第二区域以形成在其中形成电耦合至所述第一源/漏区域的存储节点的第二水平开口。
6.在进一步的方面，本公开涉及一种用于形成竖直堆叠式存储器单元的阵列的方法，所述阵列具有水平取向的存取装置和竖直取向的存取线，所述方法包括：沉积电介质材料和牺牲材料的交替层，以形成竖直堆叠；使用第一蚀刻剂工艺形成具有第一水平方向和第二水平方向、穿过所述竖直堆叠直到衬底并且主要在所述第二水平方向上延伸的多个第一竖直开口，以在所述竖直堆叠中形成具有侧壁的细长竖直立柱；在所述第一竖直开口中的栅极电介质材料上保形沉积第一导电材料；去除部分所述第一导电材料，以沿着所述细长竖直立柱的所述侧壁形成多个单独的竖直存取线；使用第二蚀刻剂工艺形成穿过所述竖直堆叠并且主要在所述第一水平方向上延伸的第二竖直开口，以暴露出与所述牺牲材料的第一区域相邻的第二侧壁；选择性地去除所述第一区域以形成在其中依次形成第一源/漏区域、沟道区域和第二源/漏区域第一水平开口，从而在竖直堆叠式存储器单元的阵列之中形成用于存储器单元的三节点存取装置；使用第三蚀刻剂工艺形成穿过所述竖直堆叠并主要在所述第一水平方向上延伸的第三竖直开口，以暴露出所述竖直堆叠中与所述牺牲材料的第二区域相邻的第三侧壁；以及选择性地去除所述第二区域，以在形成所述第一源/漏区域、所述沟道区域和所述第二源/漏区域之前，形成在其中形成存储节点的第二水平开口。
7.在进一步的方面，本公开涉及一种具有水平取向的存取装置和竖直取向的存取线的存储器装置，所述装置包括：竖直堆叠式存储器单元的阵列，所述竖直堆叠式存储器单元的阵列包括：水平取向的三节点存取装置，所述水平取向的三节点存取装置具有通过沟道区域分隔开的第一源/漏区域和第二源/漏区域，以及与所述沟道区域相对并通过栅极电介质与其分隔开的栅极，所述三节点存取装置与所述三节点存取装置的主体区域或所述沟道区域没有直接的电性体接触；竖直取向的存取线，所述竖直取向的存取线耦合至所述栅极并通过所述栅极电介质与所述沟道区域分隔开；水平取向的存储节点，所述水平取向的存储节点电耦合至所述三节点存取装置的所述第一源/漏区域；以及水平取向的数位线，所述水平取向的数位线电耦合至所述三节点存取装置的所述第二源/漏区域。
附图说明
8.图1是根据本公开的多个实施例的竖直三维(3d)存储器的示意图。
9.图2是示出了根据本公开的多个实施例的竖直三维(3d)存储器阵列中的三节点存取装置的一部分的透视图。
10.图3是示出了根据本公开的多个实施例的竖直三维(3d)存储器单元中的三节点存取装置的一部分的透视图。
11.图4示出了根据本公开的多个实施例的一种用于在半导体制造工艺的一个阶段中
形成竖直堆叠式存储器单元的阵列以形成三节点存取装置的示例方法。
12.图5a至5b示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成竖直堆叠式存储器单元的阵列的示例方法，所述阵列具有三节点水平取向的存取装置。
13.图6a至6e示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成竖直堆叠式存储器单元的阵列的示例方法，所述阵列具有三节点水平取向的存取装置和竖直取向的存取线。
14.图7a至7e示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成竖直堆叠式存储器单元的阵列的示例方法，所述阵列具有三节点水平取向的存取装置和竖直取向的存取线。
15.图8a至8e示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成竖直堆叠式存储器单元的阵列的示例方法，所述阵列具有三节点水平取向的存取装置和竖直取向的存取线。
16.图9a至9e示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成竖直堆叠式存储器单元的阵列的示例方法，所述阵列具有三节点水平取向的存取装置和竖直取向的存取线。
17.图10示出了根据本公开的多个实施例的三节点水平取向的存取装置的示例，所述三节点水平取向的存取装置耦合至水平取向的存储节点并耦合至竖直取向的存取线和水平取向的数位线。
18.图11是根据本公开的多个实施例的包含存储器装置的计算系统形式的设备的框图。
具体实施方式
19.本公开的实施例描述了一种用于竖直三维(3d)存储器的三节点存取装置。三节点水平存取装置是在没有体区域接触的情况下形成的。如本文所使用的，三节点意在指代存取装置，所述存取装置包括：通过沟道区域分隔开的(1)第一源/漏区域和(2)第二源/漏区域，以及(3)一或多个与沟道区域相对的栅极。在三节点存取装置中，从体接触线到存取装置的体区域和/或沟道没有直接的电性接触，以控制存取装置的体区域或沟道。结果，由于不必形成这样的体接触，减少了半导体制造工艺的开销。三节点水平存取装置与竖直存取线整合在一起，并与水平数位线整合在一起。根据实施例，三节点水平存取装置可以形成为使得沟道区域具有更少的少数载流子，例如可以在没有少数载流子的情况下运行作，从而不再需要对存取装置的体区域的体电势进行控制。本文所述的结构和工艺的优点可以包含：与基于硅的(基于si的)存取装置相比，降低了存取装置的截止电流(ioff)；和/或减少了存取装置的栅/漏致泄漏(gidl)。
20.在一些实施例中，可以在电容器单元形成过程之后执行沟道和/或源/漏区域更换制造步骤，从而降低热预算。由于没有和存取装置的体区域发生体接触，所以在制造过程中可以更容易地实现数位线的整合。另外，由于沟道长度更短并且源/漏半导体制造工艺开销更低，本文描述的实施例可以实现的横向缩放路径比基于掺杂的多晶硅的沟道区域所实现的更佳。进一步的好处是在形成源/漏区域中避免了(例如，没有使用)气相掺杂(gpd)。
21.本文的附图遵循如下编号规定，其中前一或多个数字对应于附图的图号，而其余数字标示附图中的元件或组件。可以通过使用相似的数字来标示不同的图之间的相似的元件或组件。例如，附图标记104可以引用图1中的元件“04”，并且相似的元件可以在图2中引用为204。一个图中多个类似的元件可以用附图标记后跟连字符和另一数字或字母来引用。例如，302-1可以引用图3中的元件302-1，而302-2可以引用可能类似于元件302-1的元件302-2。一般可以在没有连字符和额外的数字或字母的情况下引用这样的类似元件。例如，元件302-1和302-2或其他类似元件一般可以被引用为302。
22.图1是根据本公开的多个实施例的设备的框图。图1示出了显示根据本公开的实施例的三维(3d)半导体存储器装置的单元阵列的电路图。图1示出了单元阵列可以具有多个子单元阵列101-1、101-2、......、101-n。子单元阵列101-1、101-2、......、101-n可以沿第二方向(d2)105布置。子单元阵列中的每一个，例如，子单元阵列101-2，可以包含多条存取线103-1、103-2、......、103-q(也可以称为字线)。而且，子单元阵列中的每一个，例如，子单元阵列101-2，可以包含多条位线(bit line)107-1、107-2、......、107-p(也可以称为位线(bitline)、数据线或读出线)。在图1中，示出了在第一方向(d1)109上延伸的数位线107-1、107-2、......、107-p，并且示出了在第三方向(d3)111上延伸的存取线103-1、103-2、......、103-q。根据实施例，第一方向(d1)109和第二方向(d2)105可以被认为是在水平面(“x-y”)中。第三方向(d3)111可以被认为是在竖直(“z”)平面中。因此，根据本文所述的实施例，存取线103-1、103-2、......、103-q在竖直方向(例如，第三方向(d3)111)上延伸。
23.存储器单元，例如110，可以包含存取装置(例如，存取晶体管)，以及位于每条存取线103-1、103-2、......、103-q和每条数位线107-1、107-2、......、107-p的相交处的存储节点。可以使用存取线103-1、103-2、......、103-q和数位线107-1、107-2、......、107-p向存储器单元写入或从中读取。数位线107-1、107-2、......、107-p可以沿每个子单元阵列101-1、101-2、......、101-n的水平列使存储器单元导电互连，并且存取线103-1、103-2、......、103-q可以沿每个子单元阵列101-1、101-2、......、101-n的竖直行使存储器单元导电互连。一个存储器单元，例如110，可以位于一条存取线(例如，103-2)和一条数位线(例如，107-2)之间。通过存取线103-1、103-2、......、103-q和数位线107-1、107-2、......、107-p的组合，可以对每个存储器单元进行唯一寻址。
24.数位线107-1、107-2、......、107-p可以是或可以包含设置在衬底上并与之隔开的导电图案(例如，金属线)。数位线107-1、107-2、......、107-p可以在第一方向(d1)109上延伸。一个子单元阵列(例如101-2)中的数位线107-1、107-2、......、107-p可以在竖直方向(例如，第三方向(d3)111)上彼此隔开。
25.存取线103-1、103-2、......、103-q可以是或可以包含相对于衬底在竖直方向上(例如，在第三方向(d3)111上)延伸的导电图案(例如，金属线)。一个子单元阵列(例如，101-2)中的存取线可以在第一方向(d1)109上彼此隔开。
26.存储器单元(例如，存储器单元110)的栅极可以连接到存取线，例如103-2，并且存储器单元110的存取装置(例如，晶体管)的第一导电节点(例如，第一源/漏区域)可以连接到数位线，例如107-2。存储器单元(例如，存储器单元110)中的每一个都可以连接到存储节点，例如电容器。存储器单元110的存取装置(例如，晶体管)的第二导电节点(例如，第二源/漏区域)可以连接到存储节点，例如电容器。虽然在本文使用引用的第一和第二源/漏区域
表示两个单独且不同的源/漏区域，但并非意在指被引用为“第一”和/或“第二”源/漏区域的源/漏区域具有某些独特的意义。而仅意指源/漏区域中的一个连接到数位线，例如107-2，而另一个可以连接到存储节点。
27.图2示出了显示根据本公开的一些实施例的三维(3d)半导体存储器装置的透视图，例如，图1中所示的子单元阵列101-2的一部分为阵列中存储器单元的竖直取向的堆叠。图3示出了显示图2中所示的3d半导体存储器装置的单位单元(例如，图1中所示的存储器单元110)的透视图。
28.如图2中所示，衬底200可以在其上形成结合图1描述的多个子单元阵列之一，例如101-2。例如，衬底200可以是或可以包含硅衬底、锗衬底或硅锗衬底等。然而，实施例不限于这些示例。
29.如图2的示例实施例中所示，衬底200可以在其上制造有存储器单元(例如，图1中的存储器单元110)的竖直取向的堆叠，所述堆叠在竖直方向(例如，第三方向(d3)111)上延伸。根据一些实施例，存储器单元的竖直取向的堆叠可以制造成使得每个存储器单元(例如，图1中的存储器单元110)形成在多个竖直层级上，例如，第一层级(l1))、第二层级(l2)和第三层级(l3)。重复的竖直层级l1、l2和l3可以以竖直方向(例如，图1中所示的第三方向(d3)111)布置，例如，“堆叠”。重复的竖直层级l1、l2和l3中的每一个都可以包含相对于横向取向的存取装置230(例如，晶体管)多个分立组件(例如，区域)，以及存储节点(例如，电容器)，包含存取线103-1、103-2、......、103-q连接处和数位线107-1、107-2、......、107-p连接处。水平取向的三节点存取装置(例如，图1中的晶体管110)的多个分立组件可以在每一层级内在多次迭代竖直重复层的过程中形成，如以下结合图4等更详细的描述，并且可以在类似于图1所示的第二方向(d2)105的第二方向(d2)205上水平延伸。
30.水平取向的三节点存取装置230(例如，晶体管)的多个分立组件可以包含通过沟道区域225分隔开的第一源/漏区域221和第二源/漏区域223，二者在第二方向(d2)205上横向延伸。在一些实施例中，沟道区域225可以包含硅、锗、硅锗和/或铟镓锌氧化物(igzo)。在一些实施例中，第一和第二源/漏区域221和223可以包含n型掺杂剂区域(例如，半导体材料)，其与存取装置的p型掺杂沟道区域(例如，半导体材料)相邻形成，以便形成n型导电晶体管。在一些实施例中，第一和第二源/漏区域221和223可以包含p型导电部(例如，掺杂半导体材料)，其与存取装置的n型导电沟道区域(例如，掺杂半导体材料)相邻形成，以便形成p型导电晶体管。通过示例而非限制的方式，n型掺杂剂可以包含磷(p)原子，而p型掺杂剂可以包含在多晶硅半导体材料的相对掺杂的体区域中形成的硼(b)原子。然而，实施例并不限于这些示例。
31.存储节点227，例如电容器，可以连接到存取装置的一个相应端。如图2中所示，存储节点227，例如电容器，可以连接到存取装置的第二源/漏区域223。存储节点可以是或可以包含能够存储数据的存储器元件。存储节点中的每一个都可以是使用电容器、磁性隧道连接图案和/或包含相变材料等的可变电阻体之一的存储器元件。然而，实施例不限于这些示例。在一些实施例中，与单位单元(例如，图1中的存储器单元110)的每个存取装置相关联的存储节点可以类似地在第二方向(d2)205(类似于图1中所示的第二方向(d2)105)上延伸。
32.如图2中所示，多条水平取向的数位线207-1、207-2、......、207-p在第一方向
(d1)209上延伸，类似于图1的第一方向(d1)109。多条水平取向的数位线207-1、207-2、......、207-p可以与图1中示出的107-1、107-2、......、107-p类似。多条水平取向的数位线207-1、207-2、......、207-p可以沿第三方向(d3)211布置，例如，“堆叠”。多条水平取向的数位线207-1、207-2、......、207-p可以包含导电材料。例如，导电材料可以包含掺杂半导体(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨(w)、钛(ti)、钽(ta)等)和/或金属-半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的一或多种。然而，实施例不限于这些示例。
33.在竖直层级(l1)213-1、(l2)213-2和(l3)213-m中的每一个中，水平取向的存储器单元(例如，图1中的存储器单元110)可以在第一方向(d1)209上彼此水平隔开。然而，如以下结合图4等更详细描述的，可以在每一层级内在不同的竖直层内形成横向取向的存取装置230在第二方向(d2)205上横向延伸的多个分立组件(例如，通过沟道区域225分隔开的第一源/漏区域221和第二源/漏区域223)，以及在第一方向(d1)209上横向延伸的多条水平取向的数位线207-1、207-2、......、207-p。例如，在第一方向(d1)209上延伸的多条水平取向的数位线207-1、207-2、......、207-p可以设置在第一源/漏区域221的顶面上并与其电性接触，并且与在第二方向(d2)205上横向延伸的横向取向的存取装置230(例如，晶体管)正交。在一些实施例中，在第一方向(d1)209上延伸的多条水平取向的数位线207-1、207-2、.......、207-p形成在某一层级(例如，层级(l1))中距离衬底200更远的、比形成分立组件(例如，通过沟道区域225分隔开的第一源/漏区域221和第二源/漏区域223)的层更高的竖直层中。在一些实施例中，在第一方向(d1)209上延伸的多条水平取向的数位线207-1、207-2、......、207-p可以与第一源/漏区域221的顶面直接连接，和/或通过包含金属硅化物的附加接触连接。
34.如图2的示例实施例中所示，存取线203-1、203-2、......、203-q相对于衬底200在竖直方向上(例如，在第三方向(d3)211上)延伸。进一步地，如图2中所示，一个子单元阵列(例如，图1中的子单元阵列101-2)中的存取线203-1、203-2、......、203-q可以在第一方向(d1)209上彼此隔开。可以提供存取线203-1、203-2、......、203-q，其在一对在第二方向(d2)205上横向延伸的水平取向的三节点存取装置230(例如，晶体管)之间在第三方向(d3)211上相对于衬底200竖直延伸，但是在第一方向(d1)209上在某一层级(例如第一层级(l1))上彼此相邻。存取线203-1、203-2、......、203-q中的每一条都可以在多个竖直堆叠的水平取向的三节点存取装置230(例如，晶体管)中的相应一个的侧壁上在第三方向(d3)上竖直延伸。
35.例如，如图3中更详细所示，竖直延伸的存取线中的第一条(例如，203-1)可以使沟道区域225的侧壁与第一层级(l1)213-1中水平取向的三节点存取装置230(例如，晶体管)中的第一个、第二层级(l2)213-2中水平取向的三节点存取装置230(例如，晶体管)中的第一个的沟道区域225的侧壁以及第三层级(l3)213-m中水平取向的三节点存取装置230(例如，晶体管)中的第一个的沟道区域225的侧壁等相邻。类似地，竖直延伸的存取线中的第二条(例如，203-2)可以使侧壁与第一层级(l1)213-1中水平取向的三节点存取装置230(例如，晶体管)中的第二个的沟道区域225相邻，在第一方向上(d1)209上与第一层级(l1)213-1中水平取向的三节点存取装置230(例如，晶体管)中的第一个间隔开。并且，竖直延伸的存取线中的第二条(例如，203-2)可以与第二层级(l2)213-2中水平取向的三节点存取装置
230(例如，晶体管)中的第二个的沟道区域225的侧壁以及第三层级(l3)213-m中水平取向的三节点存取装置230(例如，晶体管)中的第二个的沟道区域225的侧壁等相邻。实施例并不限于特定的层级数。
36.竖直延伸的存取线203-1、203-2、......、203-q可以包含导电材料，诸如例如掺杂半导体材料、导电金属氮化物、金属/和/或金属半导体化合物中的一种。存取线203-1、203-2、......、203-q可以对应于结合图1描述的字线(wl)。
37.如图2的示例实施例所示，绝缘层电介质(ild)250可以形成为在衬底200上方的每一层级(l1)213-1、(l2)213-2和(l3)213-m中，沿水平取向的三节点存取装置230(例如，晶体管)的端面在第一方向(d1)209上延伸。ild 250可以沿第二方向(d2)205隔离并分隔竖直堆叠式存储器单元(例如，图1中的101-1、101-2、......、101-n)的阵列。ild 250可以包含绝缘材料，例如电介质材料，诸如例如氧化物材料、氧化硅(sio2)材料、氮化硅(sin)材料、氧氮化硅材料中的一种，和/或其组合，等等。
38.尽管未在图2中示出，但绝缘材料可以填充竖直堆叠式存储器单元的阵列中的其他空间。例如，绝缘材料可以包含氧化硅材料、氮化硅材料和/或氧氮化硅材料等中的一或多种。然而，实施例并不限于这些示例。
39.图3更详细地示出了根据本公开的一些实施例的例如在图1的子单元阵列101-2内的存储器单元的竖直堆叠式阵列的单位单元，例如图1中的存储器单元110。如图3中所示，第一和第二源/漏区域321和323可以是水平取向的三节点存取装置330(例如，晶体管)的杂质掺杂区域。第一和第二源/漏区域321和323还可包括金属，和/或含有钌(ru)、钼(mo)、镍(ni)、钛(ti)、铜(cu)、高掺杂简并半导体材料的金属复合材料，和/或使用原子层沉积工艺形成的氧化铟(in2o3)或氧化铟锡(in
2-xsn
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o3)中的至少一种，等等。然而，实施例并不限于这些示例。如本文所使用的，简并半导体材料意在指诸如多晶硅之类的半导体材料，其含有高度掺杂且之间具有显著相互作用的掺杂剂，例如，磷(p)、硼(b)等。相反，非简并半导体材料含有适度的掺杂，其中掺杂剂原子在半导体主晶格中彼此之间良好分隔开，相互作用可忽略不计。第一和第二源/漏区域321和323可以类似于图2中所示的第一和第二源/漏区域221和223。
40.第一和第二源/漏区域可以通过水平取向的三节点存取装置330(例如，晶体管)的沟道325(例如，沟道区域)分隔开。沟道325可以是低掺杂(p-)的多晶硅材料。在一些实施例中，沟道325可以是低掺杂(p-)的多锗(ge)材料。在一些实施例中，沟道325可以是低掺杂(p-)的多晶硅锗(poly-sige)材料。然而，在一些实施例中，沟道325可以由半导体氧化物(本文也称为“氧化物半导体”或“氧化物半导体材料”)构成。半导体氧化物可以包括任何合适的成分；并且在一些实施例中可以包括铟、锌、锡和镓中的一或多种。如本文所使用的，包含铟、锌、锡和镓中的一或多种的氧化物半导体材料和/或组合物的示例可以包含诸如以下的材料：zno
x
、ino
x
、sno2、zn
x
oyn、mg
x
znyoz、in
x
znyoz、in
x
znyoz、in
x
gayznzoa、in
x
gaysizoa、zr
x
inyznzoa、hf
x
inyznzoa、sn
x
inyznzoa、al
x
snyinzznaob、si
x
inyznzoa、zn
x
snyoz、al
x
znysnzoa、ga
x
znysnzoa和zr
x
znysnzoa。
41.在另外的实施例中，沟道325可以由二维(2d)材料构成。2d材料可以包括任何合适的成分；并且在一些实施例中，可以包含过渡金属二硫化物(包含二硫化钼(mos2)的)、二硒化钼(mose2)、二碲化钼(mote2)、硫化钨(ws2)和硒化钨(wse2)中的一或多种。然而，实施例
并不限于这些示例。
42.在一些实施例中，沟道325可以包括复合材料，诸如铟镓锌氧化物(in2ga2zno7)材料(本文也称为“igzo”)。在一些实施例中，igzo复合材料是多层i2g2zno7沟道，其相对于多个层在最靠近与栅极电介质相对的沟道表面的第一层中富含铟(in)。在一些实施例中，igzo复合材料是多层i2g2zno7沟道，其相对于多层在距离与栅极电介质相对的沟道表面最远的外层中富含镓(ga)。并且，在一些实施例中，igzo复合材料是多层i2g2zno7沟道，其相对于多层在距离与栅极电介质相对的沟道表面最远的外层中富含锌(zn)，等等。然而，实施例并不限于这些示例。
43.数位线(例如，307-1，类似于图2中的数位线207-1、207-2、......、207-p和图1中所示的107-1、107-2、......、107-p)可以形成为与第一源/漏区域321电性接触。如图3的示例实施例所示，存取线(例如，303-1，类似于图2中的存取线203-1、203-2、......、203-q和图1中的103-1、103-2、......、103-q)可以邻近水平取向的三节点存取装置330(例如，沿第二方向(d2)305在第一和第二源/漏区域321和323之间水平导电的晶体管)的沟道区域325的侧壁在第三方向(d3)311上竖直延伸。栅极电介质材料304可以插入在存取线303-1(其一部分形成水平取向的三节点存取装置330例如晶体管的栅极)与沟道区域325之间。栅极电介质材料304可以包含例如高k电介质材料、氧化硅材料、氮化硅材料、氧氮化硅材料等，或其组合。实施例并不限于此。例如，在高k电介质材料的示例中，栅极电介质材料304可以包含氧化铪、氧化铪硅、氧化镧、氧化锆、氧化硅锆，氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铅锌铌铁矿等中的一或多种。
44.图4示出了根据本公开的多个实施例的一种用于在半导体制造工艺的一个阶段中形成垂直堆叠式存储器单元的阵列的示例方法，所述阵列具有诸如图1-3中所示的水平取向的存取装置和竖直取向的存取线。在图4的示例中示出的示例实施例中，所述方法包括在重复迭代中沉积电介质材料430-1、430-2、......、430-n(本文也单独称为和/或统称为“430”)和牺牲材料432-1、432-2、......、432-n(本文也单独称为和/或统称为“432”)的交替层，以在半导体衬底400的工作表面上形成竖直堆叠401。在一个实施例中，电介质材料430可以沉积为具有在二十(20)纳米(nm)至六十(60)nm的范围内的厚度，例如在第三方向(d3)上的竖直高度。在一个实施例中，牺牲材料432可以沉积为具有在二十(20)nm至一百(100)nm范围内的厚度，例如竖直高度。然而，实施例并不限于这些示例。
45.在一个示例中，牺牲材料432-1、432-2、......、432-n可以包括牺牲半导体材料，诸如多晶硅(si)、氮化硅(sin)或甚至基于氧化物的半导体组合物。虽然本文的讨论将引用牺牲半导体材料示例，但实施例并不限于这一示例。预期可以相对于电介质材料的交替层430-1、430-2、......、430-n选择性地蚀刻牺牲材料。
46.如图4中所示，竖直方向411被示出为第三方向(d3)，例如，在x-y-z坐标系中的方向z，类似于图1-3中所示的第一、第二和第三方向之中的第三方向(d3)。在图4的示例中，显示了竖直堆叠401的重复迭代的编号为1、2、3和4的四个等级。然而，实施例并不限于这一示例，而且可以包含更多或更少的重复迭代。可以在竖直堆叠401的重复迭代上沉积光刻硬掩模(hm)层435作为顶层。
47.在一些实施例中，电介质材料430-1、430-2、......、430-n可以是层间电介质(ild)。通过示例而非限制的方式，电介质材料430-1、430-2、......、430-n可以包括二氧化
硅(sio2)材料。在另一个示例中，电介质材料430-1、430-2、......、430-n可以包括氮化硅(si3n4)材料(本文又称为“sin”)。在另一个示例中，电介质材料430-1、430-2、......、430-n可以包括碳氧化硅(sio
xcy
)材料(本文又称为“sioc”)。在另一个示例中，电介质材料430-1、430-2、......、430-n可以包含氮氧化硅(sio
x
ny)材料(本文又称为“sion”)，和/或其组合。实施例并不限于这些示例。在一些实施例中，牺牲半导体材料432-1、432-2、......、432-n可以包括多晶状态和/或非晶状态的硅(si)材料。在另一个示例中，牺牲半导体材料432-1、432-2、.......、432-n可以包括氮化硅(sin)材料。然而，实施例并不限于这些示例。
48.可以根据半导体制造工艺，诸如化学气相沉积(cvd)，在半导体制造设备中沉积重复迭代的电介质材料430-1、430-2、......、430-n和牺牲半导体材料432-1、432-2、......、432-n的交替层。然而，实施例不限于这一示例，并且可以使用其他合适的半导体制造技术在重复迭代中沉积电介质材料430-1、430-2、......、430-n和牺牲半导体材料432-1、432-2、......、432-n的交替层，以形成垂直堆叠401，如图4所示。
49.图5a示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成垂直堆叠式存储器单元的阵列的示例方法，所述阵列具有诸如图1-3中所示的水平取向的存取装置和竖直取向的存取线。图5a示出了根据一或多个实施例的在半导体制造工艺中的特定时间点的半导体结构的俯视图。在图5a的示例中示出的示例实施例中，所述方法包括使用蚀刻剂工艺形成具有第一水平方向(d1)509和第二水平方向(d2)505、穿过竖直堆叠直到衬底的多个第一竖直开口500。在一个示例中，如图5a中所示，多个第一竖直开口500主要在第二水平方向(d2)505上延伸，并且可以在竖直堆叠中形成具有侧壁514的细长竖直立柱513。可以使用光刻技术形成多个第一竖直开口500，以在蚀刻多个第一竖直开口500之前在竖直堆叠上对光刻掩模535进行图案化，例如以形成硬掩模(hm)。
50.图5b是沿图5a中的剖切线a-a'截取的横截面图，显示了在半导体制造工艺中的特定时间处的半导体结构的另一个视图。图5b示出了可以在多个第一竖直开口500中的栅极电介质材料538上形成导电材料540-1、540-2、......、540-4。通过示例而非限制的方式，可以使用化学气相沉积(cvd)工艺、等离子体增强cvd(pecvd)、原子层沉积(ald)或其他合适的沉积工艺，将栅极电介质材料538保形沉积在多个第一竖直开口500中，以覆盖多个第一竖直开口的底面和竖直侧壁。栅极电介质538可以沉积为适合于特定设计规则的特定厚度(t1)，例如，大约10纳米(nm)的栅极电介质厚度。然而，实施例并不限于这一示例。通过示例而非限制的方式，栅极电介质538可以包括也如图3所述的二氧化硅(sio2)材料、氧化铝(al2o3)材料、高介电常数(k)(例如，高k)电介质材料、和/或其的组合。
51.进一步地，如图5b中所示，可以在栅极电介质材料538的表面上的多个第一竖直开口500中保形沉积导电材料540-1、540-2、......、540-4。通过示例而非限制的方式，可以使用化学气相沉积工艺(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)、或其他合适的沉积工艺，将导电材料540-1、540-2、......、540-4保形沉积在栅极电介质材料538的表面上的多个第一竖直开口500中，以覆盖栅极电介质538上多个第一竖直开口的底面和竖直侧壁。导电材料540-1、540-2、......、540-4可以保形沉积到特定厚度(t2)以形成竖直取向的存取线，诸如，如在图1等中显示的并适用于特定设计规则的显示为存取线103-1、103-2、......、103-q(也可以称为字线)。例如，导电材料540-1、540-2、......、540-4可以保形沉积到大约20纳米(nm)的厚度。然而，实施例并不限于这一示例。通过示例而非限制的方
式，导电材料540-1、540-2、......、540-4可以包括也如图3中所述的诸如钨(w)之类的金属、金属组合物、氮化钛(tin)、掺杂多晶硅和/或其一些其他组合。
52.如图5b中所示，导电材料540-1、540-2、......、540-4可以向后凹进，以便仅沿细长竖直立柱(现在在图5b的横截面图中显示为542-1、542-2和542-3)的竖直侧壁保留。可以通过使用合适的选择性各向异性蚀刻剂工艺从第一竖直开口(例如，图5a中的500)的底面去除导电材料540-1、540-2、......、540-4，使导电材料540-1、540-2、......、540-4向后凹进，暴露出底面上的栅极电介质538，从而形成单独的导电材料540-1、540-2、......、540-4。如图5b中所示，然后可以使用诸如cvd之类的工艺，将电介质材料539(诸如氧化物或其他合适的旋涂式电介质(sod))沉积在第一竖直开口500中，以填充第一竖直开口500。可以使用化学机械平坦化(cmp)或其他合适的半导体制造技术，将电介质平坦化至竖直半导体堆叠(例如，如图4中所示的401)的硬掩模535的顶面上。随后的光刻材料536(例如，硬掩模)可以使用cvd进行沉积并且使用cmp进行平坦化，以覆盖和封闭导电材料540-1、540-2、......、540-4上方的第一竖直开口500。在本文所述的半导体制造工艺的其他点，可以使用类似的半导体工艺技术。
53.图6a示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成垂直堆叠式存储器单元的阵列的示例方法，所述阵列具有诸如图1-3中所示的水平取向的存取装置和竖直取向的存取线。图6a示出了根据一或多个实施例的在半导体制造工艺中的特定时间点的半导体结构的俯视图。在图6a的示例实施例中，所述方法包括使用光刻工艺对图5b中的光刻掩模636、536进行图案化。图6a中的方法进一步示出了使用选择性各向同性蚀刻剂工艺去除部分所暴露的导电材料640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)和640-z(图5b中的540)，以分隔并单独形成多条单独的竖直存取线640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)和640-z，例如，图1等中的存取线103-1、103-2、......、103-q。因此，沿细长竖直立柱的侧壁，例如，沿图5b的横截面图中的细长竖直立柱542-1、542-2和542-3的侧壁，显示多个单独的竖直存取线640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)和640-z。
54.如图6a的示例所示，可以使用合适的选择性各向同性蚀刻剂工艺，将所暴露的导电材料640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)和640-z向后去除到第一竖直开口中的栅极电介质材料638，例如图5a中的500。如图6a中所示，然后可以沉积随后的电介质材料641，诸如氧化物或其他合适的旋涂电介质(sod)，以填充剩余的开口，从这些开口中，使用诸如cvd之类的工艺或其他合适的技术去除了所暴露的导电材料640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)和640-z。可以使用诸如cmp之类的工艺或其他合适的技术，将电介质材料641平坦化至竖直半导体堆叠(例如，如图4中所示的401)的在前的硬掩模635的顶面。在一些实施例中，随后的光刻材料537(例如，硬掩模)可以使用cvd进行沉积并使用cmp进行平坦化，以覆盖和封闭竖直半导体堆叠(图4中的401)的工作表面上的多个单独的竖直存取线640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)和640-z，从而使多条单独的竖直存取线640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)和640-z沿细长竖直立柱的侧壁受到保护。然而，实施例并不限于这些过程示例。
55.图6b示出了沿图6a中的剖切线a-a'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图6b中所示的横
截面图远离多条单独的竖直存取线640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)，并且显示了在半导体衬底400上的电介质材料630-1、630-2、......、630-n和牺牲半导体材料632-1、632-2、......、632-n的交替层的重复迭代，以形成竖直堆叠，例如，如图4中所示的401。如图6b中所示，竖直方向611被示出为第三方向(d3)，例如，在x-y-z坐标系中的方向z，类似于图1-3中所示的第一、第二和第三方向之中的第三方向(d3)111。图纸的平面在第一方向(d1)609上左右延伸。在图6b的示例实施例中，电介质材料641被显示为填充残余栅极电介质638沉积上的竖直开口。上述硬掩模637盖住所示的结构。
56.图6c示出了沿图6a中的剖切线b-b'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图6c中所示的横截面图被示出为沿电介质材料630-1、630-2、......、630-n和牺牲半导体材料632-1、632-2、......、632-n的交替层的重复迭代的轴在第二方向(d2)605上延伸，沿牺牲半导体材料并在其中，可以在牺牲半导体材料632-1、632-2、......、632-n的层内形成水平取向的存取装置和水平取向的存储节点(例如，电容器单元)。在图6c中，通过虚线示出邻近的相对的竖直存取线640-3，所述虚线指示从图纸的平面和取向中向内设置的位置。
57.图6d示出了沿图6a中的剖切线c-c'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图6d中所示的横截面图被示出为在将在牺牲半导体材料632-1、632-2、......、632-n的层内形成的水平取向的存取装置和水平取向的存储节点(例如，电容器单元)的区域的外部，沿电介质材料630-1、630-2、......、630-n和牺牲半导体材料632-1、632-2、......、632-(n 1)的交替层的重复迭代的轴在第二方向(d2)605上延伸。在图6c中，电介质材料641被显示为填充水平取向的存取装置和水平取向的存储节点之间的空间，二者可以沿着竖直取向的存储器单元的三维阵列的延伸进出图纸平面的第一方向(d1)被分隔。在图纸的左端显示了电介质材料630-1、630-2、......、630-n和牺牲半导体材料632-1、632-2、......、632-n的交替层的重复迭代，可以在所述位置整合图1等中显示的水平取向的数位线(例如，数位线107-1、107-2、......、107-p)，以与第二源/漏极形成电性接触，如以下更详细的描述。
58.图6e示出了沿图6a中的剖切线d-d'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图6e中所示的横截面图在图纸平面中从右向左示出，其沿电介质材料630-1、630-2、......、630-n和牺牲半导体材料632-1、632-2、......、632-n的交替层的重复迭代的轴在第一方向(d1)609上延伸，与多条单独的竖直存取线640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)相交，并且与牺牲半导体材料632-1、632-2、......、632-n的区域相交，在所述区域中可以形成通过栅极电介质638与多条单独的竖直存取线640-1、640-2、......、640-n、640-(n 1)、......、640-(z-1)分隔开的沟道区域。在图6e中，第一电介质填充材料639被显示为将相邻的水平取向的存取装置与水平取向的存储节点之间的空间分隔开，二者可以形成为延伸进出图纸平面(如以下更详细的描述)，并且可以沿第一方向(d1)609间隔开并以在三维(3d)存储器中在第三方向(d3)611上延伸的阵列的方式竖直堆叠。
59.图7a示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成垂直堆叠式存储器单元的阵列的示例方法，所述阵列具有诸如图1-3中所示的水平取向的存取装置和竖直取向的存取线。图7a示出了根据一或多个实施例的在半导体制造
工艺中的特定时间点的半导体结构的俯视图。在图7a的示例实施例中，所述方法包括使用光刻工艺对光刻掩模735、736和/或737(例如，图6a-6e中的635、636和/或637)进行图案化。图7a中的方法进一步示出了使用一或多种蚀刻剂工艺在存储节点区域750(在图7a和7c中为744)中形成穿过竖直堆叠并主要在第一水平方向(d1)709上延伸的竖直开口751。一或多种蚀刻剂工艺形成竖直开口751，以暴露出与牺牲半导体材料的第二区域相邻的竖直堆叠(在图7b-7e中示出)中电介质材料730-1、730-2、......、730-n和牺牲半导体材料732-1、732-2、......、732-n的交替层的重复迭代的第三侧壁。其他数字编号的组件可以类似于结合图6显示和讨论的那些。
60.根据实施例，可以在竖直堆叠中从电介质材料730-1、730-2、......、730-n和牺牲半导体材料732-1、732-2、......、732-n的交替层的重复迭代中去除牺牲半导体材料732-1、732-2、......、732-n的第二区域，以形成存储节点。在一些实施例中，在选择性地去除牺牲半导体材料的、在其中形成水平取向的存取装置的第一源/漏区域、沟道区域和第二源/漏区域的存取装置区域(例如，晶体管区域)之前，执行这一工艺。在其他实施例中，在选择性地去除牺牲半导体材料的、在其中形成水平取向的存取装置的第一源/漏区域、沟道区域和第二源/漏区域的存取装置区域之后，执行这一工艺。根据图7b-7e中所示的示例实施例，所述方法包括选择性地蚀刻牺牲半导体材料732-1、732-2、......、732-n的第二区域，以在竖直堆叠中的竖直开口751向后第二水平距离形成第二水平开口。在一些实施例中，如图7b-7e中所示，所述方法包括在第二水平开口中形成电容器单元作为存储节点。通过示例而非限制的方式，形成电容器包括使用原子层沉积(ald)工艺以在第二水平开口中依次沉积通过单元电介质763分隔开的第一电极761和第二电极756。可以使用其他合适的半导体制造技术和/或存储节点结构。
61.图7b示出了沿图7a中的剖切线a-a'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图7b中所示的横截面图远离多条单独的竖直存取线740-1、740-2、......、740-n，740-(n 1)、......、740-(z-1)，并显示了通过水平取向的电容器单元分隔开的电介质材料730-1、730-2、......、730-(n 1)的交替层在半导体衬底700上的重复迭代以形成竖直堆叠，所述电容器单元具有第一电极761(例如，底部单元接触电极)、单元电介质763和第二电极756(例如，顶部公共节点电极)。如图7b中所示，竖直方向711被示出为第三方向(d3)，例如，在x-y-z坐标系中的方向z，类似于图1-3中所示的第一、第二和第三方向之中的第三方向(d3)111。图纸的平面在第一方向(d1)709上左右延伸。在图7b的示例实施例中，第一电极761(例如，要耦合至水平存取装置的源/漏区域的底部电极)和第二电极756被示出为由单元电介质材料763分隔开，所述单元电介质材料在第二方向上(d2)并且沿三维(3d)存储器的竖直堆叠式存储器单元的阵列的水平存取装置和水平存取节点的取向轴延伸进出图纸平面。
62.图7c示出了沿图7a中的剖切线b-b'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图7c中所示的横截面图被示出为在沿图纸平面的左右向的第二方向(d2)705上、沿电介质材料730-1、730-2、......、730-(n 1)和牺牲半导体材料732-1、732-2、......、732-n的交替层的重复迭代的轴延伸，沿牺牲半导体材料并在其中，可以在牺牲半导体材料732-1、732-2、......、732-n的层内形成水平取向的存取装置和水平取向的存储节点，例如电容器单元。在图7c的示例
实施例中，水平取向的存储节点(例如，电容器单元)被示出为已经在这一半导体制造工艺中形成，并且显示了通过单元电介质763分隔开的第一电极761(例如，要耦合至水平存取装置的源/漏区域的底部电极)和第二电极756(例如，要耦合至诸如接地平面之类的公共电极平面的顶部电极)。然而，实施例并不限于这一示例。在其他实施例中，可以于在牺牲半导体材料732-1、732-2、......、732-n的区域中形成第一源/漏区域、沟道区域和第二源/漏区域之后，形成通过单元电介质763分隔开的第一电极761(例如，要耦合至水平存取装置的源/漏区域的底部电极)和第二电极756(例如，要耦合至诸如接地平面之类的公共电极平面的顶部电极)，意在进行水平取向的存取装置的定位，例如布置形成，接下来将对此进行描述。
63.在图7c的示例实施例中，显示了具有第一电极761(例如，要耦合至水平存取装置的源/漏区域的底部电极)和第二电极756(例如，要耦合至诸如接地平面之类的公共电极平面的顶部电极)的水平取向的存储节点，所述水平取向的存储节点沿着三维(3d)存储器的竖直堆叠式存储器单元的阵列的水平存取装置和水平存储节点的取向轴形成在第二水平开口中，所述第二水平开口相对于竖直堆叠上形成的竖直开口在第二方向(d2)(图纸平面的左右)上延伸第二距离。在图7c中，通过虚线示出邻近的相对的竖直存取线740-3，所述虚线指示从图纸的平面和取向向内设置的位置。
64.图7d示出了沿图7a中的剖切线c-c'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图7d中所示的横截面图被示出为在将在牺牲半导体材料732-1、732-2、......、732-n的层内形成的水平取向的存取装置和水平取向的存储节点(例如，电容器单元)的区域的外部，沿电介质材料730-1、730-2、......、730-n、730-(n 1)和牺牲半导体材料732-1、732-2、......、732-n的交替层的重复迭代的轴在第二方向(d2)705(图纸平面的左右)上延伸。在图7c中，电介质材料741被显示为填充水平取向的存取装置之间的空间，所述水平取向的存取装置可以沿着竖直取向的存储器单元的三维阵列的延伸进出图纸平面的第一方向(d1)被分隔。然而，在图7d的横截面图中，第二电极756(例如，电容器单元结构的顶部公共电极)被另外显示为存在于水平相邻的装置之间的空间中。在图纸的左端显示了电介质材料730-1、730-2、......、730-(n 1)和牺牲半导体材料732-1、732-2、......、732-n的交替层的重复迭代，可以在所述位置整合图1等中显示的水平取向的数位线(例如，数位线107-1、107-2、......、107-p)，以与第二源/漏极形成电性接触，如以下更详细的描述。
65.图7e示出了沿图7a中的剖切线d-d'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图7e中所示的横截面图示出(在图纸平面中从右向左)为沿电介质材料730-1、730-2、......、730-(n 1)和牺牲半导体材料732-1、732-2、......、732-n的交替层的重复迭代的轴在第一方向(d1)709上延伸，与多条单独的竖直存取线740-1、740-2、......、740-4相交，并且与牺牲半导体材料732-1、732-2、......、732-n的区域相交，在所述区域中可以形成通过栅极电介质738与多条单独的竖直存取线740-1、740-2、......、740-4分隔开的沟道区域。在图7e中，第一电介质填充材料739被显示为将相邻的水平取向的存取装置与水平取向的存储节点之间的空间分隔开，二者可以形成为延伸进出图纸平面(如以下更详细的描述)，并且可以沿第一方向(d1)709间隔开并以在三维(3d)存储器中在第三方向(d3)711上延伸的阵列的方式竖直堆叠。
66.图8a示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成垂直堆叠式存储器单元的阵列的示例方法，所述阵列具有诸如图1-3中所示的水平取向的存取装置和竖直取向的存取线。图8a示出了根据一或多个实施例的在半导体制造工艺中的特定时间点的半导体结构的俯视图。在图8a的示例实施例中，所述方法包括使用光刻工艺对光刻掩模835、836和/或837进行图案化等，如图6和7中所述。图8a中的方法进一步示出了使用一或多种蚀刻剂工艺在存取装置区域(例如，用于替换通道和源/漏晶体管区域的图7c中的742和图8c中的842)形成穿过竖直堆叠的竖直开口871-1和871-2。竖直开口871-1和871-2被示出为主要在第一水平方向(d1)709上延伸。一或多种蚀刻剂工艺形成竖直开口871-1和871-2，以暴露出与牺牲半导体材料的第一区域相邻的竖直堆叠(在图8b-8e中示出)中电介质材料830-1、830-2、......、830-(n 1)和牺牲半导体材料832-1、832-2、......、832-n的交替层的重复迭代中的第三侧壁。其他数字编号的组件可以类似于结合图6和7显示和讨论的那些。
67.根据实施例，牺牲半导体材料832-1、832-2、......、832-n的存取装置区域(图8a和8c中的842)，例如晶体管区域，可以从竖直堆叠中的电介质材料830-1、830-2、......、830-(n 1)和牺牲半导体材料832-1、832-2、......、832-n的交替层的重复迭代中去除，以形成存取装置，例如晶体管。在一些实施例中，在选择性地去除牺牲半导体材料的、在其中形成电容器单元的存储节点区域之前，执行这一工艺。在其他实施例中，在选择性地去除牺牲半导体材料的、在其中形成电容器单元的存储节点区域之后，执行这一工艺。根据图8b-8e中所示的示例实施例，所述方法包括选择性地蚀刻牺牲半导体材料832-1、832-2、......、832-n的存取装置区域，以在竖直堆叠中从竖直开口871-1和871-2向后第一水平距离形成第一水平开口。在一些实施例中，如图8b-8e中所示，所述方法包括在第一水平开口中形成具有第一源/漏区域、沟道区域和第二源/漏区域的晶体管作为存取装置。通过示例而非限制的方式，形成第一源/漏区域、沟道区域和第二源/漏区域包括使用原子层沉积(ald)工艺在第一水平开口、第一源/漏区域、沟道区域和第二源/漏区域中依次进行沉积。可以使用其他合适的半导体制造技术和/或存储节点结构。
68.图8b示出了沿图8a中的剖切线a-a'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图8b中所示的横截面图远离多条单独的竖直存取线840-1、840-2、......、840-n、840-(n 1)、......、840-(z-1)，并显示了通过电容器单元分隔开的电介质材料830-1、830-2、......、830-(n 1)的交替层在半导体衬底800上的重复迭代以形成竖直堆叠，所述电容器单元具有第一电极861(例如，底部单元接触电极)、单元电介质863和第二电极856(例如，顶部公共节点电极)。如图8b中所示，竖直方向811被示出为第三方向(d3)，例如，在x-y-z坐标系中的方向z，类似于图1-3中所示的第一、第二和第三方向之中的第三方向(d3)111。图纸的平面在第一方向(d1)809上左右延伸。在图8b的示例实施例中，第一电极861(例如，要耦合至水平存取装置的源/漏区域的底部电极)和第二电极856被示出为由单元电介质材料863分隔开，所述单元电介质材料在第二方向上(d2)并且沿三维(3d)存储器的竖直堆叠式存储器单元的阵列的水平存取装置和水平存取节点的取向轴延伸进出图纸平面。
69.图8c示出了沿图8a中的剖切线b-b'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图8c中所示的横
截面图被示出为在沿图纸平面的左右向的第二方向(d2)805上、沿电介质材料830-1、830-2、......、830-(n 1)的交替层的重复迭代的轴延伸。然而，现在显示了竖直堆叠的交替层的存取装置区域842中已经去除了牺牲半导体材料，以形成水平开口833-1、833-2、......、833-n，其中可以在电介质材料830-1、830-2、......、830-(n 1)的竖直交替层之间形成具有第一源/漏区域、沟道区域和第二源/漏区域的水平取向的存取装置。在图8c的示例实施例中，水平取向的存储节点(例如，电容器单元)被示出为已经在这一半导体制造工艺中在存储节点区域844中形成，并且显示了通过单元电介质863分隔开的第一电极861(例如，要耦合至水平存取装置的源/漏区域的底部电极)和第二电极856(例如，要耦合至诸如接地平面之类的公共电极平面的顶部电极)。然而，实施例并不限于这一示例。在其他实施例中，可以于在牺牲半导体材料832-1、832-2、......、832-n的区域中形成第一源/漏区域、沟道区域和第二源/漏区域之后，形成通过单元电介质863分隔开的第一电极861(例如，要耦合至水平存取装置的源/漏区域的底部电极)和第二电极856(例如，要耦合至诸如接地平面之类的公共电极平面的顶部电极)。
70.在图8c的示例实施例中，在其中形成具有第一源/漏区域、沟道区域和第二源/漏区域的水平开口830-1、830-2、......、830-n，被显示为在图纸平面左右向的第二方向805(d2)上、距竖直堆叠上形成的竖直开口871-1和871-2一定的距离并沿着三维(3d)存储器的竖直堆叠式存储器单元的阵列的水平存取装置和水平存储节点的取向轴延伸。在图8c中，通过虚线示出邻近的相对的竖直存取线840-3，所述虚线指示从图纸的平面和取向向内设置的位置。
71.图8d示出了沿图8a中的剖切线c-c'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图8d中所示的横截面图被示出为在将形成水平取向的存取装置和水平取向的存储节点(例如，电容器单元)的区域外部，在图纸平面左右向的第二方向(d2)805上、沿电介质材料830-1、830-2、......、830-n、830-(n 1)和水平开口833-1、833-2、......、833-n的交替层的重复迭代的轴延伸。在图8d中，电介质材料841被显示为填充水平取向的存取装置之间的空间，所述水平取向的存取装置可以沿着竖直取向的存储器单元的三维阵列的延伸进出图纸平面的第一方向(d1)被分隔。然而，在图8d的横截面图中，第二电极856(例如，电容器单元结构的顶部公共电极)被另外显示为存在于水平相邻的装置之间的空间中。在图纸的左端显示了电介质材料830-1、830-2、......、830-(n 1)和水平开口833-1、833-2、......、833-n的交替层的重复迭代，可以在所述位置整合图1等中显示的水平取向的数位线(例如，数位线107-1、107-2、......、107-p)，以与所形成的水平存取装置的第二源/漏区域形成电性接触。
72.图8e示出了沿图8a中的剖切线d-d'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图8e中所示的横截面图示出为(在图纸平面中从右向左)沿电介质材料830-1、830-2、......、830-(n 1)和水平开口833-1、833-2、......、833-n的交替层的重复迭代的轴在第一方向(d1)809上延伸，其中将形成通过栅极电介质838与多条单独的竖直存取线840-1、840-2、......、840-4分隔开的沟道区域。在图8e中，第一电介质填充材料839被显示为将相邻的水平取向的存取装置与水平取向的存储节点之间的空间分隔开，二者可以形成为延伸进出图纸平面(如以
下更详细的描述)，并且可以沿第一方向(d1)809间隔开并以在三维(3d)存储器中在第三方向(d3)811上延伸的阵列的方式竖直堆叠。
73.图9a示出了根据本公开的多个实施例的一种用于在半导体制造工艺的另一个阶段中形成垂直堆叠式存储器单元的阵列的示例方法，所述阵列具有诸如图1-3中所示的水平取向的存取装置和竖直取向的存取线。图9a示出了根据一或多个实施例的在半导体制造工艺中的特定时间点的半导体结构的俯视图。在图9a的示例实施例中，仍然存在图8a-8e中的竖直开口971-1和971-2。然而，在图9a-9e中，具有第一源/漏区域、沟道区域和第二源/漏区域(在图9c中分别显示为998-1a、998-1b和998-1c)的水平存取装置998-1、998-2、......、998-n已在图8c和8d中所示的水平开口833-1、833-2、......、833-n中形成。水平存取装置998-1、998-2、998-n形成为在竖直堆叠的水平存取装置区域942中在第二方向905(d2)上延伸。另外，水平数位线999-1、999-2、999-n已经形成，并且整合成与第二源/漏区域(例如998-1c)接触，如图9c和9d中所示。其他数字编号的组件可以类似于结合图6、7和8显示和讨论的那些。
74.根据实施例，在图8a-8e中，在存取装置区域942(例如，晶体管区域)中，已经去除牺牲半导体材料832-1、832-2、......、832-n，以在图8的竖直堆叠中留下电介质材料830-1、830-2、......、830-(n 1)和水平开口833-1、833-2、......、833-n的交替层的重复迭代，从而形成存取装置，例如晶体管。在一些实施例中，在选择性地去除牺牲半导体材料的、在其中形成电容器单元的存储节点区域944之前，执行这一工艺。在其他实施例中，在选择性地去除牺牲半导体材料的、在其中形成电容器单元的存储节点区域944之后，执行这一工艺。根据示例实施例，如图9b-9e中所示，所述方法包括使用原子层沉积(ald)工艺或其他合适的沉积技术，在图8a-8e中的水平开口833-1、833-2、......、833-n中的每一个中沉积第一源/漏区域938-1a、沟道区域938-1b和第二源/漏区域938-1c。通过示例而非限制的方式，形成第一源/漏区域、沟道区域和第二源/漏区域包括：根据具有至少一个共同发明人且标题为“_________________”的、共同提交的、共同未决的美国专利申请号_______________中描述的工艺和技术，使用原子层沉积(ald)工艺在第一水平开口、第一源/漏区域、沟道区域和第二源/漏区域中依次进行沉积。可以使用其他合适的半导体制造技术和/或存储节点结构。
75.图9b示出了沿图9a中的剖切线a-a'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图9b中所示的横截面图远离多条单独的竖直存取线940-1、940-2、......、940-n、940-(n 1)、......、940-(z-1)，并显示了通过电容器单元分隔开的电介质材料930-1、930-2、......、930-(n 1)的交替层在半导体衬底900上的重复迭代以形成竖直堆叠，所述电容器单元具有第一电极961(例如，底部单元接触电极)、单元电介质963和第二电极956(例如，顶部公共节点电极)。如图9b中所示，竖直方向911被示出为第三方向(d3)，例如，在x-y-z坐标系中的方向z，类似于图1-3中所示的第一、第二和第三方向之中的第三方向(d3)111。图纸的平面在第一方向(d1)909上左右延伸。在图9b的示例实施例中，第一电极961(例如，要耦合至水平存取装置的源/漏区域的底部电极)和第二电极956被示出为由单元电介质材料963分隔开，所述单元电介质材料在第二方向上(d2)并且沿三维(3d)存储器的竖直堆叠式存储器单元的阵列的水平存取装置和水平存取节点的取向轴延伸进出图纸平面。
76.图9c示出了沿图9a中的剖切线b-b'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图9c中所示的横截面图被示出为在沿图纸平面的左右向的第二方向(d2)905上、沿电介质材料930-1、930-2、......、930-(n 1)的交替层的重复迭代的轴延伸。然而，现在显示的是第一源/漏区域材料、沟道区域材料和第二源/漏区域材料998-1、998-2、......、998-n已经沉积在图8a-8e的水平开口833-1、833-2、......、833-n中，在第二方向905(d2)上延伸。作为一个示例，第一源/漏区域材料998-1、沟道区域998-1b和998-1c以不同的方式示出。进一步地，水平数位线999-1、999-2、......、999-n与第二源/漏区域(例如，998-1c)接触实现整合，第二源/漏区域在第一方向(d1)上延伸，例如，与电介质材料930-1、930-2、......、930-(n 1)一起在方向(d3)911上在交替层中竖直延伸进出图纸平面。
77.因此，三节点水平存取装置938-1、938-2、......、938-n已经形成并在没有体接触的情况下整合到竖直存取线940-1、940-2、......、940-(z 1)并整合到数位线999-1、999-2、......、999-n。本文所述的结构和工艺的优点可能包含：与基于硅的(基于si的)存取装置相比，降低了存取装置的截止电流(ioff)。沟道区域(例如，938-1b)可以没有用于存取装置的少数载流子，因此不再需要对存取装置的体区域的体电势进行控制，和/或减少了存取装置的栅/漏极致泄漏(gidl)。在一些实施例中，可以在电容器单元形成过程之后执行沟道和/或源/漏区域更换制造步骤，从而降低热预算。由于没有和存取装置的体区域发生体接触，因此在制造过程中可以更容易地实现数位线的整合。另外，由于沟道长度更短并且源/漏半导体制造工艺形成开销更低，本文描述的实施例可以实现的横向缩放路径比基于掺杂的多晶硅的沟道区域所实现的更佳。
78.再者，对于水平存取装置998-1、998-2、......、998-n的第一源/漏区域、沟道区域和第二源/漏区域和水平数位线999-1、999-2、......、999-n，可以根据具有至少一个共同发明人且标题为“__________________”的、共同提交的、共同未决的美国专利申请号(micron文件号2020-0692和2020-0693)中描述的工艺和技术，进行整合。根据各个实施例，进一步的好处是在形成源/漏区域中避免了(例如没有使用)气相掺杂(gpd)。可以使用其他合适的半导体制造技术和/或存储节点结构。
79.在图9c的示例实施例中，具有第一源/漏区域、沟道区域和第二源/漏区域998-1、998-2、......、989-n的水平存取装置，被显示为在图纸平面左右向的第二方向905(d2)上、距竖直堆叠上形成的竖直开口971-1和971-2一定的距离并沿着三维(3d)存储器的竖直堆叠式存储器单元的阵列的水平存取装置和水平存储节点的取向轴延伸。如图10中所示，可以沉积电介质材料来填充竖直开口971-1和971-3。在图9c中，通过虚线示出邻近的相对的竖直存取线940-3，所述虚线指示从图纸的平面和取向向内设置的位置。
80.图9d示出了沿图9a中的剖切线c-c'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图9d中所示的横截面图被显示为在存取装置区域942和存储节点区域944中形成水平取向的存取装置938-1、938-2、......、938-n和水平取向的存储节点(例如，电容器单元)的区域的外部，在图纸平面左右向的第二方向(d2)905上、沿电介质材料930-1、930-2、......、930-n、930-(n 1)和水平数位线999-1、999-2、......、999-n的交替层的重复迭代的轴，在第一方向(d1)上延伸进出图纸平面。在图9d中，电介质材料941被显示为填充水平取向的存取装置之间的空
间，所述水平取向的存取装置可以沿着竖直取向的存储器单元的三维阵列的延伸进出图纸平面的第一方向(d1)被分隔。然而，在图9d的横截面图中，第二电极956(例如，电容器单元结构的顶部公共电极)被另外显示为存在于水平相邻的装置之间的空间中。在图纸的左端显示了将电介质材料930-1、930-2、......、930-(n 1)和水平数位线999-1、999-2、......、999-n(例如，图1等中显示的数位线107-1、107-2、......、107-p)的重复迭代整合，以与所形成的水平存取装置的第二源/漏区域(例如，938-1c)形成电性接触。
81.图9e示出了沿图9a中的剖切线d-d'截取的横截面图，显示了在本公开的实施例的一个示例半导体制造工艺中在这一特定点处的半导体结构的另一个视图。图9e中所示的横截面图示出为(在图纸平面中从右向左)沿电介质材料930-1、930-2、......、930-(n 1)和水平存取装置998-1、998-2、......、998-n的沟道区域的交替层的重复迭代的轴在第一方向(d1)909上延伸，通过栅极电介质938与多条单独的竖直存取线940-1、940-2、......、940-4隔开。在图9e中，第一电介质填充材料939被显示为将相邻的水平取向的存取装置与水平取向的存储节点之间的空间分隔开，二者可以形成为延伸进出图纸平面(如以下更详细的描述)，并且可以沿第一方向(d1)909间隔开并以在三维(3d)存储器中在第三方向(d3)911上延伸的阵列的方式竖直堆叠。
82.图10示出了根据本公开实施例的耦合至竖直三维(3d)存储器的水平取向的存储节点1044的三节点水平取向的存取装置1042。在图10中，三节点水平取向的存取装置1042被示出为在图纸平面的左右向的第二方向(d2)1005上延伸。水平取向的存取装置1042被示出为具有第一源/漏区域1098-1a，所述区域与水平取向的存储节点1044(例如，电容器单元)的第一电极1061(例如，底部电极)电性接触。存储节点1044被进一步示出为具有电介质材料1063，所述电介质材料将第一电极1061与第二电极1056(例如，电容器单元的顶部公共节点电极)分隔开。
83.沟道区域1098-1b被示出为与第一源/漏区域1098-1a电性接触。竖直取向的存取线1040-3与沟道区域1098-1b相对，并且通过栅极电介质与其分隔开。竖直取向的存取线1040-2通过虚线示出，所述虚线指示竖直取向的存取线被设置成进入和/或离开图纸平面。根据特定的设计规则，竖直取向的存取线1040可以在第二方向(d2)1005上以比沟道区域更长和/或更短的方式延伸，例如，具有源/漏上方重叠和/或下方重叠。
84.第二源/漏区域1098-1c被示出为与沟道区域1098-1b电性接触，并且与延伸进出图纸平面的水平取向的数位线1099电性接触并整合。如图10中所示，水平取向的存取装置1042和水平取向的存储节点1044可以沿第二方向(d2)1005通过层间电介质材料1080与邻近的存储器单元水平间隔开，并且可以通过电介质层1030-1和1030-2与三维(3d)存储器中堆叠的邻近单元竖直间隔开。
85.图11是根据本公开的多个实施例的包含存储器装置1103的计算系统1100形式的设备的框图。如本文中所使用的，例如，存储器装置1103、存储器阵列1110和/或主机1102也可以被分别视为“设备”。根据实施例，存储器装置1102可以包括至少一个存储器阵列1110，其具有用于竖直三维(3d)存储器的三节点存取装置，如本文已经描述的。
86.在这一示例中，系统1100包含主机1102，所述主机经由接口1104耦合至存储器装置103。除了各种其他类型的系统之外，计算系统1100还可以是个人膝上型计算机、台式计算机、数字照相机、移动电话、存储卡读卡器或支持物联网(iot)的装置。主机1102可以包含
能够访问存储器1103的多个处理资源(例如，一或多个处理器、微处理器或某些其他类型的控制电路)。系统1100可以包含单独的集成电路，或者主机1102和存储器装置1103均可以位于同一集成电路上。例如，主机1102可以是包括多个存储器装置1103的存储器系统的系统控制器，其中系统控制器1105通过另一种处理资源(诸如中央处理单元(cpu))提供对各个存储器装置1103的访问。
87.在图1所示的示例中，主机1102负责执行操作系统(os)和/或可以加载(例如，经由控制器1105从存储器装置1103中加载)至其上的各种应用程序(例如，进程)。通过从主机1102向存储器装置1103提供用于存取包括os和/或各个应用程序的数据的存取命令，可以从存储器装置1103中加载os和/或各个应用程序。主机1102还可以通过向存储器装置1103提供用于检索在执行os和/或各个应用程序中使用的所述数据的存取命令，存取os和/或各个应用程序使用的数据。
88.清楚起见，已将系统1100精简至集中于与本公开特别相关的特征。存储器阵列1110可以是包括至少一个用于三维(3d)存储器的三节点存取装置的dram阵列、sram阵列、stt ram阵列、pcram阵列、tram阵列、rram阵列、nand闪存阵列和/或nor闪存阵列。例如，存储器阵列1110可以是非屏蔽dl 4f2阵列，诸如3d-dram存储器阵列。阵列1110可以包括存储器单元，所述存储器单元布置成通过字线(本文可称为存取线或选择线)耦合的行和通过数位线(本文可称为感测线或数据线)耦合的列。尽管在图1中显示了单个阵列1110，但实施例并不限于此。举例来说，存储器装置1103可以包含多个阵列1110(例如，多个dram单元组)。
89.存储器装置1103包含用于锁存通过接口1104提供的地址信号的地址电路系统1106。接口可以包含，例如，采用适当协议的物理接口(例如，数据总线、地址总线和命令总线，或数据/地址/命令总线的组合)。这样的协议可以是定制的或专有的，或者接口1104可以采用标准化协议，诸如外围组件互连高速(pcie)、gen-z、ccix等。地址信号通过行解码器1108和列解码器1112进行接收和解码，以存取存储器阵列1110。通过使用感测电路系统111感测感测线上的电压和/或电流变化，可以从存储器阵列1110中读取数据。感测电路系统1111可以包括例如感测放大器，其可以读取和锁存来自存储器阵列1110的数据页面(例如，行)。i/o电路系统1107可用于通过接口1104与主机1102进行双向数据通信。读/写电路1113系统用于将数据写入存储器阵列1110或从存储器阵列1110读取数据。作为示例，电路系统1113可以包括各种驱动器、锁存器电路等。
90.控制电路系统1105对主机1102提供的信号进行解码。信号可以是主机1102提供的命令。这些信号可以包含芯片使能信号、写入使能信号和地址锁存信号，这些信号用于控制在存储器阵列1110上执行的操作，包含数据读取操作、数据写入操作和数据擦除操作。在各个实施例中，控制电路系统1105负责执行来自主机1102的指令。控制电路系统1105可以包括状态机、定序器和/或可以以硬件、固件或软件或三者的任意组合的形式来实现的某些其他类型的控制电路系统。在一些示例中，主机1102可以是存储器装置103外部的控制器。例如，主机1102可以是耦合至计算装置的处理资源的存储器控制器。
91.术语“半导体”可以指例如材料、晶圆或衬底，并且包含任一基础半导体结构。“半导体”应理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂和未掺杂半导体、由基础半导体结构支撑的外延硅以及其他半导体结构。此外，在前面的描述中引用半导体时，先前的工艺步骤可能已被用于在基础半导体结构中形成区域/结，
并且术语“半导体”可以包含含有这种区域/结的底层材料。
92.本文的附图遵循编号规定，其中前一或多个数字对应于附图编号，而其余的数字标示附图中的元件或组件。可以通过使用相似(例如，相同)的数字来标示不同的图之间的相似的元件或组件。将理解的是，可以添加、交换和/或消除本文各个实施例中所示的元件，以便提供本公开的多个附加实施例。另外，将理解的是，附图中提供的元件的比例和相对标度意在示出本公开的实施例，而不应被视为限制性的。
93.如本文所使用的，“若干”或“一些”事物可以指一或多个此类事物。例如，若干或一些存储器单元可以指一或多个存储器单元。“多个”事物意在指两个或更多个。如本文所使用的，同时执行的多个动作是指在特定时间段中至少部分重叠的动作。如本文所使用的，术语“耦合”可以包含没有中间元件的电耦合、直接耦合和/或直接连接(例如，通过直接物理接触)，与中间元件的间接耦合和/或连接，或无线耦合。术语“耦合”可以进一步包含彼此之间协作或相互作用(例如，如因果关系)的两个或更多个元件。某个元件耦合在两个元件之间可以是位于两个元件之间并耦合至两个元件中的每一个。
94.应当认识到，由于常规制造、测量和/或组装中的变化，术语“竖直”涵盖“完全”竖直的变化，并且本领域普通技术人员将会了解术语“竖直”的含义。例如，竖直可以对应于z方向。如本文所使用的，当特定元件“与”另一个元件“相邻”时，所述特定元件可以覆盖所述另一个元件，可以在所述另一个元件上方或在所述另一个元件的侧方和/或可以与所述另一个元件直接物理接触。例如，侧向可以指可以与z方向垂直的水平方向(例如，y方向或x方向)。
95.尽管本文已经示出和描述了具体的实施例，但本领域普通技术人员将理解，通过计算获得相同结果的布置可以取代所示的具体实施例。本公开旨在覆盖本公开的各个实施例的修改或变化形式。应当理解，以上是以说明性的方式而非限制性的方式进行描述。通过阅读以上描述，以上实施例的组合以及本文中未具体描述的其他实施例对于本领域技术人员而言将是显而易见的。本公开的各个实施例的范围包含使用以上结构和方法的其他应用。因此，本公开的各实施例的范围应参照所附权利要求以及这些权利要求所授权的的等同物的完整范围进行确定。