半导体装置的制作方法

1.本发明涉及一种半导体装置。


背景技术：

2.例如，专利文献1中揭示了一种沟槽栅极垂直型mosfet(metal-oxide-semiconductor field effect transistor，金属氧化物半导体场效应晶体管)，其包含：外延层，形成有有源单元阵列及栅极总线区域；栅极沟槽，形成于有源单元阵列；栅极氧化膜，形成于栅极沟槽；栅极电极，包含嵌入至栅极沟槽内之多晶硅；沟槽，形成于栅极总线区域，且与栅极沟槽相连；及栅极总线，包含栅极总线区域中以覆盖外延层表面的方式嵌入至沟槽内之多晶硅。
3.[背景技术文献]
[0004]
[专利文献]
[0005]
[专利文献1]日本专利特表2006-520091号公报


技术实现要素：

[0006]
[解决问题的技术手段]
[0007]
本发明的一实施方式的半导体装置包含：半导体芯片，具有第1主面，所述第1主面包含工作区域及所述工作区域周围的周边区域；第1沟槽，形成于所述工作区域中；第1绝缘膜，形成于所述第1沟槽的内表面；第1电极，介隔所述第1绝缘膜而形成于所述第1沟槽内，且在隔着所述第1绝缘膜对向的所述半导体芯片的部分形成通道；第2沟槽，以大于所述第1沟槽的宽度形成于所述周边区域中，沿着第1方向及与所述第1方向交叉的第2方向延伸，且具有从所述第1方向朝向所述第2方向弯曲的转角部；第2绝缘膜，形成于所述第2沟槽的内表面；及第2电极，介隔所述第2绝缘膜而形成于所述第2沟槽内，且与所述第1电极电连接；所述第1绝缘膜具有第1薄壁部，所述第1薄壁部形成于所述第1沟槽的底部，且选择性地比所述第1绝缘膜的其它部分薄，所述第2绝缘膜具有第2薄壁部，所述第2薄壁部形成于所述第2沟槽的所述转角部的底部，比所述第2绝缘膜的其它部分薄，且比所述第1薄壁部厚。
附图说明
[0008]
图1是本发明的一实施方式的半导体装置的示意性俯视图。
[0009]
图2是表示图1的工作区域的平面构造的图。
[0010]
图3是表示图2的iii-iii剖面的图。
[0011]
图4是表示图1的周边区域的平面构造的图。
[0012]
图5是被图4的双点划线v包围的部分的放大图。
[0013]
图6是被图4的双点划线vi包围的部分的放大图。
[0014]
图7是表示图5的vii-vii剖面的图。
[0015]
图8是表示图6的viii-viii剖面的图。
[0016]
图9是被图3的双点划线ix包围的部分的放大图。
[0017]
图10是被图7的双点划线x包围的部分的放大图。
[0018]
图11是被图8的双点划线xi包围的部分的放大图。
[0019]
图12a～图12c是表示图1的半导体元件的一部分制造步骤的图。
[0020]
图13a～图13c分别是表示图12a～图12c的下一步骤的图。
[0021]
图14a～图14c分别是表示图13a～图13c的下一步骤的图。
[0022]
图15a～图15c分别是表示图14a～图14c的下一步骤的图。
[0023]
图16a～图16c分别是表示图15a～图15c的下一步骤的图。
[0024]
图17a～图17c分别是表示图16a～图16c的下一步骤的图。
[0025]
图18a～图18c分别是表示图17a～图17c的下一步骤的图。
[0026]
图19a～图19c分别是表示图18a～图18c的下一步骤的图。
[0027]
图20a～图20c分别是表示图19a～图19c的下一步骤的图。
[0028]
图21a～图21c分别是表示形成第1～第3薄壁部的相关步骤的图。
[0029]
图22是表示栅极绝缘膜的目标值与栅极绝缘膜的薄壁部的关系的图。
[0030]
图23是表示栅极绝缘膜(第3薄壁部)的膜厚变化与导通电阻变化的关系的图。
[0031]
图24是表示第1外周沟槽的变化例的图。
[0032]
图25是表示第1外周沟槽的变化例的图。
具体实施方式
[0033]
＜本发明的实施方式＞
[0034]
首先，列出本发明的实施方式进行说明。
[0035]
本发明的一实施方式的半导体装置包含：半导体芯片，具有第1主面，所述第1主面包含工作区域及所述工作区域周围的周边区域；第1沟槽，形成于所述工作区域中；第1绝缘膜，形成于所述第1沟槽的内表面；第1电极，介隔所述第1绝缘膜而形成于所述第1沟槽内，且在隔着所述第1绝缘膜对向的所述半导体芯片的部分形成通道；第2沟槽，以大于所述第1沟槽的宽度形成于所述周边区域中，沿着第1方向及与所述第1方向交叉的第2方向延伸，且具有从所述第1方向朝向所述第2方向弯曲的转角部；第2绝缘膜，形成于所述第2沟槽的内表面；及第2电极，介隔所述第2绝缘膜而形成于所述第2沟槽内，且与所述第1电极电连接；所述第1绝缘膜具有第1薄壁部，所述第1薄壁部形成于所述第1沟槽的底部，且选择性地比所述第1绝缘膜的其它部分薄，所述第2绝缘膜具有第2薄壁部，所述第2薄壁部形成于所述第2沟槽的所述转角部的底部，比所述第2绝缘膜的其它部分薄，且比所述第1薄壁部厚。
[0036]
根据该构成，第2沟槽的宽度大于第1沟槽的宽度，因此，在第2绝缘膜的形成步骤中，能够使第2绝缘膜形成用的材料气体遍及第2沟槽的内部。由此，能够在第2沟槽的内表面高效率地形成第2绝缘膜。例如，在利用同一步骤形成第1绝缘膜及第2绝缘膜的情况下，能够以比针对第1沟槽内表面的第1绝缘膜的成膜速度(第1成膜速度)更快的成膜速度(第2成膜速度)来形成第2绝缘膜。其结果为，例如，在通过供给材料气体而使第1绝缘膜的膜厚达到基于目标导通特性等而预先决定的设计膜厚的阶段中，能够使第2绝缘膜的第2薄壁部形成得相对较厚。例如，结果能够使第2绝缘膜的第2薄壁部形成得比第1绝缘膜的第1薄壁部厚。
[0037]
由此，在半导体芯片中电场相对容易集中的第2沟槽的转角部中，能够提高第2绝缘膜(第2薄壁部)的耐绝缘破坏性。另一方面，以比第2绝缘膜慢的成膜速度形成第1绝缘膜，而非使第1绝缘膜及第2绝缘膜一律较厚，因此，能够将第1绝缘膜的膜厚保持为设计膜厚。结果能够防止伴随着第2薄壁部的厚膜化而导致元件的导通电阻上升。即，根据本发明的一实施方式的半导体装置，能够防止元件的导通特性降低，同时提高针对绝缘破坏的可靠性。
[0038]
在本发明的一实施方式的半导体装置中，所述第1绝缘膜可具有第1薄壁凹部，所述第1薄壁凹部在所述第1沟槽的底部处选择性地向靠近所述第1沟槽的内表面的方向凹陷，所述第1薄壁部可夹在所述第1薄壁凹部与所述第1沟槽的内表面之间。
[0039]
在本发明的一实施方式的半导体装置中，所述第2绝缘膜可具有第2薄壁凹部，所述第2薄壁凹部在所述第2沟槽的所述转角部的底部处选择性地向靠近所述第2沟槽的内表面的方向凹陷，所述第2薄壁部可夹在所述第2薄壁凹部与所述第2沟槽的内表面之间。
[0040]
本发明的一实施方式的半导体装置可包含：连接沟槽，跨及所述工作区域与所述周边区域之间而形成，且连接所述第1沟槽与所述第2沟槽；及连接电极，形成于所述连接沟槽内，且连接所述第1电极与所述第2电极。
[0041]
本发明的一实施方式的半导体装置可包含：层间绝缘膜，形成于所述半导体芯片上，且覆盖所述第1沟槽及所述第2沟槽；表面电极，形成于所述层间绝缘膜上；及接触部，形成于所述层间绝缘膜内，且连接所述表面电极与所述第2电极。
[0042]
在本发明的一实施方式的半导体装置中，所述连接沟槽可包含：第1连接沟槽，在第1连接部位处与所述第2沟槽连接；及第2连接沟槽，在与所述第1连接部位分离的第2连接部位处与所述第2沟槽连接；所述接触部可在所述第1连接部位与所述第2连接部位之间的所述第2沟槽的部分处与所述第2电极连接。
[0043]
本发明的一实施方式的半导体装置在所述第2电极包含嵌入至所述第2沟槽内的嵌入电极的情况下，可包含接触孔，所述接触孔贯通所述层间绝缘膜，且在所述第2沟槽的深度方向上到达所述第2电极的中间部。在此情况下，所述接触部可包含嵌入至所述接触孔内的接触插塞。
[0044]
本发明的一实施方式的半导体装置可以还包含阻障膜，所述阻障膜形成于所述接触插塞与所述接触孔的内表面之间，防止所述接触插塞与所述层间绝缘膜及所述第2电极的接触。
[0045]
在本发明的一实施方式的半导体装置中，所述表面电极可包含：焊垫电极部，覆盖所述工作区域，且可与所述通道电连接；及指状电极部，以包围所述焊垫电极部的方式形成，且经由所述接触部而与所述第2电极电连接。
[0046]
本发明的一实施方式的半导体装置可以还包含：第3沟槽，与所述第2沟槽分离而形成于比所述周边区域的所述第2沟槽更靠外侧，具有大于所述第1沟槽的宽度且小于所述第2沟槽的宽度；第3绝缘膜，形成于所述第3沟槽的内表面；及第3电极，介隔所述第3绝缘膜而形成于所述第3沟槽内，且经电浮动。
[0047]
在本发明的一实施方式的半导体装置中，所述第1沟槽可具有0.17μm以上0.22μm以下的第1宽度，所述第2沟槽可具有0.5μm以上1.0μm以下的第2宽度。
[0048]
在本发明的一实施方式的半导体装置中，所述第2沟槽可具有大于所述第1沟槽的
深度。
[0049]
在本发明的一实施方式的半导体装置中，所述第2沟槽可包含具有彼此不同的宽度的多个沟槽。
[0050]
在本发明的一实施方式的半导体装置中，所述第2薄壁部所相接的所述第2沟槽的内表面的部分可具有与所述第1薄壁部所相接的所述第1沟槽的内表面的部分不同的面方位。
[0051]
本发明的一实施方式的半导体装置可包含从所述半导体芯片的所述第1主面向所述第1沟槽的深度方向依序形成的第1导电型源极区域、第2导电型主体区域及第1导电型漂移区域，所述第1电极可包含在所述主体区域中形成所述通道的栅极电极。
[0052]
在本发明的一实施方式的半导体装置中，所述半导体芯片可包含硅芯片。
[0053]
＜本发明的实施方式的详细说明＞
[0054]
接下来，参照附图对本发明的实施方式详细地进行说明。此外，在以下的详细说明中，存在多个标注序数的名称的构成要素，但该序数与权力要求中记载的构成要素的序数未必一致。
[0055]
[半导体装置1的整体构成]
[0056]
图1是本发明的一实施方式的半导体装置1的示意性俯视图。为了清楚起见，在图1中，用假想线(虚线)表示封装4，用实线表示其它构成。
[0057]
半导体装置1包含引线框架2、半导体元件3、及封装4。
[0058]
引线框架2以金属制板状形成。引线框架2是通过冲切加工、切取加工、弯曲加工等由俯视下为矩形状的cu等的薄壁金属板形成。因此，引线框架2的原材料的主要成分为cu。此外，引线框架2的原材料并不限定于此。
[0059]
引线框架2可包含晶片座部21、第1引线部22、第2引线部23、及第3引线部24。在该实施方式中，第1引线部22、第2引线部23及第3引线部24分别可称为源极引线部、栅极引线部及漏极引线部。另外，第1引线部22、第2引线部23及第3引线部24具有从封装4中露出且与半导体装置1的外部电路连接的部分，因此，也可称为第1端子(源极端子)、第2端子(栅极端子)及第3端子(漏极端子)。
[0060]
晶片座部21在俯视下具有四边形状，该四边形状具有沿第1方向x延伸的一对第1边211a、211b、及沿与第1方向x交叉的方向(在该实施方式中，是与其正交的方向)延伸的一对第2边212a、212b。
[0061]
第1引线部22、第2引线部23及第3引线部24配置于晶片座部21的周围。在该实施方式中，第1引线部22、第2引线部23及第3引线部24与晶片座部21的第1边211a、211b相邻而配置。更具体而言，第1引线部22及第2引线部23与晶片座部21的一个第1边211a相邻而配置，第3引线部24与晶片座的另一个第1边211b相邻而配置。即，第1引线部22及第2引线部23隔着晶片座部21而配置于第3引线部24的相反侧。
[0062]
第1引线部22与晶片座部21分离而形成。第1引线部22可包含第1焊垫部221、及第1引线222。第1焊垫部221在俯视下以沿着晶片座部21的第1边211a较长的大致长方形状形成。第1引线222与第1焊垫部221一体形成，从第1焊垫部221向与第1焊垫部221的长度方向交叉的方向延伸。第1引线222形成有多个(在该实施方式中，为3个)。多个第1引线222沿着共通的第1焊垫部221的长度方向相互隔开间隔而排列，与该共通的第1焊垫部221连接。
[0063]
第2引线部23与晶片座部21及第1引线部22分离而形成。第2引线部23可包含第2焊垫部231、及第2引线232。第2焊垫部231以沿着晶片座部21的第1边211a较长的大致长方形状形成。第2引线232与第2焊垫部231一体形成，从第2焊垫部231向与第2焊垫部231的长度方向交叉的方向延伸。第2引线232与第2焊垫部231一对一连接。在该实施方式中，第2引线部23配置于晶片座部21的一个第1边211a的一端部(晶片座部21的一个角部)附近，第1引线部22从该端部向另一端部沿着晶片座部21的第1边211a延伸。
[0064]
第3引线部24不同于第1引线部22及第2引线部23，与晶片座部21一体形成。第3引线部24从晶片座部21的另一个第1边211b向与该第1边211b交叉的方向延伸。第3引线部24形成有多个(在该实施方式中，为4个)。多个第3引线部24沿着晶片座部21的第1边211b相互隔开间隔而排列。
[0065]
半导体元件3配置于引线框架2的晶片座部21上，被晶片座部21支撑。半导体元件3在俯视下具有小于晶片座部21的四边形状，该四边形状具有一对第1边31a、31b及一对第2边32a、32b。在该实施方式中，半导体元件3以第1边31a、31b与晶片座部21的第1边211a、211b平行且第2边32a、32b与晶片座部21的第2边212a、212b平行的方式配置于晶片座部21上。晶片座部21的第1边211a、211b与半导体元件3的第1边31a、31b之间的第1距离d1小于晶片座部21的第2边212a、212b与半导体元件3的第2边32a、32b之间的第2距离d2。例如，第1距离d1可为第2距离d2的1/2以下。
[0066]
在半导体元件3的一面(在该实施方式中，为上表面)上形成有作为本发明的表面电极的一例的导电膜5、及绝缘膜6。导电膜5被绝缘膜6部分地覆盖。在图1中，导电膜5中被绝缘膜6覆盖的部分用影线区域表示，从绝缘膜6露出的部分用白色区域表示。导电膜5是下述第1线8与第2线10连接的部分，也可称为电极膜或表面电极膜。
[0067]
导电膜5形成于半导体元件3的上表面的大致全域中。导电膜5可包含作为本发明的焊垫电极部的一例的第1导电膜51、及第2导电膜52。第1导电膜51及第2导电膜52相互分离而形成。
[0068]
第1导电膜51形成有多个。多个第1导电膜51在沿着半导体元件3的第2边32a、32b的方向上彼此相邻而形成，在相邻的第1导电膜51之间形成有间隙区域61。另外，第1导电膜51周围的区域可为周边区域63。即，在将第1导电膜51的形成区域(被第1导电膜51覆盖的区域)称为工作区域64的情况下，周边区域63也可为包围该工作区域64的周边区域63。另外，在该实施方式中，周边区域63是沿着半导体元件3的外周而形成的环状，因此，也可称为外周区域。
[0069]
在该实施方式中，各第1导电膜51以沿着半导体元件3的第1边31a、31b较长的俯视长方形状形成。第1导电膜51的一部分作为第1焊垫7从绝缘膜6中露出。
[0070]
第1线8连接于第1焊垫7。在该实施方式中，第1线8包含以cu为主成分的所谓cu线。作为以cu为主成分的线，例如可例举：包含cu单一成分(例如，cu的纯度为99.99％以上)的线、cu与其它合金成分合金化而成的cu合金线、cu单一成分线或cu合金线被导电层被覆而成的线等。作为cu合金线的合金成分，例如可例举：ag、au、al、ni、be、fe、ti、pd、zn、sn等。另外，作为导电层被覆cu线的被覆成分，例如可例举pd等。此外，第1线8也可采用au线或al线作为变化例。在使用au线作为键合线的情况下，au容易因为高成本且价格变动而导致成本不稳定，且在高温环境下因为金与铝之间的化合物生长而容易导致线剥离。另外，在使用al
线作为键合线的情况下，铝的熔点相对较低，在高温环境下容易再结晶化。通过使用cu线作为第1线8，与使用au线或al线的情况相比，能够提供可靠性更高的半导体装置。第1线8在例如为cu线的情况下，可具有18μm以上50μm以下的直径。
[0071]
第1线8将第1焊垫7与第1引线部22的第1焊垫部221连接。第1线8可包含长线81、及比长线81短的短线82。长线81可与相邻的一对第1焊垫7中远离第1引线部22之侧的第1焊垫7连接。另一方面，短线82可与该一对第1焊垫7中靠近第1引线部22之侧的第1焊垫7连接。
[0072]
长线81及短线82分别各设置有多条，可沿着第1焊垫部221的长度方向交替配置。另外，长线81的第1焊垫部221侧的键合部811、及短线82的第1焊垫部221侧的键合部821分别相对于第1焊垫部221的长度方向偏向一侧及另一侧而配置。由此，长线81的键合部811与短线82的键合部821相互错开配置，能够防止相互接触。结果能够谋求第1引线部22的省空间化。
[0073]
第2导电膜52可一体地包含焊垫电极部521及指状电极部522。焊垫电极部521形成于周边区域63中，在该实施方式中，配置于半导体元件3的1个角部。指状电极部522从焊垫电极部521起沿着半导体元件3的周缘部形成于周边区域63。在该实施方式中，指状电极部522以包围第1导电膜51的方式沿着半导体元件3的第1边31a、31b及第2边32a、32b形成。另外，指状电极部522也可形成于相邻的第1导电膜51之间的间隙区域61中。由此，各第1导电膜51个别地被指状电极部522包围。
[0074]
指状电极部522被绝缘膜6覆盖，另一方面，焊垫电极部521的一部分作为第2焊垫9从绝缘膜6中露出。
[0075]
第2线10连接于第2焊垫9。第2线10可由与第1线8相同的材料形成。即，在该实施方式中，第2线10可包含以cu为主成分的所谓cu线，但也可采用au线或al线作为变化例。另外，第2线10可具有与第1线8相同的直径。即，第2线10在例如为cu线的情况下，可具有18μm以上50μm以下的直径。
[0076]
第2线10将第2焊垫9与第2引线部23的第2焊垫部231连接。第2线10可具有比第1线8的短线82更短的长度。
[0077]
封装4覆盖半导体元件3、第1线8、第2线10及引线框架2的一部分，也可称为密封树脂。封装4包含具有绝缘性的原材料。在该实施方式中，封装4例如包含黑色环氧树脂。
[0078]
[工作区域64的构造]
[0079]
图2是表示图1的工作区域64的平面构造的局部放大图。图3是表示图2的iii-iii剖面的图。
[0080]
半导体装置1具备半导体芯片12、第1杂质区域121(源极)、第2杂质区域122(主体)、第3杂质区域123(漏极)、栅极沟槽15(第1沟槽)、栅极绝缘膜16(第1绝缘膜)、栅极电极13(第1电极)、层间绝缘膜17、源极沟槽18、及第1接触插塞11。
[0081]
半导体芯片12形成半导体元件3的外形，例如为单晶半导体材料以小片状(长方体形状)形成的构造体。半导体芯片12由si、sic等半导体材料形成。半导体芯片12具有第1主面12a、及第1主面12a的相反侧的第2主面12b。第1主面12a是形成有功能装置的装置面。第2主面12b是未形成有功能装置的非装置面。在该实施方式中，半导体芯片12可包含半导体基板及外延层中至少一者。
[0082]
如图3所示，第1杂质区域121是在第1导电膜51的下方选择性地形成于半导体芯片
12的第1主面12a的表层部中的p型杂质区域。第1杂质区域121的p型杂质浓度可为1
×
10
18
cm-3
以上1
×
10
20
cm-3
以下。另外，在该实施方式中，第1杂质区域121也可称为p型源极区域。
[0083]
第2杂质区域122是形成于半导体芯片12的第1主面12a的表层部中的n型杂质区域。第2杂质区域122以从第1主面12a向第2主面12b侧隔开间隔，且与第1杂质区域121相接的方式形成。即，第2杂质区域122隔着第1杂质区域121而与第1主面12a对向。第2杂质区域122的n型杂质浓度可为1
×
10
15
cm-3
以上1
×
10
19
cm-3
以下。另外，在该实施方式中，第2杂质区域122也可称为n型主体区域。
[0084]
第3杂质区域123是形成于半导体芯片12的第2主面12b的表层部中的p型杂质区域。第3杂质区域123以与第2杂质区域122相接的方式形成于第2主面12b的表层部的全域，从第2主面12b露出。第3杂质区域123的p型杂质浓度低于第1杂质区域121的p型杂质浓度，例如可为1
×
10
18
cm-3
以上1
×
10
21
cm-3
以下。
[0085]
第3杂质区域123的厚度可为1μm以上500μm以下。另外，在该实施方式中，第3杂质区域123也可称为p型漂移区域或p型漏极区域。
[0086]
栅极沟槽15是贯通第1杂质区域121及第2杂质区域122且到达第3杂质区域123的凹部。如图2所示，栅极沟槽15通过包围第1杂质区域121、第2杂质区域122及第3杂质区域123，而划分包含这些区域121、122、123的晶体管单元14。在该实施方式中，如图2所示，晶体管单元14选择性地形成于第1导电膜51的下方区域中。即，晶体管单元14被第1导电膜51覆盖，另一方面，未被第2导电膜52覆盖。
[0087]
在图2中，晶体管单元14的排列图案为错位状。晶体管单元14的排列图案可为矩阵状、条状，但未图示。各晶体管单元14在图2所示之俯视下以四边形状形成，在该实施方式中，以长方形状形成。
[0088]
栅极沟槽15形成于以上述方式排列的多个晶体管单元14之间。栅极沟槽15以开口宽度w1朝向栅极沟槽15的深度方向慢慢变窄的锥形形成。栅极沟槽15的宽度w1例如在栅极沟槽15的开口端处可为0.17μm以上0.22μm以下。另外，如图3所示，相邻的栅极沟槽15的间距p1例如为1μm以下。如图2所示，在栅极沟槽15以分别包围多个晶体管单元14的方式相连的情况下，栅极沟槽15的间距p1例如可为隔着1个晶体管单元14而对向的栅极沟槽15间的距离。另外，栅极沟槽15的深度d1例如可为0.8μm以上1.2μm以下。
[0089]
如图3所示，栅极绝缘膜16覆盖栅极沟槽15的内表面。另外，栅极绝缘膜16覆盖半导体芯片12的第1主面12a。栅极绝缘膜16例如由包含sio2、sin等的具有绝缘性的材料形成。栅极绝缘膜16整体中形成于工作区域64的部分或形成于栅极沟槽15内表面的部分也可称为栅极绝缘膜16的第1绝缘膜161，以便与下述第2绝缘膜162及第3绝缘膜163区分开。
[0090]
栅极电极13收容于(嵌入至)栅极沟槽15中。通过设为这种构造，与平面构造相比，能够实现微细化及低导通电阻化。另外，栅极电极13通过栅极绝缘膜16而与半导体芯片12绝缘，由此防止产生漏电流。栅极电极13是包含多晶硅等的具有导电性的材料。多晶硅的熔点与单晶硅大致相等，因此，通过使用多晶硅作为栅极电极13，在形成栅极电极13后的制程中消除了温度对制程的限制。
[0091]
栅极电极13介隔栅极绝缘膜16而与第2杂质区域122对向。
[0092]
在第2杂质区域122中，与栅极电极13对向的栅极沟槽15的侧面部是通道区域124。
通过对栅极电极13施加电压，在通道区域124中感应出载流子(在该实施方式中，为电子)，而使第1杂质区域121与第3杂质区域123之间导通。即，在半导体装置1中，由晶体管单元14及栅极电极13形成元件构造。
[0093]
如图3所示，栅极电极13可具有与半导体芯片12的第1主面12a为同一平面或向第2主面12b侧凹陷的上表面131。在半导体芯片12的第1主面12a上，以覆盖栅极绝缘膜16及栅极电极13的方式形成有层间绝缘膜17。层间绝缘膜17将栅极电极13与第1导电膜51绝缘。因此，栅极电极13成为被栅极绝缘膜16及层间绝缘膜17覆盖的构成。层间绝缘膜17是包含sio2、sin等的具有绝缘性的材料。
[0094]
参照图2及图3，源极沟槽18形成于各晶体管单元14。在该实施方式中，在各晶体管单元14中各形成有1个源极沟槽18，但也可在各晶体管单元14中形成多个源极沟槽18。源极沟槽18以沿着俯视下为长方形状的晶体管单元14的长度方向较长的俯视长方形状形成。
[0095]
参照图3，源极沟槽18是贯通层间绝缘膜17、栅极绝缘膜16、及第1杂质区域121，且到达第2杂质区域122的凹部。源极沟槽18以开口宽度朝向源极沟槽18的深度方向慢慢变窄的锥形形成。另外，相邻的源极沟槽18的间距与栅极沟槽15的间距p1相同，例如为1μm以下。
[0096]
第1接触插塞11介隔第1阻障膜191而嵌入至源极沟槽18中。通过设为这种构成，能够提供一种栅极沟槽15底部的电场集中得以缓和且可靠性提高的半导体装置1。
[0097]
第1阻障膜191抑制形成第1接触插塞11的材料扩散至层间绝缘膜17。在该实施方式中，第1接触插塞11可含有w(钨)，第1阻障膜191可包含含有ti的材料(例如，ti的单一层构造、或ti及tin的积层构造)。第1阻障膜191的厚度例如为以上以下。
[0098]
第1阻障膜191中，其一面及另一面顺着源极沟槽18的内表面及层间绝缘膜17的上表面而形成，与第1杂质区域121及第2杂质区域122直接导通。另外，第1阻障膜191横穿过相邻的晶体管单元14的交界即栅极沟槽15的上方区域而连续。
[0099]
第1接触插塞11经由第1阻障膜191而与第1杂质区域121及第2杂质区域122导通。第1接触插塞11具有相对于层间绝缘膜17的上表面向半导体芯片12的第1主面12a侧凹陷的上表面111。
[0100]
第1导电膜51形成于层间绝缘膜17上。第1导电膜51也可基于其电连接对象而称为源极电极膜。第1导电膜51经由第1接触插塞11及第1阻障膜191而与第1杂质区域121及第2杂质区域122导通。第1导电膜51例如包含含有al的材料，在该实施方式中，包含alcu。
[0101]
如上所述，第1接触插塞11的上表面111相对于层间绝缘膜17的上表面凹陷。因此，在第1导电膜51的上表面上，可在第1导电膜51的积层方向上与上表面111对向的位置处形成凹部511。
[0102]
此外，在半导体芯片12的第2主面12b上形成有与第3杂质区域123连接的漏极电极层，但省略了图示。
[0103]
[周边区域63的构造]
[0104]
图4是表示图1的周边区域63的平面构造的图，是放大表示图1的半导体元件3的角部的图。图5是被图4的双点划线v包围的部分的放大图。图6是被图4的双点划线vi包围的部分的放大图。图7是表示图5的vii-vii剖面的图。图8是表示图6的viii-viii剖面的图。
[0105]
首先，参照图7及图8，作为周边区域63中的杂质区域，半导体装置1具有所述第2杂质区域122及第3杂质区域123。第2杂质区域122从半导体芯片12的第1主面12a露出。
[0106]
在周边区域63中，半导体装置1具备第1外周沟槽40(第2沟槽)、连接沟槽41、第2外周沟槽42(第3沟槽)、栅极绝缘膜16、第1外周电极43(第2电极)、连接电极44、第2外周电极45(第3电极)、及第2接触插塞46(接触部)。
[0107]
第1外周沟槽40是贯通第2杂质区域122且到达第3杂质区域123的凹部。第1外周沟槽40以将形成于工作区域64中的晶体管单元14的集合体包围的环状形成。第1外周沟槽40被第2导电膜52(指状电极部522)覆盖。
[0108]
参照图7及图8，第1外周沟槽40以开口宽度w2朝向第1外周沟槽40的深度方向慢慢变窄的锥形形成。第1外周沟槽40的宽度w2大于栅极沟槽15的宽度w1，例如在第1外周沟槽40的开口端处可为0.5μm以上1.0μm以下。另外，第1外周沟槽40的深度d2大于栅极沟槽15的深度d1，例如可为1.0μm以上1.4μm以下。
[0109]
参照图4，第1外周沟槽40包含沿第1方向x延伸的第1直线部401、沿第2方向y延伸的第2直线部402、及连接第1直线部401与第2直线部402的转角部403。转角部403也可为第1直线部401与第2直线部402的交叉部。转角部403具有以向周边区域63的外侧呈凸状的方式弯曲的形状。例如，转角部403可以具有指定曲率半径r(例如为15μm以上50μm以下)的方式弯曲。
[0110]
连接沟槽41是连接栅极沟槽15与第1外周沟槽40的凹部。连接沟槽41跨及工作区域64与周边区域63之间而形成。换言之，连接沟槽41横穿过工作区域64与周边区域63的交界部(例如，如图4所示，第1导电膜51与第2导电膜52之间的间隙区域19)。在该实施方式中，如图4所示，连接沟槽41从形成晶体管单元14的集合体外周的环状外侧栅极沟槽151起分别沿着第1方向x及第2方向y延伸，与第1外周沟槽40的第1直线部401及第2直线部402连接。
[0111]
连接沟槽41包含相互平行的条状的多个连接沟槽41，各连接沟槽41可在第1外周沟槽40的不同位置处连接。例如，参照图5，连接沟槽41可包含：在第1连接部位411处与第1外周沟槽40连接的第1连接沟槽41a、在第2连接部位412处与第1外周沟槽40连接的第2连接沟槽41b、及在第3连接部位413处与第1外周沟槽40连接的第3连接沟槽41c。第1～第3连接部位411～413分别可为第1～第3连接沟槽14a～14c与第1外周沟槽40以t字状交叉而形成的交叉部分。
[0112]
第2外周沟槽42是贯通第2杂质区域122且到达第3杂质区域123的凹部。第2外周沟槽42在比第1外周沟槽40更靠外侧处独立于第1外周沟槽40而形成，以将形成于工作区域64中的晶体管单元14的集合体包围的环状形成。参照图4，第2外周沟槽42形成有多个(例如10个以上)。可使多个第2外周沟槽42中的一些被第2导电膜52(指状电极部522)覆盖，其余形成于比第2导电膜52更靠外侧且包围第2导电膜52。
[0113]
参照图7及图8，第2外周沟槽42以开口宽度w3朝向第2外周沟槽42的深度方向慢慢变窄的锥形形成。第2外周沟槽42的宽度w3大于栅极沟槽15的宽度w1，且小于第1外周沟槽40的宽度w2，例如在第2外周沟槽42的开口端处可为0.23μm以上0.28μm以下。另外，相邻的第2外周沟槽42的间距p3例如为1μm以下。另外，第2外周沟槽42的深度d3小于第1外周沟槽40的深度d2，例如可为0.8μm以上1.2μm以下。
[0114]
参照图7及图8，在周边区域63中，栅极绝缘膜16覆盖第1外周沟槽40的内表面及第2外周沟槽42的内表面，并且覆盖半导体芯片12的第1主面12a。栅极绝缘膜16整体中形成于第1外周沟槽40内表面及第2外周沟槽42内表面的部分也可分别称为第2绝缘膜162及第3绝
缘膜163。即，在该实施方式中，形成于工作区域64中的第1绝缘膜161与形成于周边区域63中的第2绝缘膜162及第3绝缘膜163介隔第1主面12a上的栅极绝缘膜16而一体形成。另外，连接沟槽41的内表面也被栅极绝缘膜16覆盖，但省略了图示。
[0115]
第1外周电极43收容于(嵌入至)第1外周沟槽40中。第1外周电极43可为与栅极电极13相同的材料。即，第1外周电极43是包含多晶硅等的具有导电性的材料。多晶硅的熔点与单晶硅大致相等，因此，通过使用多晶硅作为第1外周电极43，在形成第1外周电极43后的制程中消除了温度对制程的限制。第1外周电极43介隔第2绝缘膜162而与第2杂质区域122对向。如图7及图8所示，第1外周电极43可具有相对于半导体芯片12的第1主面12a向第2主面12b侧凹陷的上表面431。
[0116]
参照图5，连接电极44收容于(嵌入至)连接沟槽41中。连接电极44可为与栅极电极13相同的材料。即，连接电极44是包含多晶硅等的具有导电性的材料。多晶硅的熔点与单晶硅大致相等，因此，通过使用多晶硅作为连接电极44，在形成连接电极44后的制程中消除了温度对制程的限制。连接电极44与第1外周电极43同样地，介隔形成于连接沟槽41内表面的栅极绝缘膜16而与第2杂质区域122对向，但省略了图示。连接电极44与栅极电极13及第1外周电极43一体形成，由此将栅极电极13与第1外周电极43电连接。
[0117]
第2外周电极45收容于(嵌入至)第2外周沟槽42中。第2外周电极45可为与栅极电极13相同的材料。即，第2外周电极45是包含多晶硅等的具有导电性的材料。多晶硅的熔点与单晶硅大致相等，因此，通过使用多晶硅作为第2外周电极45，在形成第2外周电极45后的制程中消除了温度对制程的限制。第2外周电极45介隔第3绝缘膜163而与第2杂质区域122对向。第2外周电极45与栅极电极13及第1外周电极43电分离，在该实施方式中，是电浮动电极。如图7及图8所示，第2外周电极45可具有与半导体芯片12的第1主面12a为同一平面或向第2主面12b侧凹陷的上表面451。
[0118]
层间绝缘膜17以覆盖栅极绝缘膜16、第1外周电极43、连接电极44及第2外周电极45的方式形成。层间绝缘膜17将第1外周电极43、连接电极44及第2外周电极45与第2导电膜52绝缘。
[0119]
在层间绝缘膜17处形成有接触孔47。接触孔47在第1外周沟槽40的深度方向上到达第1外周电极43的中间部。因此，接触孔47的侧面可包含：包含由层间绝缘膜17形成的绝缘区域的第1侧面48(上侧侧面)、包含由第1外周电极43形成的导电区域的第2侧面49(下侧侧面)。另外，在接触孔47的第2侧面49上，可以接触孔47的宽度在第1外周电极43内阶段性地变窄的方式形成阶差50。
[0120]
接触孔47形成于第1外周沟槽40的第1直线部401及第2直线部402。此处，参照图5，对形成于第2直线部402的接触孔47的构造进行说明，但以下的说明也可适用于第1直线部401。
[0121]
接触孔47形成于第2直线部402中避开连接沟槽41的连接部位(在图5中，为第1～第3连接部位411～413)的位置。具体而言，接触孔47形成于彼此相邻的连接部位411～413之间的第1外周沟槽40的部分。在第1～第3连接部位411～413处，第1外周沟槽40的侧面被连接沟槽41替代，因此产生了具有大于第1外周沟槽40的宽度w2的宽度w2'的部分。沟槽的宽度越宽，嵌入电极(例如多晶硅)的嵌入性越低，有可能在嵌入后产生被称为空洞的空腔状缺陷。例如，在图5的例子中，在第1～第3连接部位411～413的中央部附近，第1外周电极43
可能产生缺陷。因此，通过避开第1～第3连接部位411～413来形成接触孔47，能够将第2接触插塞46良好地连接于第1外周电极43。
[0122]
第2接触插塞46介隔第2阻障膜192而嵌入至接触孔47内。第2阻障膜192抑制形成第2接触插塞46的材料扩散至层间绝缘膜17。在该实施方式中，第2接触插塞46可含有w(钨)，第2阻障膜192可包含含有ti的材料(例如，ti的单一层构造、或ti及tin的积层构造)。第2阻障膜192的厚度例如为以上以下。
[0123]
第2阻障膜192中，其一面及另一面顺着接触孔47的内表面及层间绝缘膜17的上表面而形成，与第1外周电极43直接导通。第2接触插塞46经由第2阻障膜192而与第1外周电极43导通。第2接触插塞46具有相对于层间绝缘膜17的上表面向半导体芯片12的第1主面12a侧凹陷的上表面461。
[0124]
第2导电膜52形成于层间绝缘膜17上。第2导电膜52也可基于其电连接对象而称为栅极电极膜。第2导电膜52经由第2接触插塞46、第2阻障膜192、第1外周电极43及连接电极44而与栅极电极13导通。第2导电膜52例如包含含有al的材料，在该实施方式中，包含alcu。
[0125]
如上所述，第2接触插塞46的上表面461相对于层间绝缘膜17的上表面凹陷。因此，在第2导电膜52的上表面，可在第2导电膜52的积层方向上与上表面461对向的位置处形成凹部520。
[0126]
[第1绝缘膜161与第2绝缘膜162的厚度比较]
[0127]
图9是被图3的双点划线ix包围的部分的放大图。图10是被图7的双点划线x包围的部分的放大图。图11是被图8的双点划线xi包围的部分的放大图。此外，在图10中，采用了第1外周沟槽40的第1直线部401及第2直线部402中的第2直线部402的构造，但第1直线部401的构造也与第2直线部402的构造相同。
[0128]
接下来，参照图9～图11，对第1绝缘膜161与第2绝缘膜162的厚度比较进行说明。
[0129]
参照图9，栅极沟槽15具有底部152。底部152例如可为比栅极沟槽15的侧面153的朝向沿着栅极沟槽15的深度方向变化的部分更靠下侧的部分。在该实施方式中，侧面153从栅极沟槽15的深度方向上的指定位置开始弯曲，可将比该弯曲的起始部分更靠下侧称为底部152。因此，底部152可具有向栅极沟槽15的外侧膨胀的弯曲面154。
[0130]
并且，第1绝缘膜161在栅极沟槽15的底部152处具有选择性地比第1绝缘膜161的其它部分薄的第1薄壁部155。在该实施方式中，第1绝缘膜161具有第1薄壁凹部156，该第1薄壁凹部156在栅极沟槽15的底部152处选择性地向靠近栅极沟槽15内表面(在该实施方式中，为弯曲面154)的方向凹陷。第1薄壁部155可为夹在第1薄壁凹部156与栅极沟槽15的内表面(弯曲面154)之间的部分。另一方面，第1绝缘膜161的其它部分例如可为栅极沟槽15的侧面153上的部分157。
[0131]
第1薄壁部155的厚度t1例如可为以上以下。另一方面，第1绝缘膜161的部分157的厚度t1'例如可为以上以下。
[0132]
参照图10，第1外周沟槽40的第2直线部402具有底部172。底部172例如可为比第1外周沟槽40的第2直线部402的侧面173的朝向沿着第1外周沟槽40的第2直线部402的深度方向变化的部分更靠下侧的部分。在该实施方式中，侧面173从第1外周沟槽40的第2直线部402的深度方向上的指定位置开始弯曲，可将比该弯曲的起始部分更靠下侧称为底部172。因此，底部172可具有向第1外周沟槽40的第2直线部402的外侧膨胀的弯曲面174。
[0133]
并且，第2绝缘膜162在第1外周沟槽40的第2直线部402的底部172处具有选择性地比第2绝缘膜162的其它部分薄的第2薄壁部175。在该实施方式中，第2绝缘膜162具有第2薄壁凹部176，该第2薄壁凹部176在第1外周沟槽40的第2直线部402的底部172处选择性地向靠近第1外周沟槽40的第2直线部402的内表面(在该实施方式中，为弯曲面174)的方向凹陷。第2薄壁部175可为夹在第2薄壁凹部176与第1外周沟槽40的第2直线部402的内表面(弯曲面174)之间的部分。另一方面，第2绝缘膜162的其它部分例如可为第1外周沟槽40的第2直线部402的侧面173上的部分177。
[0134]
第2薄壁部175的厚度t2大于第1薄壁部155的厚度t1，例如可为以上以上以下。另一方面，第2绝缘膜162的部分177的厚度t2'例如可为以上以下。
[0135]
参照图11，第1外周沟槽40的转角部403具有底部182。底部182例如可为比第1外周沟槽40的转角部403的侧面183的朝向沿着第1外周沟槽40的转角部403的深度方向变化的部分更靠下侧的部分。在该实施方式中，侧面183从第1外周沟槽40的转角部403的深度方向上的指定位置开始弯曲，可将比该弯曲的起始部分更靠下侧称为底部182。因此，底部182可具有向第1外周沟槽40的转角部403的外侧膨胀的弯曲面184。
[0136]
并且，第2绝缘膜162在第1外周沟槽40的转角部403的底部182处具有选择性地比第2绝缘膜162的其它部分薄的第3薄壁部185。在该实施方式中，第2绝缘膜162具有第3薄壁凹部186，该第3薄壁凹部186在第1外周沟槽40的转角部403的底部182处选择性地向靠近第1外周沟槽40的转角部403的内表面(在该实施方式中，为弯曲面184)的方向凹陷。第3薄壁部185可为夹在第3薄壁凹部186与第1外周沟槽40的转角部403的内表面(弯曲面184)之间的部分。另一方面，第2绝缘膜162的其它部分例如可为第1外周沟槽40的转角部403的侧面183上的部分187。
[0137]
第3薄壁部185的厚度t3大于第1薄壁部155的厚度t1，且小于第2薄壁部175的厚度t2，例如可为以上以下。另一方面，第2绝缘膜162的部分187的厚度t3'例如可为以上以下。
[0138]
[半导体元件3的制造方法]
[0139]
图12a～图20a、图12b～图20b及图12c～图20c是按步骤顺序表示半导体元件3的一部分制造步骤的图。图21a～图21c分别是表示形成第1～第3薄壁部155、175、185的相关步骤的图。图12a～图20a是与图3对应的部分的纵剖视图。图12b～图20b是与图7对应的部分的纵剖视图。图12c～图20c是与图8对应的部分的纵剖视图。此外，在图12a～图20a、图12b～图20b及图12c～图20c中，仅示出了图3、图7及图8所示的参照符号中描述半导体元件3的制造步骤所需的构成的参照符号，省略其它参照符号。
[0140]
参照图12a～图12c，制造半导体装置1时，首先，准备半导体晶圆(未图示)。接下来，在该半导体晶圆上形成p型外延层60。外延层的第1主面及其相反侧的第2主面可分别与第1主面12a及第2主面12b对应。接下来，向外延层60的第1主面12a的表层部选择性地注入p型杂质及n型杂质，而形成p型第1杂质区域121及n型第2杂质区域122。另外，在外延层60的剩余区域中形成p型第3杂质区域123。由此，形成包含外延层60的半导体芯片12。
[0141]
接下来，参照图13a～图13c，形成栅极沟槽15、第1外周沟槽40、连接沟槽41(未图示)及第2外周沟槽42。例如，在半导体芯片12的第1主面12a上形成光阻剂(未图示)，经由该
光阻剂进行蚀刻，而选择性地形成栅极沟槽15、第1外周沟槽40、连接沟槽41(未图示)及第2外周沟槽42。
[0142]
接下来，参照图14a～图14c，例如通过热氧化法等热处理，而使半导体芯片12的第1主面12a、栅极沟槽15的内表面、第1外周沟槽40的内表面、连接沟槽41的内表面(未图示)及第2外周沟槽42的内表面氧化。由此，在第1主面12a、栅极沟槽15的内表面、第1外周沟槽40的内表面、连接沟槽41的内表面(未图示)及第2外周沟槽42的内表面形成栅极绝缘膜16。
[0143]
此处，参照图21a～图21c，对栅极绝缘膜16的热氧化更详细地进行说明。
[0144]
首先，参照图21a，在栅极沟槽15的底部152处，氧化膜从面向弯曲面154上方的部分及面向侧方的部分的两个方向生长，因此，在从该两个方向生长的膜的连接部处，向外侧(朝向栅极沟槽15内表面的方向)挤出的力(箭头a)起作用。因此，在第1绝缘膜161上选择性地形成第1薄壁凹部156，并且在第1薄壁凹部156的位置处形成第1薄壁部155。根据同样的原理，在第1外周沟槽40的第2直线部402及转角部403处，也在箭头b及c的作用下形成第2薄壁部175及第3薄壁部185。
[0145]
在同一第1外周沟槽40中产生的第2薄壁部175的厚度t2与第3薄壁部185的厚度t3的差是由于面方位在第2直线部402的弯曲面174与转角部403的弯曲面184之间不同。即，形成有相对较厚的第2薄壁部175的弯曲面174具有氧化膜生长速度比弯曲面184快的面方位。其原因在于，弯曲面184形成在相对于分别沿第1方向x及第2方向y延伸的第1直线部401及第2直线部402弯曲的转角部403。
[0146]
同样地，弯曲面184具有也与栅极沟槽15的弯曲面154的面方位不同的面方位。由此，不仅因为栅极沟槽15的宽度w1与第1外周沟槽40的宽度w2的差而产生氧化膜生长速度的差，而且在弯曲面184上，因为与弯曲面154的面方位的差而形成比第1薄壁部155厚的第3薄壁部185。
[0147]
另外，在该实施方式中，第1外周沟槽40的宽度w2比栅极沟槽15的宽度w1大。因此，在利用同一步骤形成栅极绝缘膜16的第1绝缘膜161及第2绝缘膜162的情况下，能够使栅极绝缘膜16形成用的材料气体广泛地遍及比栅极沟槽15更靠第1外周沟槽40的内部。由此，以比针对栅极沟槽15内表面的第1绝缘膜161的成膜速度(第1成膜速度)更快的成膜速度(第2成膜速度)形成第2绝缘膜162。结果能够使第2薄壁部175的厚度t2及第3薄壁部185的厚度t3大于第1薄壁部155的厚度t1。
[0148]
接下来，参照图15a～图15c，形成栅极电极13、第1外周电极43、连接电极44(未图示)及第2外周电极45。例如利用cvd(chemical vapor deposition，化学气相沉积)法，在栅极绝缘膜16上形成多晶硅膜。其后，通过蚀刻等去除多晶硅膜的不需要的部分，藉此形成栅极电极13、第1外周电极43、连接电极44(未图示)及第2外周电极45。
[0149]
接下来，参照图16a～图16c，例如利用cvd法，以覆盖栅极绝缘膜16、栅极电极13、第1外周电极43、连接电极44(未图示)及第2外周电极45的方式在第1主面12a上形成层间绝缘膜17。
[0150]
接下来，参照图17a～17c，对层间绝缘膜17、栅极绝缘膜16、第1杂质区域121、第2杂质区域122及第1外周电极43部分地进行蚀刻，由此形成源极沟槽18及接触孔47。
[0151]
接下来，参照图18a～图18c，形成阻障材料膜300。例如使用溅镀法等沉积电极材料，藉此形成阻障材料膜300。阻障材料膜300例如包含含有ti的材料。作为阻障材料膜300，
可首先通过溅镀法形成ti膜，在ti膜上，通过溅镀法形成tin膜，由此制成ti膜与tin膜的积层构造。阻障材料膜300以与源极沟槽18的内表面、接触孔47的内表面及层间绝缘膜17的上表面相接的方式在它们之间连续形成。
[0152]
接下来，参照图19a～图19c，在源极沟槽18内形成第1接触插塞11，在接触孔47内形成第2接触插塞46。例如使用cvd法等在阻障材料膜300上沉积电极材料。其后，通过蚀刻等去除该电极材料的不需要的部分，由此，残留于源极沟槽18内的电极材料形成为第1接触插塞11，残留于接触孔47内的电极材料形成为第2接触插塞46。第1接触插塞11及第2接触插塞46例如包含含有w的材料。
[0153]
接下来，参照图20a～图20c，形成导电材料膜301。例如使用溅镀法等在阻障材料膜300上沉积电极材料，由此形成导电材料膜301。导电材料膜301例如可包含alcu。接下来，选择性地对导电材料膜301及阻障材料膜300进行蚀刻，而将这些膜300、301分成多个区域。由此，形成导电膜5的第1导电膜51及第2导电膜52。另外，形成第1阻障膜191及第2阻障膜192。其后，以覆盖导电膜5的方式沉积绝缘材料，选择性地对该绝缘材料进行蚀刻，由此形成绝缘膜6(未图示)。
[0154]
接下来，通过蒸镀法、溅镀法、镀覆法等在半导体晶圆的背面形成漏极电极层(未图示)后，从半导体晶圆切出多个半导体元件3。经过包括上述制程的步骤来制造半导体元件3。
[0155]
以上，根据该实施方式，第1外周沟槽40的宽度w2大于栅极沟槽15的宽度w1。因此，在利用同一步骤形成栅极绝缘膜16的第1绝缘膜161及第2绝缘膜162的情况下(参照图14a～图14c)，能够使栅极绝缘膜16形成用的材料气体广泛地遍及比栅极沟槽15更靠第1外周沟槽40的内部。由此，以比针对栅极沟槽15内表面的第1绝缘膜161的成膜速度(第1成膜速度)更快的成膜速度(第2成膜速度)形成第2绝缘膜162。
[0156]
其结果为，例如，在通过供给材料气体而使第1绝缘膜161的膜厚(例如，与通道区域124对向的部分的膜厚)达到基于目标导通特性等而预先决定的设计膜厚的阶段中，能够使第2绝缘膜162的第3薄壁部185形成得相对较厚。例如，结果能够使第2绝缘膜162的第3薄壁部185比第1绝缘膜161的第1薄壁部155厚。
[0157]
由此，在半导体芯片12中电场相对容易集中的第1外周沟槽40的转角部403中，能够提高第2绝缘膜162(第3薄壁部185)的耐绝缘破坏性。另一方面，以比第2绝缘膜162慢的成膜速度形成第1绝缘膜161，而非使第1绝缘膜161及第2绝缘膜162一律较厚，因此，能够将第1绝缘膜161的膜厚保持为设计膜厚。结果能够防止伴随着第3薄壁部185的厚膜化而导致元件的导通电阻上升。即，根据半导体装置1，能够防止元件的导通特性降低，同时提高针对绝缘破坏的可靠性。
[0158]
图22是表示栅极绝缘膜16的目标值与栅极绝缘膜16的薄壁部155、185的关系的图。
[0159]
在图22中，所谓横轴的栅极绝缘膜16的目标值，是基于目标导通特性等而预先决定的栅极绝缘膜16(第1绝缘膜161)的与通道区域124对向的部分的目标膜厚。另一方面，所谓纵轴的栅极绝缘膜16的最薄部的膜厚，在第1绝缘膜161及第2绝缘膜162中，是膜厚最小部位的膜厚的实测值。在图22中，作为最薄部的一例，示出了与所述第1薄壁部155及第3薄壁部185对应的部分的膜厚。
[0160]
在该例中，将栅极沟槽15的宽度w1设为0.24μm，将第1外周沟槽40的宽度w2设为0.8μm，通过热氧化而在这些沟槽15、40的内表面上形成氧化硅膜，从而比较最薄部的膜厚。结果可知，无论栅极绝缘膜16的目标值为何值，第3薄壁部185都比第1薄壁部155厚。
[0161]
图23是表示栅极绝缘膜16(第3薄壁部185)的膜厚变化与导通电阻变化的关系的图。
[0162]
在图23中，横轴的沟槽掩模尺寸表示形成第1外周沟槽40时所使用的掩模的开口尺寸，大致与第1外周沟槽40的宽度w2一致。另一方面，左侧纵轴的最薄部的膜厚在第2绝缘膜162中是膜厚最小部位的膜厚，表示与第3薄壁部185对应的部分的膜厚。此处，将沟槽掩模尺寸为0.25μm时的第3薄壁部185的膜厚设为100，关于其它掩模尺寸时的膜厚，以相对于掩模尺寸＝0.25μm时的比表示。另外，右侧纵轴的导通电阻表示半导体元件3导通时的导通电阻(v
gs
＝10v)。此处，将沟槽掩模尺寸为0.25μm时的导通电阻设为100，关于其它掩模尺寸时的导通电阻，以相对于掩模尺寸＝0.25μm时的比表示。
[0163]
在该例中，将栅极沟槽15的宽度w1设为0.24μm，将第1外周沟槽40的宽度w2(掩模尺寸)作为变量，通过热氧化而在这些沟槽15、40的内表面上形成氧化硅膜。然后，验证伴随着第1外周沟槽40的宽度w2的变化，第3薄壁部185的膜厚及导通电阻如何变化。结果可知，伴随着掩模尺寸(第1外周沟槽40的宽度w2)的增加，第3薄壁部185的膜厚增加。具体而言，可知第3薄壁部185的膜厚在掩模尺寸＝0.6μm附近处取最大值(与掩模尺寸＝0.25μm时相比膜厚大约增加20％)，即便设为掩模尺寸＞0.6μm，也大致固定。另一方面，可知即便增加掩模尺寸，导通电阻也大致固定(未上升)。
[0164]
以上，已对本发明的一实施方式进行了说明，但本发明也可以其它方式实施。
[0165]
例如，在上述实施方式中，仅形成有1个第1外周沟槽40，但如图24所示，也可形成多个(在图24中，为2个)第1外周沟槽40。另外，在此情况下，如图25所示，多个第1外周沟槽40的宽度可彼此不同。例如，多个第1外周沟槽40可包含具有宽度w2的第1沟槽404、及具有小于宽度w2的宽度w4的第2沟槽405。
[0166]
另外，例如也可采用半导体装置1的各半导体部分的导电型经反转的构成。例如，在半导体装置1中，可使p型部分为n型，n型部分为p型。
[0167]
另外，在上述实施方式中，作为半导体装置1的元件构造的一例，采用了misfet(metalinsulationsemiconductorfieldeffecttransistor，金属绝缘半导体场效应晶体管)，但半导体装置1的元件构造例如也可为igbt(insulatedgatebipolartransistor，绝缘栅双极晶体管)等。
[0168]
除此以外，可在权利要求书中记载的事项的范围内实施各种设计变更。
[0169]
[符号的说明]
[0170]
1半导体装置
[0171]
2引线框架
[0172]
3半导体元件
[0173]
4封装
[0174]
5导电膜
[0175]
6绝缘膜
[0176]
7第1焊垫
[0177]
8第1线
[0178]
9第2焊垫
[0179]
10第2线
[0180]
11第1接触插塞
[0181]
12半导体芯片
[0182]
12a(半导体芯片)第1主面
[0183]
12b(半导体芯片)第2主面
[0184]
13栅极电极
[0185]
14晶体管单元
[0186]
14a第3连接沟槽
[0187]
14b第3连接沟槽
[0188]
14c第3连接沟槽
[0189]
15栅极沟槽
[0190]
16栅极绝缘膜
[0191]
17层间绝缘膜
[0192]
18源极沟槽
[0193]
19间隙区域
[0194]
21晶片座部
[0195]
22第1引线部
[0196]
23第2引线部
[0197]
24第3引线部
[0198]
31a(半导体元件)第1边
[0199]
31b(半导体元件)第1边
[0200]
32a(半导体元件)第2边
[0201]
32b(半导体元件)第2边
[0202]
40第1外周沟槽
[0203]
41连接沟槽
[0204]
41a第1连接沟槽
[0205]
41b第2连接沟槽
[0206]
41c第3连接沟槽
[0207]
42第2外周沟槽
[0208]
43第1外周电极
[0209]
44连接电极
[0210]
45第2外周电极
[0211]
46第2接触插塞
[0212]
47接触孔
[0213]
48(接触孔)第1侧面
[0214]
49(接触孔)第2侧面
[0215]
50(接触孔)阶差
[0216]
51第1导电膜
[0217]
52第2导电膜
[0218]
60外延层
[0219]
61间隙区域
[0220]
63周边区域
[0221]
64工作区域
[0222]
81长线
[0223]
82短线
[0224]
111(第1接触插塞)上表面
[0225]
121第1杂质区域
[0226]
122第2杂质区域
[0227]
123第3杂质区域
[0228]
124通道区域
[0229]
131(栅极电极)上表面
[0230]
151外侧栅极沟槽
[0231]
152(栅极沟槽)底部
[0232]
153(栅极沟槽)侧面
[0233]
154(栅极沟槽)弯曲面
[0234]
155(第1绝缘膜)第1薄壁部
[0235]
156(第1绝缘膜)第1薄壁凹部
[0236]
157(第1绝缘膜)其它部分
[0237]
161第1绝缘膜
[0238]
162第2绝缘膜
[0239]
163第3绝缘膜
[0240]
172(第1外周沟槽)底部
[0241]
173(第1外周沟槽)侧面
[0242]
174(第1外周沟槽)弯曲面
[0243]
175(第2绝缘膜)第2薄壁部
[0244]
176(第2绝缘膜)第2薄壁凹部
[0245]
177(第2绝缘膜)其它部分
[0246]
182(第1外周沟槽)底部
[0247]
183(第1外周沟槽)侧面
[0248]
184(第1外周沟槽)弯曲面
[0249]
185(第2绝缘膜)第3薄壁部
[0250]
186(第2绝缘膜)第3薄壁凹部
[0251]
187(第2绝缘膜)其它部分
[0252]
191第1阻障膜
[0253]
192第2阻障膜
[0254]
211a(晶片座部)第1边
[0255]
211b(晶片座部)第1边
[0256]
212a(晶片座部)第2边
[0257]
212b(晶片座部)第2边
[0258]
221第1焊垫部
[0259]
222第1引线
[0260]
231第2焊垫部
[0261]
232第2引线
[0262]
300阻障材料膜
[0263]
301导电材料膜
[0264]
401(第1外周沟槽)第1直线部
[0265]
402(第1外周沟槽)第2直线部
[0266]
403(第1外周沟槽)转角部
[0267]
404第1沟槽
[0268]
405第2沟槽
[0269]
411第1连接部位
[0270]
412第2连接部位
[0271]
413第3连接部位
[0272]
431(第1外周电极)上表面
[0273]
451(第2外周电极)上表面
[0274]
461(第2接触插塞)上表面
[0275]
511(第1导电膜)凹部
[0276]
520(第2导电膜)凹部
[0277]
521焊垫电极部
[0278]
522指状电极部
[0279]
811键合部
[0280]
821键合部。