一种比特单元和数据解析单元的制作方法

1.本实用新型涉及半导体技术领域，特别是涉及一种比特单元和数据解析单元。


背景技术：

2.在任何新的工艺上，开发存储器的比特单元是最前期也是最重要的工作之一，只有这样才能使得此工艺具有数据存储的能力。在各种不同比特单元中，高密度比特单元是最重要的，比如在高度集成的芯片中，占了整个芯片面积的30％～60％左右的高密度比特单元可以直接影响芯片的性能。
3.目前，现有技术中有一种比特单元，在实际运行过程中，其自身存在较高的漏电流，从而对自身的运行造成影响。


技术实现要素：

4.有鉴于此，本实用新型提供了一种比特单元和数据解析单元，以减少在实际运行过程中，比特单元自身漏电流对自身运行所造成的影响。
5.为实现上述目的，本实用新型实施例提供如下技术方案：
6.本技术一方面提供一种比特单元，包括：第一开关模块和两个反向器；其中：
7.两个所述反向器首尾相连，组成闩锁结构，所述闩锁结构通过所述第一开关模块分别与第一位线和第一反位线相连；所述第一开关模块受控于第一字线；
8.所述反向器和所述第一开关模块均包括mos管，至少一个mos管为fdsoi-mos管。
9.可选的，所述fdsoi-mos管，还设置有：体偏压连接极；所述体偏压连接极与电压产生器相连。
10.可选的，所述体偏压连接极接收到正电压或负电压，以形成正向偏压或者反向偏压。
11.可选的，所述第一开关模块，包括：包括：第一mos管和第二mos管；其中：
12.所述第一mos管和所述第二mos管均为nmos管；
13.所述第一mos管的栅极与所述第一字线相连，所述第一mos管的源极与所述闩锁结构的任一连接点相连，所述第一mos管的漏极与所述第一位线相连；
14.所述第二mos管的栅极与所述第一字线相连，所述第二mos管的源极与所述闩锁结构的另一连接点相连，所述第二mos管的漏极与所述第一反位线相连。
15.可选的，还包括：第二开关模块；其中：
16.所述闩锁结构通过所述第二开关模块与数据传输线相连；
17.所述第二开关模块受控于第二字线。
18.可选的，若所述数据传输线包括第二位线，则所述第二开关模块包括：第三mos管和第四mos管；其中：
19.所述第三mos管和所述第四mos管均为nmos管；
20.所述第三mos管的栅极与所述第二字线相连，所述第三mos管的漏极与所述第二位
线相连，所述第三mos管的源极与所述第四mos管的漏极相连，所述第四mos管的栅极与所述闩锁结构的任一连接点相连，所述第四mos管的源极与公共地相连。
21.可选的，若所述数据传输线包括第二位线和第二反位线，则所述第二开关模块包括：第五mos管、第六mos管、第七mos管和第八mos管；其中
22.所述第五mos管、所述第六mos管、所述第七mos管和所述第八mos管均为nmos管；
23.所述第五mos管的栅极与所述第二字线相连，所述第五mos管的漏极与所述第二位线相连，所述第五mos管的源极与所述第六mos管的漏极相连，所述第六mos管的栅极与所述闩锁结构的任一连接点相连，所述第六mos管的源极与公共地相连；
24.所述第七mos管的栅极与所述第二字线相连，所述第七mos管的漏极与所述第二反位线相连，所述第七mos管的源极与第八mos管的漏极相连，所述第八mos管的栅极与所述闩锁结构的另一连接点相连，所述第八mos管的源极与公共地相连。
25.可选的，所述反向器，包括：第九mos管和第十mos管；其中：
26.所述第九mos管为pmos管，所述第十mos管为nmos管；
27.所述第九mos管和所述第十mos管共栅极连接，连接点作为所述反向器的输入端；
28.所述第九mos管和所述第十mos管共漏极连接，连接点作为所述反向器的输出端；
29.所述第九mos管的源极与工作电源相连，所述第十mos管的源极与公共地相连。
30.本技术另一方面提供一种数据解析单元，，包括：数据解析模块和如本技术上一方面任一项所述的比特单元；其中：
31.当所述比特单元仅包括第一开关模块时，所述数据解析模块的两个输入端分别与所述比特单元的第一位线和第一反位线相连；
32.当所述比特单元还包括第二开关模块时，若所述第二开关模块包括两个mos，则所述数据解析模块的一个输入端接收基准电压、另一个输入端与第二位线相连；
33.当所述比特单元还包括第二开关模块时，若所述第二开关模块包括四个mos管，则所述数据解析模块的两个输入端分别与所述第二位线、第二反位线相连；
34.所述数据解析模块的输出端输出所述比特单元的保存数据；所述保存数据是所述数据解析模块对相应位线的电压进行解析得到的。
35.可选的，所述数据解析模块为感测放大器；其中：
36.所述感测放大器的两个输入端作为所述数据解析模块的两个输入端、输出端作为所述数据解析模块的输出端。
37.由上述技术方案可知，本实用新型提供了一种比特单元，包括：第一开关模块和两个反向器。在该比特单元中，两个反向器首尾相连构成闩锁结构、闩锁结构通过第一开关模块分别与第一位线和第一反位线相连，并且第一开关模块受控于第一字线，从而可以实现数据的写入和读取；另外，由于反向器和第一开关模块均包括mos管，并且有至少一个mos管为fdsoi-mos管，所以使得该比特单元在实际运行过程中的漏电流得到减少，从而降低了漏电流对自身运行造成的影响；还有，采用fdsoi-mos管后，由于fdsoi-mos管具有极小的阈值电压的变化性，即具有更好的阈值电压的均匀性，进而有利于与该比特单元相对应的数字集成电路的时序收敛。
附图说明
38.为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
39.图1为本技术实施例提供的比特单元的结构示意图；
40.图2为体硅mos管的内部结构示意图；
41.图3为fdsoi-mos管的内部结构示意图；
42.图4为fdsoi-mos管的另一种内部结构示意图；
43.图5为本技术实施例提供的6t比特单元的结构示意图；
44.图6为本技术实施例提供的比特单元的另一种结构示意图；
45.图7为本技术实施例提供的8t比特单元的结构示意图；
46.图8为本技术实施例提供的10t比特单元的结构示意图；
47.图9-图11分别为本技术实施例提供的数据解析单元的三种结构示意图。
具体实施方式
48.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
49.在本技术中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
50.为了减少在实际运行过程中，比特单元自身漏电流对自身运行所造成的影响，本技术实施例提供一种比特单元，如图1中的点划线框所示，具体包括：第一开关模块01和两个反向器02。
51.两个反向器02首尾相连，构成闩锁结构，即互相输出互相输入的关系，所以即使在没有外界输入的情况下，原先的数据，比如0或1，也可以一直保持，即可用于保存数据。
52.该闩锁结构通过第一开关模块01分别与第一位线blt1和第一反位线blc1相连，第一开关模块01的控制端与第一字线wl1相连。
53.当写入新数据时，将第一字线wl1置为高电平，第一开关模块01导通；在第一开关模块01导通后，将新数据放在第一位线blt1和第一反位线blc1上，即将第一位线blt1和第一反位线blc1分别置为低电平和高电平，比如，若新数据为1，则第一位线blt1被置为高电平、第一反位线blc1被置为低电平，如此便可将新数据储存于闩锁结构中。
54.当读取储存数据时，将第一位线blt1和第一反位线blc1充电到高电平，然后释放
使第一位线blt1和第一反位线blc1均处于浮接或者微弱上拉状态；之后，将第一字线wl1置为高电平，使闩锁结构的两个连接点的电位分别与第一位线blt1和第一反位线blc1的电位中和，最后通过判断第一位线blt1和第一反位线blc1之间的电位关系即可实现对储存数据的读取。
55.由上述可知，在写入新数据和读取存储数据的过程中，是否写入或者读取均由第一字线wl1控制，即此时第一字线wl1为读写字线；并且，在此过程中，写入或读取数据均是通过第一位线blt1和第一反位线blc1，即第一位线blt1和第一反位线blc1分别为读写位线和读写反位线；因此，在此实施方式中，比特单元的读、写通道相同。
56.另外，反向器02和第一开关模块01均包括mos管，在现有技术中，反向器02和第一开关模块01中的全部mos管均为体硅mos管，体硅mos管的内部结构如图2所示(图中仅以nmos管为例进行展示)：
57.若在栅极g和源极s之间施加正向电压vgs，即vgs＞0，则会在栅极g与p型硅衬底之间的sio2绝缘层中，产生一个由栅极g指向p型硅衬底的电场；但是由于sio2绝缘层的绝缘效果，所以在栅极g施加的正向电压vgs无法形成电流，因此便会在sio2绝缘层两边形成一个电容，即vgs等效为电容充电，与此同时也会形成一个电场；随着正向电压vgs逐渐升高，受栅极g正向电压vgs的吸引，在这个电容的另一边会聚集大量的电子，从而形成一个从漏极d到源极s的n型电沟道；当栅极g正向电压vgs大于nmos管的开启电压时，n沟道开始导通，形成漏极电流。
58.而在本技术中，反向器02和开关模块01中的mos管，至少一个为fdsoi-mos管，fdsoi-mos管的内部结构如图3所示(图中仅以nmos管为例进行展示)：
59.对比图3和图2可知，fdsoi-mos管相较于体硅mos管而言，多设置有一层超薄埋入氧化层10，从而使得fdsoi-mos管的漏电大幅减少，即fdsoi-mos管输出的电平值更加稳定；此外，fdsoi-mos管的源极s与漏极d之间的沟道没有任何掺杂，即沟道是全耗尽区，所以在这种情况下，fdsoi-mos管相较于体硅mos晶体管具有极小的阈值电压的变化性，即具有更好的阈值电压的均匀性。
60.因此，本技术提供的比特单元使得自身在实际运行过程中的漏电流得到减少，进而降低了漏电流对自身运行造成的影响。并且，由于fdsoi-mos具有更好的阈值电压的均匀性，所以有利于与该比特单元相对应的数字集成电路的时序收敛。
61.另外，可参见图4，fdsoi-mos管还设置有体偏压连接极vb，其与电压产生器相连；具体而言，体偏压连接极vb可以与正电压或者负电压相连，以形成fbb(forward body bias，正向偏压)和rbb(reverse body bias，反向偏压)；当fdsoi-mos管为nmos管时，若体偏压连接极vb接收正电压，则形成正向偏压，若体偏压连接极vb接收负电压，则形成反向偏压；当fdsoi-mos管为pmos管时，若体偏压连接极vb接收负电压，则形成正向偏压，若体偏压连接极vb接收正电压，则形成反向偏压。
62.并且，fdsoi-mos管可以依照使用情况，动态调整体偏压，即：运用fbb可以实现自身开关速度的加速，运用rbb可以减少自身的漏电流；由此可推出，采用fdsoi-mos管的比特单元也同样具有上述优点，此处不再赘述。
63.需要说明的是，比特单元包括的fdsoi-mos管的个数越多，越能体现出fdsoi-mos管的优势，此处不对比特单元中fdsoi-mos管的个数进行限定，可视具体情况而定，均在本
申请的保护范围内。
64.在本技术的一种具体实施方式中，反向器02的具体结构如图5、图7-图11所示，包括：第九mos管t9和第十mos管t10；其中，第九mos管t9为pmos管，第十mos管t10为nmos管，第九mos管t9和第十mos管t10共栅极连接，连接点作为相应反向器02的输入端；第九mos管t9和第十mos管t10共漏极连接，连接点作为相应反向器02的输出端；第九mos管t9的源极与工作电源vdd相连，第十mos管t10的源极与公共地vss相连。
65.上述仅为反向器的一种具体结构，在实际应用中，包括但不限定于此实施方式，此处不做具体限定，可视具体情况而定，均在本技术的保护范围内。
66.本技术另一实施例提供第一开关模块01的一种具体实施方式，其具体结构如图5所示，包括：第一mos管t1和第二mos管t2。
67.在第一开关模块01的此实施方式中，第一mos管t1的栅极与第一字线wl1相连，第一mos管t1的源极与闩锁结构的任一连接点相连，第一mos管t1的漏极与第一位线blt1相连；第二mos管t2的栅极与第一字线wl1相连，第二mos管t2的源极与闩锁结构的另一连接点相连，第二mos管t2的漏极与第一反位线blc1相连。
68.其中，第一mos管t1和第二mos管t2均为nmos管；在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本技术的保护范围内。
69.上述仅为数据读写模块的一种实施方式，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本技术的保护范围内。
70.在第一开关模块01采用上述实施方式的比特单元中，两个反向器02共包括四个mos管，第一开关模块01包括两个mos管，一共包括六个mos管，因此，该比特单元也被称作6t比特单元。
71.在该6t比特单元中，六个mos管均为fdsoi-mos管，其中，图5中第一mos管t1、第二mos管t2、第九mos管t9和第十mos管t10中的vb为fdsoi-mos管的体偏压连接极。
72.此6t比特单元的写入过程为：
73.第一字线wl1被选中，即第一字线wl1被置为高电平，从而使得第一mos管t1和第二mos管t2导通；在第一mos管t1和第二mos管t2导通后，通过将新数据，比如0或1，放在第一位线blt1和第一反位线blc1上，即将第一位线blt1置为低电平或高电平、将第一反位线blc1置为与其相反的电平，即可通过第一mos管t1和第二mos管t2将新数据导入两个反向器02所构成的闩锁结构中，进而实现储存新数据的目的。
74.此6t比特单元的读取过程为：
75.在第一mos管t1和第二mos管t2导通前，先将第一位线blt1和第一反位线blc1充电到高电平，然后释放第一位线blt1和第一反位线blc1，使第一位线blt1和第一反位线blc1均处于浮接或者微弱上拉状态；此时，通过第一字线wl1控制第一mos管t1和第二mos管t2导通，若原来存储在闩锁结构中的数据为1，即闩锁结构与第一mos管t1的连接点为高电平、与第二mos管t2的连接点为低电平，则第一位线blt1仍保持高电平，而第一反位线blc1上的部分电荷会经由第二mos管t2释放，从而导致第一反位线blc1的电位下降，介于高电平和低电平之间，通常此时第一反位线blc1的电位一般都会高于高低电平之差的一半，但是不会等于低电平，因此，当判断出第一位线blt1的电位大于第一反位线blc1的电位，便可知存储在闩锁结构中的数据为1；若原来存储的闩锁结构中的数据为0，与上述过程相反，参照上述过
程即可推出，此处不再一一赘述。
76.由于在该6t比特单元中，反向器02中的两个mos管分别与工作电源vdd和公共地vss相连，所以其高电平等于工作电源vdd的电压值，低电平等于公共地vss的电压值，因此，高低电平之差的一半即为该6t比特单元的额定电压的一半。
77.需要说明的是，在该6t单元中，mos管均为fdsoi-mos管，从而可以降低自身在运行过程中的漏电流，进而也可以降低漏电流对自身运行造成的影响；并且，由于fdsoi-mos管具有更好的阈值电压的均匀性，所以有利于与该6t比特单元相对应的数字集成电路的时序收敛；另外，fdsoi-mos管具有体偏压连接极vb，该体偏压连接极vb可以依照n型与p型mos管的不同，与公共地vss或者工作电源vdd相连，如此该6t比特单元还可以动态调整各mos管的体偏压，即可以有效加速运行速度或者降低漏电流。
78.本技术另一实施例提供比特单元的另一种实施方式，可参见图6中的点划线框，在上述实施方式的基础上，还包括：第二开关模块03。
79.在比特单元的此实施方式中，闩锁结构通过第二开关模块03与数据传输线04相连，第二开关模块03受控于第二字线wl2。
80.当写入新数据时，与上述实施方式的过程相同，可参考在上述实施方式中的说明，此处不再赘述。
81.当读取储存数据时，将第二字线wl2置为高电平，通过数据传输线04的电位即可实现对储存数据的读取。
82.由上述可知，在写入新数据的过程中，是否写入由第一字线wl1控制，即此时第一字线wl1为写字线，在读取储存数据的过程中，是否读取由第二字线wl2控制，即此时第二字线wl2为读字线；并且，写入数据是通过第一位线blt1和第一反位线blc1，而读取数据是通过数据传输线04；因此，在此实施方式中，，比特单元的读写通道不相同。
83.需要说明的是，与上述实施方式相比，此实施方式可以实现数据读取和数据写入的同时进行，从而使得比特单元对数据的处理速度加快，即硅片速度加快，从而可以适用于更复杂数据调用场景，进而也可以带来巨大的经济利益，并有利于时长推广。
84.本技术另一实施例提供第二开关模块03的一种实施方式，适用于数据传输线04为第二位线blt2的情况，其具体结构如图7所示，具体包括：第三mos管t3和第四mos管t4。
85.在第二开关模块03的此实施方式中，第三mos管t3的栅极与第二字线wl2相连，第三mos管t3的漏极与第二位线blt2相连，第三mos管t3的源极与第四mos管t4的漏极相连，第四mos管t4的栅极与闩锁结构的任一连接点相连，第四mos管t4的源极与公共地vss相连。
86.其中，第三mos管t3和第四mos管t4为nmos管，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本技术的保护范围内。
87.上述仅为第二开关模块03的一种实施方式，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本技术的保护范围内。
88.在第二开关模块03采用上述实施方式的比特单元中，两个反向器02共包括四个mos管，第一开关模块01包括两个mos管，第二开关模块03包括两个mos管，一共包括八个mos管，因此，该比特单元也被称为8t比特单元。
89.如图7所示，在此8t比特单元中，八个mos管均为fdsoi-mos管，其中，图7中的第三mos管t3和第四mos管t4中的vb也为fdsoi-mos管的体偏压连接极。
90.此8t比特单元的写入过程与6t比特单元的写入过程相同，可参考上述说明，此处不再赘述。
91.此8t比特单元的读取过程为：
92.第二字线wl2被选中，即第二字线wl2被置为高电平，若原来存储在闩锁结构中的数据为1，即闩锁结构与第四mos管t4的连接点电位为高电平，则第四mos管t4导通；在第四mos管t4导通后，第三mos管t3的源极与公共地vss相连，即第三mos管t3的源极电位被拉低至低电平，从而第二字线wl2的高电平使得第三mos管t3导通，即第三mos管t3的漏极电位被拉低至低电平，也即第二位线blt2为低电平，因此，当判断出第二位线blt2的电平为低电平，便可知存储在闩锁结构中的数据为1。
93.若原来存储在闩锁结构中的数据为0，则第四mos管t4关断，从而第三mos管t3的源极处于断路状态；不过此时第二字线wl2的高电平会将第三mos管t3的漏极电位拉高，即此时第三mos管t3的漏极电位介于高电平与低电平之间，也即第二位线blt2的电位介于高电平与低电平之间；因此，当判断出第二位线blt2的电平大于低电平，便可知存储在闩锁结构中的数据为0。
94.由于在该8t比特单元中，反向器02中的两个mos管分别与工作电源vdd和公共地vss相连，所以其高电平等于工作电源vdd的电压值，低电平等于公共地vss的电压值。
95.需要说明的是，在该8t单元中，mos管均为fdsoi-mos管，从而可以降低自身在运行过程中的漏电流，进而也可以降低漏电流对自身运行造成的影响；并且，由于fdsoi-mos管具有更好的阈值电压的均匀性，所以有利于与该8t比特单元相对应的数字集成电路的时序收敛；另外，fdsoi-mos管具有体偏压连接极vb，该体偏压连接极vb可以依照n型与p型mos管的不同，与公共地vss或者工作电源vdd相连，如此该8t比特单元还可以动态调整各mos管的体偏压，即可以有效加速运行速度或者降低漏电流。
96.本技术另一实施例提供第二开关模块03的另一种实施方式，适用于数据传输线04包括第二位线blt2和第二反位线blc2的情况，其具体结构如图8所示，具体包括：第五mos管t5、第六mos管t6、第七mos管t7和第八mos管t8。
97.在第二开关模块03采用上述实施方式的比特单元中，第五mos管t5的栅极与第二字线wl2相连，第五mos管t5的漏极与第二位线blt2相连，第五mos管t5的源极与第六mos管t6的漏极相连，第六mos管t6的栅极与闩锁结构的任一连接点相连，第六mos管t6的源极与公共地vss相连；第七mos管t7的栅极与第二字线wl2相连，第七mos管t7的漏极与第二反位线blc2相连，第七mos管t7的源极与第八mos管t8的漏极相连，第八mos管t8的栅极与闩锁结构的另一连接点相连，第八mos管t8的源极与公共地vss相连。
98.其中，第五mos管t5、第六mos管t6、第七mos管t7和第八mos管t8均为nmos管，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本技术的保护范围内。
99.上述仅为第二开关模块03的一种实施方式，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本技术的保护范围内。
100.在第二开关模块03采用上述实施方式的比特单元中，两个反向器02共包括四个mos管，第一开关模块01包括两个mos管，第二开关模块03包括四个mos管，一共包括十个mos管，因此，该比特单元也被称为10t比特单元。
101.如图8所示，在此10t比特单元中，十个mos管均为fdsoi-mos管，其中，图8中的第五mos管t5、第六mos管t6、第七mos管t7和第八mos管t8中的vb为fdsoi-mos管的体偏压连接极。
102.此10t比特单元的写入过程与上述8t比特单元的写入过程相同，此处不再赘述，可参照上一实施方式中的说明。
103.此10t比特单元的读取过程为：
104.第二字线wl2被选中，即第二字线wl2被置为高电平，若原来存储在闩锁结构中的数据为1，即闩锁结构与第六mos管t6的连接点电位为高电平、与第八mos管t8的连接点电位为低电平，则第六mos管t6导通、第八mos管t8关断；在第六mos管t6导通后，第五mos管t5的源极与公共地vss相连，即第五mos管t5的源极电位被拉低至低电平，从而第二字线wl2的高电平使得第五mos管t5导通，即第五mos管t5的漏极电位被拉低至低电平，也即第二位线blt2为低电平；在第八mos管t8关断后，第七mos管t7的源极处于断路状态；不过此时第二字线wl2的高电平会将第七mos管t7的漏极电位拉高，即此时第七mos管t7的漏极电位介于高电平与低电平之间，也即第二反位线blc2的电位介于高电平与低电平之间；因此，当判断出第二反位线blc2的电位高于第二位线blt2的电位，便可知存储在闩锁结构中的数据为1。
105.若原来存储的闩锁结构中的数据为0，与上述过程相反，参照上述过程即可推出，此处不再赘述。
106.由于在该10t比特单元中，反向器02中的两个mos管分别与工作电源vdd和公共地vss相连，所以其高电平等于工作电源vdd的电压值，低电平等于公共地vss的电压值。
107.需要说明的是，在该10t单元中，mos管均为fdsoi-mos管，从而可以降低自身在运行过程中的漏电流，进而也可以降低漏电流对自身运行造成的影响；并且，由于fdsoi-mos管具有更好的阈值电压的均匀性，所以有利于与该10t比特单元相对应的数字集成电路的时序收敛；另外，fdsoi-mos管具有体偏压连接极vb，该体偏压连接极vb可以依照n型与p型mos管的不同，与公共地vss或者工作电源vdd相连，如此该10t比特单元还可以动态调整各mos管的体偏压，即可以有效加速运行速度或者降低漏电流。
108.本技术另一实施例提供一种数据解析单元，可参考图9-图11，包括：数据解析模块04和上述实施例提供的比特单元。
109.当比特单元仅包括第一开关模块01时，如图9所示数据解析模块04的两个输入端分别与比特单元的第一位线blt1和第一反位线blc1相连，数据解析模块04的输出端作为数据解析单元的输出端，数据解析模块04对第一位线blt1和第一反位线blc1的电压进行解析后，即可得到比特单元中保存的数据。
110.具体而言，当数据解析模块04判断出第一位线blt1的电位大于第一反位线blc1的电位时，即可判定比特单元中存储的数据为1，反之即可判定比特单元中存储的数据为0。
111.当比特单元还包括第二开关模块03时，若第二开关模块03包括两个mos管，则如图10所示，数据解析模块04的一个输入端接收基准电压vref、另一个输入端与第二位线blt2相连，数据解析模块04的输出端作为数据解析单元的输出端，数据解析模块04对第二位线blt2的电压进行解析后，即可得到比特单元中保存的数据。其中，基准电压vref为公共地vss的电压值。
112.具体而言，当第二位线blt2的电位等于基准电压vref时，数据解析模块04即可判
定比特单元中存储的数据为1，当第二位线blt2的电位大于基准电压vref时，数据解析模块04即可判定比特单元中存储的数据为0。
113.若此时第二开关模块03包括四个mos管，则如图11所示，数据解析模块04的两个输入端分别与第二位线blt2和第二反位线blc2相连，数据解析模块04的输出端作为数据解析单元的输出端，数据解析模块04对第二位线blt2和第二反位线blc2的电压进行解析后，即可得到比特单元中保存的数据。
114.具体而言，当数据解析模块04判断出第二反位线blc2的电位高于第二位线blt2的电位，即可判定比特单元中存储的数据为1，反之即可判定比特单元中存储的数据为0。
115.在本实施例中，数据解析模块04可以为感测放大器05，其中，感测放大器05的两个输入端作为数据解析模块04的两个输入端、输出端作为数据解析模块04的输出端。
116.上述仅为数据解析模块04的一种优选实施方式，在实际应用中，包括但不限于此实施方式，可视具体情况而定，均在本技术的保护范围内。
117.对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或者组合，使本领域专业技术人员能够实现或使用本技术。以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制。虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型。任何熟悉本领域的技术人员，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的方法和技术内容对本实用新型技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。