半导体器件及其形成方法与流程

1.本技术的一些实施例涉及半导体器件及其形成方法。


背景技术：

2.随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求增加。为了满足这些需求，半导体工业不断缩小半导体器件的尺寸，诸如金属氧化物半导体场效应晶体管(mosfet)，包括平面mosfet和鳍式场效应晶体管(finfet)。这种缩小增加了半导体制造工艺的复杂性。


技术实现要素：

3.本技术的一些实施例提供了一种形成半导体器件的方法，包括：在衬底上形成第一鳍结构和第二鳍结构，其中，所述第一鳍结构和所述第二鳍结构由隔离层分隔开；在所述第一鳍结构和所述第二鳍结构上形成间隔件层；形成与所述第一鳍结构相邻的第一间隔件结构，其中，所述第一间隔件结构在所述隔离层之上具有第一高度；在所述第一鳍结构上形成与所述第一间隔件结构相邻的第一外延结构，其中，所述第一外延结构包括第一类型掺杂剂；形成与所述第二鳍结构相邻的第二间隔件结构，其中，所述第二间隔件结构在所述隔离层之上具有比所述第一高度大的第二高度；以及在所述第二鳍结构上形成与所述第二间隔件结构相邻的第二外延结构，其中，所述第二外延结构包括与所述第一类型掺杂剂不同的第二类型掺杂剂。
4.本技术的另一些实施例提供了一种形成半导体器件的方法，包括：在衬底上形成第一鳍结构和第二鳍结构，其中，所述第一鳍结构和所述第二鳍结构由隔离层分隔开；在所述第一鳍结构和所述第二鳍结构上形成栅极结构；在所述第一鳍结构和所述第二鳍结构、所述隔离层以及所述栅极结构上形成间隔件层；在所述第一鳍结构的相对侧壁上形成第一对间隔件结构，其中，所述第一对间隔件结构在所述隔离层之上具有第一高度；在所述第一鳍结构上以及所述第一对间隔件结构之间形成第一外延结构，其中，所述第一外延结构包括第一类型掺杂剂；在所述第二鳍结构的相对侧壁上形成第二对间隔件结构，其中，所述第二对间隔件结构在所述隔离层之上具有比所述第一高度大的第二高度；以及在所述第二鳍结构上以及所述第二对间隔件结构之间形成第二外延结构，其中，所述第二外延结构包括与所述第一类型掺杂剂不同的第二类型掺杂剂。
5.本技术的又一些实施例提供了一种半导体器件，包括：第一鳍结构和第二鳍结构，位于衬底上；隔离层，位于所述第一鳍结构和所述第二鳍结构之间；第一外延结构和第二外延结构，所述第一外延结构位于所述第一鳍结构上，所述第二外延结构位于所述第二鳍结构上，其中，所述第一外延结构包括第一类型掺杂剂，并且所述第二外延结构包括与所述第一类型掺杂剂不同的第二类型掺杂剂；以及第一间隔件结构和第二间隔件结构，所述第一间隔件结构与所述第一外延结构相邻并且在所述隔离层之上具有第一高度，并且所述第二间隔件结构与所述第二外延结构相邻并且在所述隔离层之上具有第二高度，所述第一高度
小于所述第二高度。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。
7.图1示出了根据一些实施例的具有优化尺寸的源极/漏极(s/d)外延结构的半导体器件的等距视图。
8.图2至图4示出了根据一些实施例的具有优化尺寸的s/d外延结构的半导体器件的局部截面图。
9.图5是根据一些实施例的用于制造具有优化尺寸的s/d外延结构的半导体器件的方法的流程图。
10.图6、图8至图15和图17至图24示出了根据一些实施例的具有优化尺寸的源极/漏极(s/d)外延结构的半导体器件在其制造的各个阶段的等距视图和截面图。
11.图7和图16示出了根据一些实施例的具有优化尺寸的s/d外延结构的半导体器件的制造期间的工艺温度与工艺时间的关系。
12.现在将参考附图描述说明性实施例。在附图中，相同的参考标记通常指示相同的、功能相同的和/或结构相同的元件。
具体实施方式
13.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所用，在第二部件上形成第一部件意味着形成与第二部件直接接触的第一部件。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复其本身不指示所讨论的各个实施例和/或配置之间的关系。
14.此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
15.应该指出，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“示例性”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例都不一定包括特定的特征、结构或特性。此外，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例实现这样的特征、结构或特性在本领域技术人员的知识范围内。
16.应该理解，本文中的措词或术语是为了描述的目的而非为了限制，从而使得本说明书的术语或措辞将由相关领域的技术人员根据本文的教导进行解释。
17.在一些实施例中，术语“约”和“基本上”可以指示在该值的20％之内变化(例如，值
的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％、
±
10％、
±
20％)的给定量的值。这些值仅是实例，并不旨在进行限制。术语“约”和“基本上”可以指相关领域的技术人员根据本文的教导所解释的值的百分比。
18.fet器件的按比例缩小引入了短沟道效应(sce)，这可以降低fet器件的断态电流和器件性能。fet器件上的源极/漏极(s/d)外延结构的轮廓可以影响sce、器件性能和工艺良率。具有更大尺寸的s/d外延结构可以降低s/d外延结构和接触结构之间的接触电阻并且提高器件性能。但是，具有更大尺寸的s/d外延结构可能形成更多的外延缺陷，诸如相邻s/d外延结构之间的桥接缺陷。这些缺陷会降低器件性能和工艺良率。此外，n型和p型s/d外延结构可以具有不同的形状，诸如n型s/d外延结构的锥形形状和p型s/d外延结构的菱形形状。对于具有相同工艺条件的n型和p型s/d外延结构，可能无法实现更大的尺寸。
19.本发明中的各个实施例提供了用于在集成电路(ic)中的场效应晶体管(fet)器件(例如，finfet、全环栅fet、mosfet等)和/或其它半导体器件中形成具有优化尺寸的s/d外延结构的示例性方法以及利用相同方法制造的示例性半导体器件。本发明中的示例性方法可以在第一鳍结构和第二鳍结构上形成间隔件层。第一鳍结构和第二鳍结构可以由隔离层分隔开并且第一鳍结构和第二鳍结构可以在隔离层之上具有第一高度。在一些实施例中，间隔件层可以包括第一介电材料层和与第一介电材料不同的第二介电材料层。可以选择性去除第一鳍结构上的间隔件层和第一鳍结构，以形成与第一鳍结构的侧壁相邻的第一间隔件结构。第一间隔件结构可以在隔离层之上具有第二高度。第二高度与第一高度的比率可以在约5％至约45％范围内。可以在第一鳍结构上以及第一间隔件结构之间形成具有优化尺寸的锥形形状的第一外延结构。第一外延结构可以具有第一宽度并且第一宽度与第一高度的比率可以在约55％至约95％范围内。可以选择性去除第二鳍结构上的间隔件层和第二鳍结构以形成与第二鳍结构的侧壁相邻的第二间隔件结构。第二间隔件结构可以在隔离层之上具有大于第二高度的第三高度。第二高度与第三高度的比率可以在约40％至约95％范围内。可以在第二鳍结构上以及第二间隔件结构之间形成具有优化尺寸的菱形形状的第二外延结构。第二外延结构可以具有第二宽度并且第二宽度与第一高度的比率可以在约55％至约95％范围内。第二外延结构可以具有与第一外延结构不同类型的掺杂剂。通过控制用于第一间隔件结构和第二间隔件结构的尺寸和轮廓以及第一外延结构和第二外延结构的生长工艺，第一外延结构和第二外延结构可以具有优化的尺寸和轮廓，以减少sce、减少外延缺陷、提高器件性能并且提高工艺良率。在一些实施例中，具有优化尺寸的s/d外延结构的半导体器件可以将工艺良率提高约2％至约20％，并且将器件性能提高约2％至约10％。
20.虽然本发明描述了在finfet上形成具有优化尺寸的s/d外延结构，但是本文描述的具有优化尺寸的s/d外延结构和用于形成具有优化尺寸的s/d外延结构的方法可以应用于其它fet和其它半导体器件，诸如全环栅(gaa)fet和mosfet。
21.图1示出了根据一些实施例的具有优化尺寸的s/d外延结构110a和110b(统称为“s/d外延结构110”)的半导体器件100的等距视图。图2示出了根据一些实施例的沿图1中的线a-a的半导体器件100的局部截面图。图3示出了根据一些实施例的沿图1中的线b-b的半导体器件100的局部截面图。图4示出了根据一些实施例的沿图1中的线c-c的半导体器件100的局部截面图。
22.参考图1至图4，具有finfet 105a-105b的半导体器件100可以形成在衬底102上并
且可以包括鳍结构108、浅沟槽隔离(sti)区域106、栅极间隔件116、栅极结构118、s/d外延结构110和间隔件层120。在一些实施例中，finfet 105a可以是n型finfet(nfet)并且具有n型s/d外延结构110a。finfet 105b可以是p型finfet(pfet)并且具有p型s/d外延结构110b。在一些实施例中，finfet 105a-105b可以都是nfet。在一些实施例中，finfet 105a-105b可以都是pfet。虽然图1示出了两个finfet，但是半导体器件100可以具有任何数量的finfet。此外，半导体器件100可以通过使用其它结构组件(诸如s/d接触结构、栅极接触件、导电通孔、导线、介电层、钝化层、互连件等，为了简单起见未示出)并入集成电路(ic)。对具有相同注释的finfet 105a-105b的元件的讨论彼此适用，除非另有说明。
23.衬底102可以包括半导体材料，诸如硅。在一些实施例中，衬底102包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底102包括：(i)元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包括碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)它们的组合。此外，衬底102可以是掺杂的，取决于设计要求(例如，p型衬底或n型衬底)。在一些实施例中，衬底102可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
24.鳍结构108可以由衬底102的图案化部分形成。本文公开的鳍结构的实施例可以通过任何合适的方法来图案化。例如，鳍结构可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化。双重图案化或多重图案化工艺可以结合光刻和自对准工艺，形成具有例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在衬底上方形成并且使用光刻工艺图案化牺牲层。可以使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍结构。
25.如图1至图4中所示，鳍结构108可以设置在s/d外延结构110和栅极结构118下面，并且可以沿x轴延伸穿过栅极结构118。如图2至图4中所示，鳍结构108可以在sti区域106之上沿z轴具有鳍高度108h，并且相邻鳍结构108可以沿y轴具有鳍间隔108s。在一些实施例中，相邻n型鳍结构108之间的鳍间隔108s可以在约30nm至约60nm范围内。在一些实施例中，相邻p型鳍结构108之间的鳍间隔108s可以在约25nm至约50nm范围内。在一些实施例中，相邻n型和p型鳍结构108之间的鳍间隔108s可以在约30nm至约55nm范围内。在一些实施例中，鳍间隔108s与鳍高度108h之间的比率可以在约40％至约90％范围内。
26.位于栅极结构118下面的鳍结构108可以形成半导体器件100的沟道区域并且代表半导体器件100的载流结构。在一些实施例中，可以在衬底102上的部分凹进的鳍区域上形成s/d外延结构110。这些部分凹进的鳍区域可以是鳍结构108的不位于栅极结构118下面的部分凹进的部分。在一些实施例中，鳍结构108的去除的鳍部分108*可以由图4中所示的虚线框指示。这些部分凹进的鳍区域的顶面可以与s/d外延结构110形成界面121。在一些实施例中，界面121可以与sti区域106的表面106s共面，如图1和图4中所示。在一些实施例中，界面121可以位于sti区域106的表面106s下方。在一些实施例中，界面121可以位于sti区域106的表面106s之上。鳍结构108的这些部分凹进的部分的底面可以与衬底102形成界面(未示出)，并且这些界面可以位于sti区域106和衬底102之间的界面水平之上或下方。
27.sti区域106可以为鳍结构108与相邻鳍结构提供电隔离，并且为半导体器件100提供与衬底102集成或沉积至衬底102上的相邻结构提供电隔离。sti区域106可以具有介电材
料，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料和其它合适的绝缘材料。在一些实施例中，sti区域106可以包括多层结构。
28.参考图1至图3，栅极结构118可以设置在衬底102上方的鳍结构108上。在一些实施例中，栅极结构118可以通过毯式沉积多晶硅以及随后光刻并且蚀刻沉积的多晶硅来形成。在一些实施例中，保护氧化物层112可以设置在鳍结构108和栅极结构118之间。形成保护氧化物层112可以包括在鳍结构108上毯式沉积氧化物材料层以及随后的高温退火工艺。保护氧化物层112可以包括合适的氧化物材料，诸如氧化硅。在一些实施例中，保护氧化物层112可以在随后处理步骤期间保护鳍结构108。如图2和图3中所示，栅极结构118可以在相邻栅极结构118之间沿x轴具有栅极间隔118s。在一些实施例中，栅极间隔118s可以在约50nm至约100nm范围内。
29.硬掩模层124可以设置在栅极结构118上。在一些实施例中，如图2和图3中所示，硬掩模层124可以包括用于栅极结构118的轮廓控制的氮化物层222和氧化物层224。硬掩模层124可以保护栅极结构118免受随后处理步骤的影响(例如，在形成栅极间隔件116和/或s/d外延结构110期间)。
30.栅极间隔件116可以设置在栅极结构118的侧壁上。栅极间隔件116可以包括绝缘材料，诸如氧化硅、氮化硅、低k材料和它们的组合。栅极间隔件116可以具有介电常数小于约3.9的低k材料。在一些实施例中，栅极间隔件116可以在随后处理步骤期间(例如，在形成s/d外延结构110期间)保护栅极结构118。
31.参考图1至图4，间隔件层120可以设置在栅极结构118的侧壁上并且与栅极间隔件层116接触，设置在sti区域106上作为保护层，以及设置在鳍结构108的侧壁上。间隔件层120可以包括绝缘材料，诸如氧化硅、氮化硅、碳氮化硅、低k材料和它们的组合。间隔件层120可以具有介电常数小于约3.9的低k材料。在一些实施例中，间隔件层120可以具有在约2nm至约10nm范围内的厚度。在一些实施例中，间隔件层120可以包括层的堆叠件。
32.在一些实施例中，鳍结构108的与n型s/d外延结构110a相邻的侧壁上的间隔件层120可以称为“间隔件结构120a”，如图4中所示。间隔件结构120a可以包括与n型s/d外延结构110a接触的介电层120a-1和介电层120a-1上的介电层120a-2。鳍结构108的与p型s/d外延结构110b相邻的侧壁上的间隔件层120可以称为“间隔件结构120b”，如图4中所示。间隔件结构120b可以包括与p型s/d外延结构110b接触的介电层120b-1和介电层120b-1上的介电层120b-2。在一些实施例中，介电层120a-1和120b-1可以包括第一介电材料，诸如氮化硅。介电层120a-2和120b-2可以包括与第一介电材料不同的第二介电材料，诸如碳氮化硅。在一些实施例中，间隔件结构120a和120b的尺寸和轮廓会受到介电层的堆叠件的不同介电材料和不同介电材料的蚀刻速率的影响。在一些实施例中，介电层120a-1可以在sti区域106之上具有与介电层120a-2相同的高度。类似地，介电层120b-1可以在sti区域106之上具有与介电层120b-2相同的高度。由于相同的高度，s/d外延结构110a和110b可以在鳍结构108上具有对称轮廓，这可以减少外延缺陷，诸如桥接缺陷。
33.在一些实施例中，间隔件结构120a可以沿z轴在sti区域106之上具有在约5nm至约15nm范围内的垂直尺寸120ah(例如，高度)。间隔件结构120b可以沿z轴在sti区域106之上具有在约5nm至约15nm范围内的垂直尺寸120bh(例如，高度)。垂直尺寸120ah或120bh与鳍高度108h的比率可以在约5％至约45％范围内。如果垂直尺寸120ah和120bh小于约5nm，或
者比率小于约5％，则s/d外延结构110a和110b可以具有增加的外延缺陷，诸如桥接缺陷，并且可能不形成用于n型外延结构(例如，锥形形状)和p型外延结构(例如，菱形形状)的设计轮廓。如果垂直尺寸120ah和120bh大于约15nm，或者比率大于约45％，则s/d外延结构110a和110b可以具有更小的尺寸，诸如更小的体积和宽度，并且可能不会提高器件性能。在一些实施例中，垂直尺寸120bh可以大于垂直尺寸120ah。垂直尺寸120ah与垂直尺寸120bh的比率可以在约40％至约95％范围内。如果比率小于约40％，则p型s/d外延结构110b可能具有增加的外延缺陷并且可能不形成设计轮廓(例如，菱形形状)。如果比率大于约95％，则n型s/d外延结构110a可能不具有优化的体积并且可能不会提高器件性能。
34.参考图1至图4，s/d外延结构110可以形成在鳍结构108的部分凹进的部分上并且设置在栅极结构118的相对侧上。s/d外延结构110可以用作半导体器件100的源极/漏极(s/d)区域并且可以包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料可以包括与衬底102的材料相同的材料。在一些实施例中，外延生长的半导体材料可以包括与衬底102的材料不同的材料并且在位于栅极结构118下面的沟道区域上施加应变。因为这种外延生长的半导体材料的晶格常数与衬底102的材料不同，所以沟道区域受到应变以有利地增加半导体器件100的沟道区域中的载流子迁移率。外延生长的半导体材料可以包括：(i)半导体材料，诸如锗和硅；(ii)化合物半导体材料，诸如砷化镓、砷化铝镓等；或(iii)半导体合金，诸如硅锗和磷砷化镓。
35.在一些实施例中，s/d外延结构110可以通过以下方式外延生长：(i)化学汽相沉积(cvd)，诸如低压cvd(lpcvd)、原子层cvd(alcvd)、超高真空cvd(uhvcvd)、减压cvd(rpcvd)和任何合适的cvd；(ii)分子束外延(mbe)工艺；(iii)任何合适的外延工艺；或(iv)它们的组合。在一些实施例中，s/d外延结构110可以通过外延沉积/部分蚀刻工艺生长，该工艺重复外延沉积/部分蚀刻工艺至少一次。这种重复沉积/部分蚀刻工艺可称为循环沉积-蚀刻(cde)工艺。cde工艺可以减少在生长期间形成的外延缺陷并且可以控制s/d外延结构110的轮廓。在一些实施例中，s/d外延结构110可以包括多个外延层并且可以在外延生长工艺期间原位掺杂有n型或p型掺杂剂。
36.参考图1、图2和图4，n型s/d外延结构110a可以包括si并且可以在外延生长工艺期间使用n型掺杂剂(诸如磷(p)和砷(as))原位掺杂。对于n型原位掺杂，可以使用n型掺杂前体，诸如磷化氢(ph3)、胂(ash3)和其它n型掺杂前体。n型s/d外延结构110a的每个可以包括外延生长的n型第一外延层207a、第二外延层209a和第三外延层211a，如图2和图4中所示。第一外延层207a可以外延生长在鳍结构108的部分凹进的部分上，第二外延层209a可以外延生长在第一外延层207a上，并且第三外延层211a可以外延生长在第二外延层209a上。虽然图1至图4示出了用于n型s/d外延结构110a的三个外延层，但是n型s/d外延结构110a可以具有一个或多个外延层并且每个外延层可以具有不同的成分。
37.在一些实施例中，n型第一外延层207a、第二外延层209a和第三外延层211a的每个可以包括si并且基于例如掺杂浓度和/或外延生长工艺条件彼此不同。例如，第一外延层207a可以是未掺杂的或者可以具有比第二外延层209a和第三外延层211a的掺杂剂浓度低的掺杂剂浓度。第三外延层211a可以具有比第二外延层209a的掺杂剂浓度低的掺杂剂浓度。在一些实施例中，第一外延层207a可以掺杂有具有从约5
×
10
20
原子/cm3至约2
×
10
21
原子/cm3的浓度的砷。第二外延层209a可以掺杂有具有从约2
×
10
21
原子/cm3至约5
×
10
21
原
子/cm3的浓度的磷。第二外延层209a中较高的掺杂剂浓度可以降低s/d外延结构110和s/d接触结构(未示出)之间的接触电阻。第三外延层211a可以掺杂有具有从约1
×
10
21
原子/cm3至约2
×
10
21
原子/cm3的浓度的磷。
38.在一些实施例中，第一外延层207a可以用作屏蔽层并且阻止掺杂剂扩散至半导体器件100的沟道区域，这可以减轻sce并且提高器件性能。在一些实施例中，第一外延层207a的顶面可以沿z轴位于鳍结构108的顶面下方约5nm至约15nm处，以允许s/d接触结构落在第二外延层209a上并且避免掺杂剂损失和接触电阻增加。在一些实施例中，第一外延层207a的顶面可以与鳍结构108的顶面具有距离110ad。距离110ad与鳍高度108h的比率可以在约5％至约15％范围内，以避免掺杂剂损失和接触电阻增加。在一些实施例中，第三外延层211a可以用作覆盖层以保护第二外延层209a并且防止第二外延层209a中的掺杂剂向外扩散。
39.在一些实施例中，如图4中所示，n型s/d外延结构110a可以具有锥形形状并且可以沿z轴具有从鳍结构108的顶面(例如，由图4中虚线框指示的去除的鳍部分108*)至n型s/d外延结构110a的顶面的高度110ah。高度110ah可以在约1nm至约10nm范围内。在一些实施例中，n型s/d外延结构110a可以沿y轴具有在约25nm至约40nm范围内的水平尺寸110aw(例如，宽度)。水平尺寸110aw与鳍高度108h的比率可以在约55％至约95％范围内。如果高度110ah小于约1nm，水平尺寸110aw小于约25nm，或者比率小于约55％，则n型s/d外延结构110a的体积可能减少并且n型s/d外延结构110a的电阻可能增加。如果高度110ah大于约10nm，水平尺寸110aw大于约40nm，或者比率大于约95％，则n型s/d外延结构110a沿y轴方向可能具有增加的桥接缺陷并且可能与相邻结构短路。
40.如图1、图3、图4中所示，p型s/d外延结构110b可以包括si、sige、ge或iii-v材料(例如，锑化铟(insb)、锑化镓(gasb)或锑化铟镓(ingasb))并且可以在外延生长工艺期间使用p型掺杂剂(诸如硼、铟和镓)原位掺杂。对于p型原位掺杂，可以使用p型掺杂前体，诸如乙硼烷(b2h6)、三氟化硼(bf3)和其它p型掺杂前体。p型s/d外延结构110b的每个可以包括外延生长的p型第一外延层207b、第二外延层209b和第三外延层211b，如图3和图4中所示。第一外延层207b可以生长在鳍结构108的部分凹进的部分上，第二外延层209b可以生长在第一外延层207b上，并且第三外延层211b可以生长在第二外延层209b上。在一些实施例中，第一外延层207b还可以包括第一晶种层207b-1、第二晶种层207b-2和外延层207b-3。第一晶种层207b-1和第二晶种层207b-2可以用作用于外延层207b-3的外延生长的衬底层。在一些实施例中，第一晶种层207b-1可以包括si并且第二晶种层207b-2可以包括sige。
41.在一些实施例中，p型第一外延层207b、第二外延层209b和第三外延层211b的每个可以包括sige并且基于例如掺杂浓度、外延生长工艺条件和/或ge相对于si的相对浓度彼此不同。例如，第一外延层207b中的ge原子百分比可以小于第二外延层209b和第三外延层211b中的ge原子百分比。在一些实施例中，第一外延层207b可以包括在约20原子百分比至约45原子百分比范围内的ge，任何剩余的原子百分比是si。在一些实施例中，第二晶种层207b-2可以包括在约20原子百分比至约40原子百分比范围内的ge，并且外延层207b-3可以包括在约30原子百分比至约45原子百分比范围内的ge，任何剩余的原子百分比是si。第二外延层209b可以包括在约35原子百分比至约65原子百分比范围内的ge，并且第三外延层211b可以包括在约45原子百分比至约55原子百分比范围内的ge，任何剩余的原子百分比是
si。
42.p型外延层可以具有彼此不同的掺杂剂浓度。例如，第一外延层207b可以具有比第二外延层209b和第三外延层211b的掺杂剂浓度低的掺杂剂浓度。第二外延层209b可以具有比第三外延层211b的掺杂剂浓度高的掺杂剂浓度。在一些实施例中，第一外延层207b可以掺杂有具有约1
×
10
20
至约1
×
10
21
原子/cm3的浓度的硼。第二外延层209b可以掺杂有具有在约1
×
10
21
至约2
×
10
21
原子/cm3范围内的浓度的硼。第二外延层209b中较高的掺杂剂浓度可以降低s/d外延结构110和s/d接触结构(未示出)之间的接触电阻。第三外延层211b可以掺杂有具有在约5
×
10
20
至约1.5
×
10
21
原子/cm3范围内的浓度的硼。
43.在一些实施例中，类似于第一外延层207a，第一外延层207b可以用作屏蔽层并且阻止掺杂剂扩散至半导体器件100的沟道区域。在一些实施例中，第一外延层207b的顶面可以位于鳍结构108的顶面下方约5nm至约15nm处，以允许s/d接触结构落在第二外延层209b上并且避免掺杂剂损失和接触电阻增加。在一些实施例中，第一外延层207b的顶面可以与鳍结构108的顶面具有距离110bd。距离110bd与鳍高度108h的比率可以在约5％至约15％范围内，以避免掺杂剂损失和接触电阻增加。在一些实施例中，第三外延层211b可以用作覆盖层以保护第二外延层209b并且防止第二外延层209b中的掺杂剂向外扩散。
44.在一些实施例中，如图4中所示，p型s/d外延结构110b可以具有菱形形状并且可以沿z轴具有从鳍结构108的顶面(例如，由图4中虚线框指示的去除的鳍部分108*)至p型s/d外延结构110b的顶面的高度110bh。高度110bh可以在约5nm至约15nm范围内。在一些实施例中，p型s/d外延结构110b可以沿y轴具有在约20nm至约40nm范围内的水平尺寸110bw(例如，宽度)。水平尺寸110bw与鳍高度108h的比率可以在约55％至约95％范围内。如果高度110bh小于约5nm，水平尺寸110bw小于约20nm，或者比率小于约55％，则p型s/d外延结构110b的体积可能减少并且p型s/d外延结构110b的电阻可能增加。如果高度110bh大于约15nm，水平尺寸110bw大于约40nm，或者比率大于约95％，则p型s/d外延结构110b沿y轴方向可能具有增加的桥接缺陷并且可能与相邻结构短路。
45.在一些实施例中，高度110bh可以大于高度110ah且高度110ah与高度110bh的比率可以在约1％至约20％范围内。在s/d接触结构的形成期间，n型s/d外延结构110a和p型s/d外延结构110b可以在相同的蚀刻工艺中蚀刻。在一些实施例中，p型s/d外延结构110b可以具有比n型s/d外延结构110a高的蚀刻速率。具有更大的高度110bh，s/d接触结构可以落在衬底102的顶面之上的相同水平处的n型s/d外延结构110a和p型s/d外延结构110b上。如果比率小于约1％，则n型s/d外延结构110a上的s/d接触结构可以更深地落在第一外延层207a上并且可能具有掺杂剂损失，这可能引入sce并且降低器件性能。如果比率大于约20％，则n型s/d外延结构110a上的s/d接触结构可以更浅地落在第三外延层211a上并且可能增加接触电阻。此外，如果比率小于约0.01或大于约0.2，s/d接触结构可以不落在衬底102的顶面之上的相同水平处的n型s/d外延结构110a和p型s/d外延结构110b上。
46.图5是根据一些实施例的用于在半导体器件上制造具有优化尺寸的s/d外延结构的方法500的流程图。方法500可以不限于finfet器件并且可以适用于将从具有优化尺寸的s/d外延结构受益的器件，诸如平面fet、finfet、gaa fet等。可以在方法500的各个操作之间实施额外的制造操作，并且可以仅仅为了清楚和易于描述而省略额外的制造操作。可以在方法500之前、期间和/或之后提供额外的工艺；本文简要描述这些额外的工艺中的一个
或多个。此外，并非所有操作都需要实施本文提供的公开。此外，一些操作可以同时实施或以与图5所示不同的顺序实施。在一些实施例中，除了或代替目前描述的操作，可以实施一个或多个其它操作。
47.为了说明的目的，将参考用于制造如图6至图24中所示的半导体器件100的示例性制造工艺来描述图5中所示的操作。图6示出了根据一些实施例的在形成具有优化尺寸的源极/漏极(s/d)外延结构之前的半导体器件100的等距视图。图7和图16分别示出了根据一些实施例的在具有优化尺寸的s/d外延结构110a和110b的制造期间的工艺温度与工艺时间的关系。图8至图15和图17至图24示出了根据一些实施例的具有优化尺寸的源极/漏极(s/d)外延结构的半导体器件在其制造的各个阶段的截面图。以上描述了图6、图8至图15和图17至图24中与图1至图4中的元件具有相同注释的元件。
48.参考图5，方法500开始于操作510和在衬底上形成第一鳍结构和第二鳍结构的工艺。第一鳍结构和第二鳍结构由隔离层分隔开。例如，如图6中所示，可以在衬底102上形成finfet 105a-105b上的鳍结构108。鳍结构108可以由sti区域106分隔开。鳍结构108可以由衬底102的图案化部分形成。鳍结构108可以在sti区域106之上沿z轴具有鳍高度108h并且相邻鳍结构108可以沿y轴具有鳍间隔108s。在一些实施例中，鳍结构108的鳍高度108h可以在约40nm至约60nm范围内。在一些实施例中，相邻n型鳍结构108之间的鳍间隔108s可以在约30nm至约60nm范围内。在一些实施例中，相邻p型鳍结构108之间的鳍间隔108s可以在约25nm至约50nm范围内。在一些实施例中，相邻n型和p型鳍结构108之间的鳍间隔108s可以在约30nm至约55nm范围内。在一些实施例中，鳍间隔108s与鳍高度108h之间的比率可以在约40％至约90％范围内。
49.形成鳍结构108随后可以是在鳍结构108上形成栅极结构118，在栅极结构118上形成硬掩模层124，以及在栅极结构118的侧壁上形成栅极间隔件，如图6中所示。在一些实施例中，可以在鳍结构108上形成保护氧化物层112以在栅极结构118的形成期间保护鳍结构108。在随后工艺期间，可以从除栅极结构118下面的沟道区域之外的区域去除保护氧化物层112。在一些实施例中，栅极结构118可以在相邻栅极结构118之间沿x轴具有在约50nm至约100nm范围内的栅极间隔118s。
50.参考图5，在操作520中，可以在第一鳍结构和第二鳍结构上形成间隔件层。例如，如图6中所示，间隔件层120可以毯式沉积在鳍结构108、栅极结构118和sti区域106上。间隔件层120可以包括绝缘材料，诸如氧化硅、氮化硅、碳氮化硅、低k材料和它们的组合。在一些实施例中，间隔件层120可以具有在约2nm至约10nm范围内的厚度。在一些实施例中，间隔件层120可以包括层的堆叠件。在一些实施例中，形成间隔件层120可以包括：在鳍结构108上沉积氮化硅层；以及在氮化硅层上沉积碳氮化硅层。
51.参考图5，在操作530中，可以形成与第一鳍结构相邻的第一间隔件结构。第一间隔件结构在隔离层之上具有第一高度。例如，如图8和图9中所示，可以选择性蚀刻finfet 105a上的间隔件层120的部分和鳍结构108的部分以形成与鳍结构108的相对侧壁相邻的一对间隔件结构120a。间隔件结构120a可以包括与鳍结构108相邻的介电层120a-1和介电层120a-1上的介电层120a-2。在一些实施例中，介电层120a-1可以包括氮化硅并且介电层120a-2可以包括碳氮化硅。在一些实施例中，可以以相同的蚀刻速率去除介电层120a-1和120a-2。因此，在蚀刻之后，介电层120a-1和120a-2可以在sti区域106之上沿z轴具有相同
的垂直尺寸120ah(例如，高度)以在间隔件结构120a上方形成对称的n型s/d外延结构110a。在一些实施例中，可以以相同的蚀刻速率去除鳍结构108的相对侧壁上的间隔件层120。因此，在蚀刻之后，与鳍结构108的相对侧壁相邻的一对间隔件结构120a可以是对称的并且可以在sti区域106之上具有相同的垂直尺寸120ah(例如，高度)以形成对称的n型s/d外延结构110a。对称的n型s/d外延结构110a可以具有增加的尺寸而没有桥接缺陷。
52.在一些实施例中，可以通过干蚀刻工艺选择性蚀刻finfet 105a上的间隔件层120和鳍结构108。在一些实施例中，干蚀刻工艺可以是基于等离子体的并且可以包括蚀刻气体，诸如四氟化碳(cf4)、二氧化硫(so2)、六氟乙烷(c2f6)、氯(cl2)、三氟化氮(nf3)、六氟化硫(sf6)和溴化氢(hbr)以及混合气体，诸如氢(h2)、氧(o2)、氮(n2)和氩(ar)。干蚀刻工艺可以在约25℃至约200℃范围内的温度下和约5毫托至约50毫托的压力下实施。蚀刻气体的流速可以在每分钟约5标准立方厘米(sccm)至约100sccm范围内。等离子体功率可以在约50w至约200w范围内，偏压为从约30v至约200v。
53.在一些实施例中，干蚀刻工艺可以是各向异性蚀刻工艺并且沿z轴可以具有比沿x轴或y轴高的蚀刻速率。因此，可以去除鳍结构108的顶面上的间隔件层120，而鳍结构108的侧壁上的间隔件层120的部分可以保留。在一些实施例中，与间隔件层120相比，干蚀刻工艺对于鳍结构108可以具有更高的蚀刻速率。finfet 105a上的鳍结构108和间隔件层120之间的蚀刻选择性可以在约5至约10范围内。在一些实施例中，间隔件结构120a的尺寸和轮廓可以通过调整干蚀刻工艺条件来调整，诸如蚀刻气体的流速和等离子体的偏压。在一些实施例中，如图8和图9中所示，可以优化干蚀刻工艺条件，以比间隔件层120高的蚀刻速率去除鳍结构108。因此，在干蚀刻工艺之后，可以完全去除sti区域106之上的鳍结构108，并且可以在鳍结构的相对侧壁上形成在sti区域106之上具有从约5nm至约15nm的垂直尺寸120ah的一对间隔件结构120a。垂直尺寸120ah与鳍高度108h的比率可以在约5％至约45％范围内。如果垂直尺寸120ah小于约5nm，或者比率小于约5％，则随后形成的n型s/d外延结构110a可能具有增加的外延缺陷，诸如桥接缺陷，并且可能不形成用于n型外延结构(例如，锥形形状)的设计轮廓。如果垂直尺寸120ah大于约15nm，或者比率大于约45％，则n型s/d外延结构110a可能具有更小的尺寸，诸如更小的体积和宽度，并且可能不会提高器件性能。
54.在一些实施例中，在鳍结构108的干蚀刻之后，可以在鳍结构108中形成凹槽810并且凹进深度810r沿z轴可以在约40nm至约70nm范围内。去除的鳍部分108*可以由图9中的虚线框指示。凹进深度810r与鳍高度108h的比率可以在约90％至约110％范围内。如果凹进深度810r小于约40nm，或者比率小于约90％，则随后形成的n型s/d外延结构110a的体积会减小并且n型s/d外延结构的电阻110a可以增加。如果凹进深度810r大于约70nm，或者比率大于约110％，则可能引入sce并且可能降低器件性能。
55.在一些实施例中，间隔件结构120a和鳍结构108的部分凹进的部分的尺寸和轮廓会影响随后形成的n型s/d外延结构110a的尺寸和轮廓。可以调整干蚀刻工艺的工艺条件以实现间隔件结构120a和鳍结构108的部分凹进的部分的优化尺寸和轮廓，这可以控制具有优化尺寸和优化轮廓的n型s/d外延结构110a的形成。在一些实施例中，由栅极间隔118s和凹进深度810r限定的区域可以表示用于n型s/d外延结构110a填充的凹进体积。
56.参考图5，在操作540中，在第一鳍结构上形成与第一间隔件结构相邻的第一外延结构。第一外延结构包括第一类型掺杂剂。例如，如图7和图10至图15中所示，可以在鳍结构
108上形成与间隔件结构120a相邻的n型s/d外延结构110a。n型s/d外延结构110a可以包括n型掺杂剂，诸如p和as。形成n型s/d外延结构110a可以包括：在鳍结构108的部分凹进的部分上形成第一外延层207a；在第一外延层207a上形成第二外延层209a；以及在第二外延层209a上形成第三外延层211a。
57.参考图7，在形成第一外延层207a之前，半导体器件100可以在约25℃至约250℃范围内的温度下从时间t0至时间t1持续约80s至约400s利用氨(nh3)、三氟化氮(nf3)和氩气(ar)的等离子体预清洁以去除表面残留。在预清洁工艺之后，半导体器件100可以在约600℃至约700℃的温度下、在约10托至约100托的压力下从时间t1至时间t2持续约50s至约150s通过蚀刻气体(诸如混合有氢(h2)的氯化氢(hcl))来预蚀刻。预蚀刻工艺还可以使鳍结构108凹进(例如，鳍高度108h的约5％至约10％)并且去除残留氧化物和表面污染物以用于随后外延生长。
58.预蚀刻工艺随后可以是第一外延层207a的形成。如图7中所示，沉积工艺l1ad可以从时间t2至时间t3持续约100s至约400s外延生长第一外延层207a(如图10和图11中所示)，随后是从t3至时间t4持续约10s至约80s的蚀刻工艺l1ae。在一些实施例中，沉积工艺l1ad可以包括前体，诸如作为si前体的二氯硅烷(dcs)或硅烷(sih4)、作为n型掺杂剂前体的ash3和/或ph3、hcl和氢(h2)。在一些实施例中，沉积工艺l1ad可以掺杂具有约1
×
10
20
至约8
×
10
20
原子/cm3的浓度的磷。在一些实施例中，沉积工艺l1ad可以在约600℃至约700℃的温度下和约10托至约600托的压力下实施。ash3与dcs的流速的比率可以小于约50％以控制掺杂剂浓度。在一些实施例中，蚀刻工艺l1ae可以包括hcl和氮(n2)。在一些实施例中，蚀刻工艺l1ae可以在约650℃至约750℃的温度下和约10托至约500托的压力下实施。沉积工艺l1ad中hcl的流速与蚀刻工艺l1ae中hcl的流速的比率可以在约10％至约30％范围内，以在凹槽810的侧壁上具有比在凹槽810的底部上小的第一外延层207a的厚度。在沉积工艺l1ad和蚀刻工艺l1ae之后，可以在凹槽810中共形形成第一外延层207a，如图10和图11中所示。凹槽810的侧壁上的第一外延层207a与凹槽810的底部的厚度的比率可以在约5％至约30％范围内。因此，随后形成的第二外延层209a可以在n型s/d外延结构110a(图2中所示)中实现更大的体积，并且可以降低n型s/d外延结构110a的电阻。在一些实施例中，第一外延层207a可以沿y轴具有在约10nm至约40nm范围内的宽度207aw。在一些实施例中，第一外延层207a的顶面可以位于鳍结构108的顶面下方约5nm至约15nm处，以允许s/d接触结构落在图2中所示的第二外延层209a上并且避免掺杂剂损失和接触电阻增加。
59.第一外延层207a的形成随后可以是第二外延层209a的形成。如图7中所示，沉积工艺l2ad可以从时间t4至时间t5持续约50s至约300s外延生长第二外延层209a(如图12和图13中所示)，随后是从t5至时间t6持续约10s至约80s的蚀刻工艺l2ae。在一些实施例中，沉积工艺l2ad可以包括前体，诸如作为si前体的硅烷(sih4)、作为n型掺杂剂前体的ph3、hcl和氢(h2)。在一些实施例中，沉积工艺l2ad可以在约600℃至约700℃范围内的温度下和约10托至约600托的压力下实施。使用sih4和ph3的前体代替dcs和ash3可以增加第二外延层209a的掺杂剂浓度并且降低n型s/d外延结构110a的电阻(图2和图4中所示)。在沉积工艺l2ad中，sih4的流速与ph3的流速的比率可以在约1至约4范围内以增加掺杂剂浓度。在一些实施例中，蚀刻工艺l2ae可以在约600℃至约700℃范围内的温度下和约10托至约500托的压力下实施。在一些实施例中，蚀刻工艺l2ae可以包括hcl和sih4。sih4与hcl的流速的比率可以
在约20％至约80％范围内以减慢第二外延层209a的蚀刻速率并且形成具有更大尺寸的高掺杂第二外延层209a。在沉积工艺l2ad和蚀刻工艺l2ae之后，可以在凹槽810中形成第二外延层209a，如图12和图13中所示。在一些实施例中，第二外延层209a可以沿y轴具有在约20nm至约30nm范围内的宽度209aw。
60.第二外延层209a的形成随后可以是第三外延层211a的形成。如图7中所示，沉积工艺l3ad可以从时间t6至时间t7持续约20s至约100s外延生长第三外延层211a(如图14和图15中所示)，随后是从t7至时间t8持续约20s至约80s的蚀刻工艺l3ae。在一些实施例中，沉积工艺l3ad可以包括前体，诸如作为si前体的二氯硅烷(dcs)、作为n型掺杂剂前体的ph3、hcl和氢(h2)。在一些实施例中，沉积工艺l3ad可以在约650℃至约750℃范围内的温度下和约10托至约600托的压力下实施。在一些实施例中，蚀刻工艺l3ae可以在约700℃至约780℃的温度下和约5托至约50托的压力下实施。在一些实施例中，蚀刻工艺l3ae可以包括hcl和geh4。hcl与geh4的流速的比率可以在约2至约5范围内以增加第三外延层211a的蚀刻速率并且外延生长具有期望小平面(例如，110小平面)的n型s/d外延结构110a(图4和图15中所示)。此外，用于蚀刻工艺l3ae的利用geh4的更高温度蚀刻可以提高第三外延层211a中掺杂剂的活性并且降低与s/d接触结构的接触电阻。在沉积工艺l3ad和蚀刻工艺l3ae之后，可以在第二外延层209a上形成第三外延层211a，如图14和图15中所示。在一些实施例中，n型s/d外延结构110a(图4和图15中所示)可以具有锥形形状并且可以沿y轴具有约25nm至约40nm范围内的水平尺寸110aw(例如，宽度)。水平尺寸110aw与鳍高度108h的比率可以在约55％至约95％范围内。在一些实施例中，如图14中所示，n型s/d外延结构110a沿x轴的截面面积可以覆盖由栅极间隔118s和凹进深度810r限定的凹进体积的约30％至约70％。n型s/d外延结构110a(图4中所示)的这些优化尺寸和轮廓可以减少sce、减少外延缺陷、降低外延结构电阻和接触电阻，并因此提高器件性能和工艺良率。
61.在一些实施例中，沉积工艺l1ad期间的温度可以高于沉积工艺l2ad。沉积工艺l2ad期间的温度可以低于沉积工艺l3ad。沉积工艺l1ad期间的温度可以类似于沉积工艺l3ad。在一些实施例中，沉积工艺l1ad和l2ad可以分别具有比蚀刻工艺l1ae和l2ae低的温度。沉积工艺l1ad和l2ad与蚀刻工艺l1ae和l2ae之间的温差可以在约10℃至约20℃范围内。可以调节沉积工艺和蚀刻工艺的工艺条件，诸如温度、压力和前体流速，以优化n型s/d外延结构110a的尺寸和轮廓。
62.参考图5，在操作550中，可以形成与第二鳍结构相邻的第二间隔件结构。第二间隔件结构在隔离层之上具有比第一高度大的第二高度。例如，如图17和图18中所示，可以选择性蚀刻finfet 105b上的间隔件层120的部分和鳍结构108的部分以形成与鳍结构108的相对侧壁相邻的一对间隔件结构120b。间隔件结构120b可以在sti区域106之上具有比垂直尺寸120ah大的垂直尺寸120bh(例如，高度)。间隔件结构120b可以包括与鳍结构108相邻的介电层120b-1和介电层120b-1上的介电层120b-2。介电层120b-1和120b-2可以分别包括与介电层120a-1和120a-2相同的介电材料。间隔件结构120b可以具有与间隔件结构120a相同的轮廓以形成对称的p型s/d外延结构110b。
63.在一些实施例中，可以使用相同的干蚀刻工艺选择性蚀刻finfet 105b上的间隔件层120和鳍结构108以形成间隔件结构120b。在一些实施例中，如图17和图18中所示，可以优化干蚀刻工艺条件，以比间隔件层120高的蚀刻速率去除鳍结构108。finfet 105b上的鳍
结构108和间隔件层120之间的蚀刻选择性可以在约2至约8范围内。因此，在干蚀刻工艺之后，可以完全去除sti区域106之上的鳍结构108并且可以在鳍结构的相对侧壁上形成在sti区域106之上具有约5nm至约15nm的垂直尺寸120bh的一对间隔件结构120b。在一些实施例中，垂直尺寸120ah与垂直尺寸120bh的比率可以在约40％至约95％范围内。
64.在一些实施例中，finfet 105b上的间隔件层120可以具有与finfet 105a上的间隔件层120基本相同的蚀刻速率，而finfet 105b上的鳍结构108可以具有比finfet 105a上的鳍结构108高的蚀刻速率。在一些实施例中，finfet 105b上的鳍结构108可以包括与finfet 105a上的鳍结构108不同的材料，并因此可以具有比finfet 105a上的鳍结构108高的蚀刻速率。例如，finfet 105a上的鳍结构108可以包括硅并且finfet 105b上的鳍结构108可以包括硅锗。在一些实施例中，finfet 105b上的鳍结构108可以包括与finfet 105a上的鳍结构108相同的材料，诸如硅。可以针对finfet 105b上的鳍结构108调整干蚀刻工艺的工艺条件以具有比finfet 105a上的鳍结构108高的蚀刻速率。在一些实施例中，用于finfet 105a和finfet 105b上的鳍结构108的干蚀刻工艺可以在不同的工艺室中进行，并且可以针对finfet 105a或finfet 105b调整干蚀刻工艺的工艺条件(例如，增加用于finfet 105b的蚀刻时间)。在一些实施例中，finfet 105b上的鳍结构108的蚀刻速率与finfet 105a上的鳍结构108的蚀刻速率的比率可以在约2至约5范围内。如果比率小于约2或大于约5，则垂直尺寸120ah与垂直尺寸120bh的比率可能不在约40％至约95％范围内，并因此s/d外延结构110a和110b的尺寸和轮廓可能没有优化。
65.在一些实施例中，在鳍结构108的干蚀刻之后，可以在鳍结构108中形成凹槽1710并且凹进深度1710r沿z轴可以在约40nm至约70nm范围内。去除的鳍部分108*可以由图18中的虚线框指示。凹进深度1710r与鳍高度108h的比率可以在约95％至约120％范围内。如果凹进深度1710r小于约40nm，或者比率小于约95％，则随后形成的p型s/d外延结构110b的体积会减少并且p型s/d外延结构的电阻110b可能增加。如果凹进深度1710r大于约70nm，或者比率大于约120％，则可能引入sce并且器件性能可能降低。
66.在一些实施例中，类似于n型s/d外延结构110a，间隔件结构120b和鳍结构108的部分凹进的部分的尺寸和轮廓会影响随后形成的p型s/d外延结构110b的尺寸和轮廓。可以调整干蚀刻工艺的工艺条件以实现间隔件结构120a-120b和鳍结构108的部分凹进的部分的优化尺寸和轮廓，这可以控制具有优化尺寸和轮廓的s/d外延结构110a-110b的形成。在一些实施例中，由栅极间隔118s和凹进深度1710r限定的区域可以表示用于p型s/d外延结构110b填充的凹进体积。
67.参考图5，在操作560中，在第二鳍结构上形成与第二间隔件结构相邻的第二外延结构。第二外延结构包括与第一类型掺杂剂不同的第二类型掺杂剂。例如，如图16和图19至图24中所示，可以在鳍结构108上形成与间隔件结构120b相邻的p型s/d外延结构110b。p型s/d外延结构110b可以包括与n型s/d外延结构110a中的n型掺杂剂不同的p型掺杂剂，诸如b。形成p型s/d外延结构110b可以包括：在鳍结构108的部分凹进的部分上形成第一外延层207b；在第一外延层207b上形成第二外延层209b；以及在第二外延层209b上形成第三外延层211b。
68.参考图16，在形成第一外延层207b之前，半导体器件100可以在约25℃至约250℃范围内的温度下从时间t0至时间t1持续约80s至约400s利用氨(nh3)、三氟化氮(nf3)和氩气
(ar)的等离子体预清洁以去除表面残留。在预清洁工艺之后，第一晶种层207b-1和第二晶种层207b-2可以通过从时间t1至时间t2持续约30s至约80s的沉积工艺形成。在一些实施例中，沉积工艺可以在约600℃至约650℃范围内的温度下和约10托至约50托的压力下实施。在一些实施例中，沉积工艺可以包括前体，诸如作为si前体的二氯硅烷(dcs)、作为ge前体的geh4以及hcl。在一些实施例中，第一晶种层207b-1可以包括si并且第二晶种层207b-2可以包括sige。在一些实施例中，第一外延层207b可以包括具有ge浓度梯度的晶种层的堆叠件。
69.第一晶种层207b-1和第二晶种层207b-2的形成随后可以是外延层207b-3的形成。如图16中所示，沉积工艺l1bd可以从时间t2至时间t3持续约30s至约80s外延生长外延层207b-1(如图19和图20中所示)，随后是从t3至时间t4持续约5s至约20s的蚀刻工艺l1be。在一些实施例中，沉积工艺l1bd可以包括前体，诸如作为si前体的二氯硅烷(dcs)和sih4、作为ge前体的geh4、作为p型掺杂剂前体的乙硼烷(b2h6)以及hcl。在一些实施例中，沉积工艺l1bd可以在约600℃至约650℃范围内的温度下和约10托至约50托的压力下实施。沉积工艺l1bd可以在前体之间具有恒定的气体比率。在一些实施例中，蚀刻工艺l1be可以包括hcl。在一些实施例中，蚀刻工艺l1be可以在约600℃至约650℃范围内的温度下和约10托至约50托的压力下实施。
70.在形成第一晶种层207b-1和第二晶种层207b-2、沉积工艺l1bd和蚀刻工艺l1be之后，可以在凹槽1710中共形形成第一外延层207b，如图19和图20中所示。凹槽1710的侧壁上的第一外延层207b与凹槽1710的底部的厚度的比率可以在约70％至约90％范围内。因此，随后形成的第二外延层209b可以在p型s/d外延结构110b中实现更大的体积。在一些实施例中，第一外延层207b的顶面可以位于鳍结构108的顶面下方约5nm至约15nm处，以允许s/d接触结构落在第二外延层209b上并且避免掺杂剂损失和接触电阻增加。
71.第一外延层207b的形成随后可以是第二外延层209b的形成。如图16中所示，沉积工艺l2bd可以从时间t4至时间t5持续约50s至约300s外延生长第二外延层209b(如图21和图22中所示)，随后是从t5至时间t6持续约10s至约80s的蚀刻工艺l2be。在一些实施例中，沉积工艺l2bd可以包括前体，诸如作为si前体的dcs、作为ge前体的geh4、作为p型掺杂剂前体的b2h6以及hcl。si前体可以包括没有sih4的dcs，以用于控制掺杂剂浓度。在一些实施例中，沉积工艺l2bd可以在约600℃至约650℃范围内的温度下和约10托至约50托的压力下实施。沉积工艺l2bd可以具有掺杂剂前体流速的线性斜坡以在第二外延层209b中形成梯度掺杂。在一些实施例中，第二外延层209b(图21和图22中所示)可以包括多个子层，诸如具有p型掺杂剂梯度浓度的第一外延子层、第二外延子层和第三外延子层。在一些实施例中，蚀刻工艺l2be可以在约600℃至约650℃范围内的温度下和约10托至约50托的压力下实施。在一些实施例中，蚀刻工艺l2be可以包括hcl。在沉积工艺l2bd和蚀刻工艺l2be之后，可以在凹槽1710中形成第二外延层209b，如图21和图22中所示。
72.第二外延层209b的形成随后可以是第三外延层211b的形成。如图16中所示，沉积工艺l2bd可以从时间t6至时间t7持续约20s至约100s外延生长第三外延层211b(图21和图22中所示)，随后是从t7至时间t8持续约10s至约50s的蚀刻工艺l3be。在一些实施例中，沉积工艺l3bd可以包括前体，诸如作为si前体的dcs、作为ge前体的geh4、作为p型掺杂剂前体的b2h6以及hcl。沉积工艺l3bd可以在前体之间具有恒定的气体比率。在一些实施例中，沉积
工艺l3bd可以在约600℃至约650℃范围内的温度下和约10托至约50托的压力下实施。在一些实施例中，蚀刻工艺l3be可以在约600℃至约650℃范围内的温度下和约5托至约50托的压力下实施。在一些实施例中，蚀刻工艺l3be可以包括hcl和geh4以增加第三外延层211b的蚀刻速率并且外延生长具有期望小平面(例如，111小平面)的p型s/d外延结构110b(图4和图24中所示)。在沉积工艺l3bd和蚀刻工艺l3be之后，可以在第二外延层209b上形成第三外延层211b，如图23和图24中所示。第三外延层211b可以用作覆盖层以防止掺杂剂从高掺杂的第二外延层209b向外扩散。在一些实施例中，p型s/d外延结构110b(图4和图24中所示)可以具有菱形形状并且可以沿y轴具有约20nm至约40nm范围内的水平尺寸110bw(例如，宽度)。水平尺寸110bw与鳍高度108h的比率可以在约55％至约95％范围内。在一些实施例中，如图23中所示，p型s/d外延结构110b沿x轴的截面面积可以覆盖由栅极间隔118s和凹进深度1710r限定的凹进体积的约30％至约70％。p型s/d外延结构110b(图4中所示)的这些优化尺寸和轮廓可以减少sce、减少外延缺陷、降低外延结构电阻和接触电阻，并因此提高器件性能和工艺良率。
73.在一些实施例中，第一晶种层207b-1和第二晶种层207b-2的沉积期间的温度可以高于沉积工艺l1bd期间的温度。沉积工艺l1bd期间的温度可以高于沉积工艺l2bd期间的温度。沉积工艺l2bd期间的温度可以低于沉积工艺l3bd期间的温度。第一晶种层207b-1和第二晶种层207b-2的沉积期间的温度可以类似于沉积工艺l3bd期间的温度。在一些实施例中，沉积工艺之间的温差可以在约10℃至约20℃范围内。在一些实施例中，沉积工艺之间的压差可以在从约10托至约20托范围内。在一些实施例中，用于n型s/d外延结构110a的沉积工艺可以具有比用于p型s/d外延结构110b的沉积工艺高的压力和高的温度。在一些实施例中，可以优化s/d外延结构110a-110b的沉积和蚀刻工艺的工艺条件以形成具有优化体积和尺寸的n型s/d外延结构110a和p型s/d外延结构110b，以减少外延缺陷、降低外延结构电阻和接触电阻，并因此提高器件性能和工艺良率。在一些实施例中，具有优化尺寸和轮廓的n型和p型s/d外延结构110a-110b的半导体器件100可以将工艺良率提高约2％至约20％并且将器件性能提高约2％至约10％。
74.本发明中的各个实施例提供了用于在半导体器件100上形成具有优化尺寸的s/d外延结构110a-110b的示例性方法。本发明中的示例性方法可以在鳍结构108上形成间隔件层120。如图1至图4中所示，鳍结构108可以由sti区域106分隔开并且可以在sti区域106之上具有鳍高度108h。在一些实施例中，间隔件层120可以包括氮化硅层和碳氮化硅层。可以选择性去除finfet 105a上的间隔件层120和鳍结构108的部分以形成与鳍结构108的侧壁相邻的间隔件结构120a。间隔件结构120a可以在sti区域106之上具有垂直尺寸120ah。垂直尺寸120ah与鳍高度108h的比率可以在约5％至约45％范围内。可以在鳍结构108上和间隔件结构120a之间形成具有优化尺寸的锥形形状的n型s/d外延结构110a。n型s/d外延结构110a可以具有水平尺寸110aw，并且水平尺寸110aw与鳍高度108h的比率可以在约55％至约95％范围内。可以选择性去除finfet 105b上的间隔件层120和鳍结构108的部分以形成与鳍结构108的侧壁相邻的间隔件结构120b。间隔件结构120b可以在sti区域106之上具有比垂直尺寸120ah大的垂直尺寸120bh。垂直尺寸120ah与垂直尺寸120bh的比率可以在约40％至约95％范围内。可以在鳍结构108上和间隔件结构120b之间形成具有优化尺寸的菱形形状的p型s/d外延结构110b。p型s/d外延结构110b可以具有水平尺寸110bw，并且水平尺寸
110bw与鳍高度108h的比率可以在约55％至约95％范围内。p型s/d外延结构110b可以具有与n型s/d外延结构110a不同类型的掺杂剂。通过控制间隔件结构120a-120b的尺寸和轮廓以及s/d外延结构110a-110b的生长工艺，n型s/d外延结构110a和p型s/d外延结构110b都可以具有优化的尺寸和轮廓，以减少sce、减少外延缺陷、提高器件性能并且提高工艺良率。
75.在一些实施例中，方法包括：在衬底上形成第一鳍结构和第二鳍结构；在第一鳍结构和第二鳍结构上形成间隔件层；形成与第一鳍结构相邻的第一间隔件结构；在第一鳍结构上形成与第一间隔件结构相邻的第一外延结构；形成与第二鳍结构相邻的第二间隔件结构；以及在第二鳍结构上形成与第二间隔件结构相邻的第二外延结构。第一鳍结构和第二鳍结构由隔离层分隔开。第一间隔件结构在隔离层之上具有第一高度。第一外延结构包括第一类型掺杂剂。第二间隔件结构在隔离层之上具有比第一高度大的第二高度。第二外延结构包括与第一类型掺杂剂不同的第二类型掺杂剂。
76.在一些实施例中，形成所述间隔件层包括：在所述第一鳍结构和所述第二鳍结构上沉积第一介电材料层；以及在所述第一介电材料层上沉积与所述第一介电材料不同的第二介电材料层。在一些实施例中，形成所述间隔件层包括：在所述第一鳍结构和所述第二鳍结构上沉积氮化硅层；以及在所述氮化硅层上沉积碳氮化硅层。在一些实施例中，形成所述第一间隔件结构包括：以第一蚀刻速率去除所述间隔件层的位于所述第一鳍结构上的部分；以及以比所述第一蚀刻速率大的第二蚀刻速率去除所述第一鳍结构的部分。在一些实施例中，形成所述第二间隔件结构包括：以第一蚀刻速率去除所述间隔件层的位于所述第二鳍结构上的部分；以及以比所述第一蚀刻速率大的第二蚀刻速率去除所述第二鳍结构的部分。在一些实施例中，形成所述第一间隔件结构和形成所述第二间隔件结构包括：以第一蚀刻速率去除所述第一鳍结构的部分；以及以第二蚀刻速率去除所述第二鳍结构的部分，其中，所述第一蚀刻速率与所述第二蚀刻速率的比率在约2至约5范围内。在一些实施例中，形成所述第一外延结构包括：形成具有第一掺杂剂浓度的第一外延层；形成具有比所述第一掺杂剂浓度大的第二掺杂剂浓度的第二外延层；以及形成具有比所述第二掺杂剂浓度小的第三掺杂剂浓度的第三外延层。在一些实施例中，形成所述第一外延结构和形成所述第二外延结构包括：外延生长具有(110)小平面的所述第一外延结构；以及外延生长具有(111)小平面的所述第二外延结构。
77.在一些实施例中，方法包括：在衬底上形成第一鳍结构和第二鳍结构；在第一鳍结构和第二鳍结构上形成栅极结构；在第一鳍结构和第二鳍结构、隔离层以及栅极结构上形成间隔件层；在第一鳍结构的相对侧壁上形成第一对间隔件结构；以及在第一鳍结构上以及第一对间隔件结构之间形成第一外延结构。方法还包括：在第二鳍结构的相对侧壁上形成第二对间隔件结构；以及在第二鳍结构上以及第二对间隔件结构之间形成第二外延结构。第一鳍结构和第二鳍结构由隔离层分隔开。第一对间隔件结构在隔离层之上具有第一高度。第一外延结构包括第一类型掺杂剂。第二对间隔件结构在隔离层之上具有比第一高度大的第二高度。第二外延结构包括与第一类型掺杂剂不同的第二类型掺杂剂。
78.在一些实施例中，形成所述间隔件层包括：在所述第一鳍结构和所述第二鳍结构、所述隔离层以及所述栅极结构上沉积第一介电材料层；以及在所述第一介电材料层上沉积与所述第一介电材料不同的第二介电材料层。在一些实施例中，形成所述第一对间隔件结构包括以相同的蚀刻速率去除所述第一介电材料层和所述第二介电材料层。在一些实施例
中，形成所述第一对间隔件结构包括：以第一蚀刻速率去除所述间隔件层的位于所述第一鳍结构的所述相对侧壁上的部分；以及以比所述第一蚀刻速率大的第二蚀刻速率去除所述第一鳍结构的位于所述隔离层之上的部分。在一些实施例中，形成所述第一对间隔件结构包括：以相同的蚀刻速率去除所述间隔件层的位于所述第一鳍结构的第一侧壁和第二侧壁上的部分，其中，所述第一侧壁与所述第二侧壁相对。在一些实施例中，形成所述第一对间隔件结构和形成所述第二对间隔件结构包括：以第一蚀刻速率去除所述第一鳍结构的位于所述隔离层之上的部分；以及以第二蚀刻速率去除所述第二鳍结构的位于所述隔离层之上的部分，其中，所述第一蚀刻速率与所述第二蚀刻速率的比率在约2至约5范围内。
79.在一些实施例中，半导体器件包括：第一鳍结构和第二鳍结构，位于衬底上；隔离层，位于第一鳍结构和第二鳍结构之间；第一外延结构和第二外延结构，第一外延结构位于第一鳍结构上，第二外延结构位于第二鳍结构上；以及第一间隔件结构和第二间隔件结构，第一间隔件结构与第一外延结构相邻并且在隔离层之上具有第一高度，并且第二间隔件结构与第二外延结构相邻并且在隔离层之上具有第二高度。第一外延结构包括第一类型掺杂剂，并且第二外延结构包括与第一类型掺杂剂不同的第二类型掺杂剂。第一高度小于第二高度。
80.在一些实施例中，所述第一高度与所述第二高度的比率在约40％至约95％范围内。在一些实施例中，所述第一鳍结构和所述第二鳍结构在所述隔离层之上具有第三高度；以及所述第一高度或所述第二高度与所述第三高度的比率在约5％至约45％范围内。在一些实施例中，所述第一鳍结构和所述第二鳍结构具有第三高度；所述第一外延结构具有第一宽度并且所述第二外延结构具有第二宽度；以及所述第一宽度或所述第二宽度与所述第三高度的比率在约55％至约95％范围内。在一些实施例中，所述第一外延结构具有锥形形状，并且所述第二外延结构具有菱形形状。在一些实施例中，所述第一外延结构在所述第一鳍结构的顶面之上具有第三高度。所述第二外延结构在所述第二鳍结构的顶面之上具有第四高度；以及所述第四高度大于所述第三高度。
81.应该理解，详细描述部分而不是本发明的摘要部分旨在用于解释权利要求。本发明的摘要部分可以阐述发明人所设想的本发明的一个或多个但不是所有可能的实施例，并因此不旨在以任何方式限制从属权利要求。
82.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。