三维存储器件及其制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种三维存储器件及其制备方法。


背景技术：

2.为了实现三维存储器件中沟道结构中的沟道层与三维存储器件之外的外部电路的电连通，通常通过以下方法来实现，首先利用金属接触柱将沟道层与电引出衬垫相连接，然后使电引出衬垫与外部电路相连接。其中，在沟道层与金属接触柱之间还设置有多晶硅层作为沟道层与金属接触柱的中间桥梁，然而，多晶硅层与沟道层直连的电阻较大，造成沟道层与外部电路之间的电阻较大；此外多晶硅层与沟道层直接连接的难度较大，难以形成牢固的连接。


技术实现要素：

3.为解决现有存在的技术问题至少一种，本发明实施例提出一种三维存储器件及其制备方法。
4.本发明实施例的第一方面提供了一种三维存储器件，包括：
5.层叠结构；
6.贯穿所述层叠结构的多个沟道结构，所述沟道结构至少包括沟道层；其中，所述沟道层的材料包含硅；
7.连接层，所述连接层与所述沟道层接触；其中，所述连接层的材料包括金属硅化物。
8.上述方案中，所述连接层用于与电引出衬垫电连接。
9.上述方案中，所述三维存储器件还包括覆盖所述连接层的半导体层；所述半导体层用于将所述连接层电连接至所述电引出衬垫。
10.上述方案中，所述连接层的材料包括硅化镍。
11.上述方案中，所述连接层包括第一部分和第二部分；其中，
12.所述第一部分延伸至所述沟道层中，且所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；
13.所述第二部分覆盖所述层叠结构和所述沟道结构。
14.上述方案中，所述连接层包括第一部分和第二部分；其中，
15.所述三维存储器件还包括位于所述层叠结构和所述第二部分之间的衬底；所述沟道结构贯穿所述衬底，所述衬底的材料包括硅；
16.所述第一部分延伸至所述沟道层中，且所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；
17.所述第二部分覆盖所述衬底和所述沟道结构。
18.上述方案中，所述连接层包括第一部分和第二部分；其中，
19.所述第一部分延伸至所述沟道层中，且所述第一部分的平行于第一平面截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；
20.所述沟道结构还包括延伸出所述堆叠结构的部分；延伸出所述堆叠结构的部分沟道结构与所述第二部分接触；所述第二部分还覆盖所述层叠结构。
21.上述方案中，所述连接层包括第一部分和第二部分；其中，
22.所述第一部分延伸至所述沟道层中，且所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；
23.所述第二部分延伸至所述半导体层中，且所述第二部分平行于所述第一平面的截面形状与所述第一部分的截面形状相同。
24.上述方案中，所述三维存储器件还包括：位于所述连接层上方的金属接触柱，所述金属接触柱用于将所述连接层连接至所述电引出衬垫。
25.本发明实施例的第二方面提供了一种三维存储器件的制备方法，包括：
26.提供半导体结构；所述半导体结构包括衬底、覆盖所述衬底表面的层叠结构以及贯穿所述层叠结构且延伸至所述衬底的沟道结构；其中，所述沟道结构至少包括沟道层；所述衬底和所述沟道层的材料至少包括硅；
27.去除至少部分所述衬底，以暴露部分所述沟道层；
28.形成与暴露的部分所述沟道层接触的连接层；所述连接层的材料包括金属硅化物。
29.上述方案中，所述连接层用于与电引出衬垫电连接。
30.上述方案中，所述方法还包括：
31.在所述连接层上形成半导体层；所述连接层通过所述半导体层与电引出衬垫电连接。
32.上述方案中，所述连接层的材料包括硅化镍。
33.上述方案中，所述去除至少部分所述衬底，以暴露部分所述沟道层，包括：
34.去除全部的衬底，以暴露部分所述沟道层；其中，在去除所述衬底时，将延伸至所述衬底的沟道结构一起去除。
35.上述方案中，所述方法还包括：在形成所述连接层前，形成覆盖所述层叠结构和沟道结构的牺牲半导体层；所述牺牲半导体层的材料包括硅；
36.所述连接层包括第一部分和第二部分；所述形成与暴露的部分所述沟道层接触的连接层，包括：
37.形成覆盖所述牺牲半导体层的金属层；
38.在第一温度下，使所述金属层与部分所述沟道层进行硅化反应，以在部分所述沟道层中形成所述连接层的第一部分，同时在所述金属层和所述牺牲半导体层中形成所述连接层的第二部分；其中，所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；所述第二部分覆盖所述层叠结构和所述沟道结构。
39.上述方案中，所述去除至少部分所述衬底，以暴露部分所述沟道层，包括：
40.去除部分的衬底，以暴露部分所述沟道层；其中，在去除所述衬底时，将延伸至所述衬底中的沟道结构一起去除。
41.上述方案中，所述连接层包括第一部分和第二部分；所述形成与暴露的部分所述沟道层接触的连接层，包括：
42.形成覆盖剩余衬底和所述暴露的部分沟道层的金属层；
43.在第一温度下，使所述金属层与部分所述沟道层进行硅化反应，以在部分所述沟道层中形成所述连接层的第一部分，同时在所述金属层中形成所述连接层的第二部分；其中，所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；所述第二部分覆盖所述剩余衬底和所述沟道结构。
44.上述方案中，所述沟道结构包括沟道孔及沿所述沟道孔径向依次设置的栅介质层、电荷存储层、隧穿层和沟道层；
45.所述去除至少部分所述衬底，以暴露部分所述沟道层，包括：
46.去除全部的衬底，以暴露延伸至所述衬底中的沟道结构和层叠结构；
47.去除延伸至所述衬底中的沟道结构的栅介质层、电荷存储层、隧穿层，以暴露伸至所述衬底中的沟道结构的沟道层。
48.上述方案中，所述方法还包括：在形成所述连接层前，形成覆盖所述层叠结构和沟道层的牺牲半导体层；所述牺牲半导体层的材料包括硅；
49.所述连接层包括第一部分和第二部分；所述形成与暴露的部分所述沟道层接触的连接层，包括：
50.形成覆盖所述牺牲半导体层的金属层；
51.在第一温度下，使所述金属层与部分所述沟道层进行硅化反应，以在未暴露的部分沟道层中形成所述连接层的第一部分，同时在所述金属层和所述暴露的部分沟道层中形成所述连接层的第二部分；其中，所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；所述第二部分覆盖所述层叠结构和伸至所述衬底中的沟道结构。
52.上述方案中，所述去除至少部分所述衬底，以暴露部分所述沟道层，包括：
53.去除全部的衬底，以暴露部分所述沟道层；其中，在去除所述衬底时，将延伸至所述衬底的沟道结构一起去除。
54.上述方案中，所述连接层包括第一部分和第二部分；所述形成与暴露的部分所述沟道层接触的连接层，包括：
55.形成覆盖所述暴露的部分沟道层的金属层；
56.在第一温度下，使所述金属层与部分所述沟道层进行硅化反应，以形成所述连接层的第一部分，同时在所述金属层中形成所述连接层的第二部分；其中，所述第一部分的平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；所述第二部分平行于所述第一平面的的截面形状与所述第一部分的截面形状相同。
57.上述方案中，所述方法还包括：
58.在所述连接层上方形成金属接触柱，以将所述连接层电连接至所述电引出衬垫。
59.本发明实施例提供了一种三维存储器件及其制造方法。其中，三维存储器件包括：层叠结构；贯穿所述层叠结构的多个沟道结构，所述沟道结构至少包括沟道层；其中，所述沟道层的材料包含硅；连接层，所述连接层与所述沟道层接触；其中，所述连接层的材料包括金属硅化物。本发明实施例中，由于将连接层作为沟道层与外部电路相连接的作为中间桥梁，而连接层的材料包括金属硅化物，由于金属硅化物的电阻低，因此能够降低沟道层至外部电路之间的电阻；此外，由于金属硅化物具有较好的热稳定性，因此，在后续可能的热处理工艺中保持不被分解以及脱落，从而实现更牢固的连接。
附图说明
60.图1为本发明实施例提供的一种三维存储器件的结构示意图；
61.图2a至图2l为本发明实施例提供的一种三维存储器件的制备过程的剖面示意图；
62.图3a至图3c为本发明实施例提供的另一种三维存储器件的三种结构示意图；
63.图4为本发明实施例提供的包括金属接触柱的另一种三维存储器件结构示意图；
64.图5a至图5c为本发明实施例提供的又一种三维存储器件的三种结构示意图；
65.图6为本发明实施例提供的包括金属接触柱的又一种三维存储器件结构示意图；
66.图7为本发明实施例提供的再一种三维存储器件结构示意图；
67.图8为图7所示的虚线框部分的局部示意图；
68.图9为本发明实施例提供的三维存储器件的制备方法流程图；
69.图10为本发明实施例提供的半导体结构的结构的示意图；
70.图11a至11g为本发明实施例提供的另一种三维存储器件的制备过程的剖面结构的示意图一；
71.图12a至12f为本发明实施例提供的另一种三维存储器件的制备过程的剖面结构的示意图二；
72.图13a至13f为本发明实施例提供的另一种三维存储器件的制备过程的剖面结构的示意图三；
73.图14a至14f为本发明实施例提供的再一种三维存储器件的制备过程的剖面结构的示意图四。
具体实施方式
74.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
75.在本发明的描述中，术语“内”、“外”、“纵向”、“横向”、“上”、“下”、“顶”、“底”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不应当理解为对本发明的限制。
76.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关
系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
77.在三维存储器件中，为了降低沟道结构中的沟道层与电引出衬垫之间的电阻，同时为了实现沟道层与电引出衬垫之间更好的连接，参考图1，一些实施例中的做法是在沟道层101与电引出衬垫(在图1中，经由金属接触柱103与三维存储器件10连接)之间增设一层多晶硅层102，之后再在该多晶硅层102之上设置金属接触柱103，由此沟道层101与电引出衬垫之间实现电连接。
78.结合图2a至图2l，上述结构的具体制备方法按如下步骤进行：
79.提供如图2a所示的半导体结构；具体而言，半导体结构包括衬底1001、位于衬底1001上的层叠结构1002。
80.在一些实施例中，衬底1001可以为具有任何适合半导体衬底，例如单晶单层衬底、多晶硅单层衬底、多晶硅与金属的多层衬底等。
81.对于层叠结构1002，可以通过交替地形成多个绝缘层和多个栅极层。
82.需要说明的是，可以首先形成两个交替堆叠的第一介质层1002a和第二介质层1002b，例如第一介质层1002a为氧化硅，第二介质层1002b为氮化硅。在一些实施例中，第二介质层1002b在后续工艺中被导电层所取代进而形成栅极层，因此，第二介质层1002b也被称为牺牲层。
83.第一介质层1002a和第二介质层1002b可通过一个或多个薄膜沉积工艺而形成，包括但不限于化学气相沉积、物理气相沉积或原子层沉积或其任意组合。
84.需要说明的是，第一介质层1002a和/或第二介质层1002b可以包括任何适合的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素包括但不限于钨、钴、铜、铝、掺杂硅、硅化物或其任意组合。在一些实施例中，第一介质层1002a为可以为氧化硅层，第二介质层1002b可以为氮化硅层。
85.接下来，结合图2b，形成贯穿所述层叠结构1002且延伸至衬底1001的凹槽1003。凹槽1003可以通过以下一系列工艺来形成：图案化光阻以及刻蚀层叠结构1002及部分衬底1001，以及后续的灰化工艺与清洗工艺。用于形成凹槽1003的刻蚀工艺可以是湿法刻蚀、干法刻蚀或其组合。灰化工艺可以是等离子灰化，清洗工艺可以是湿法清洗。
86.需要说明的是，所形成的凹槽的下部形状可以是圆柱形，也可以是具有倒拱形的形状。
87.随后，结合图2c，在凹槽1003中形成沟道结构1004，具体地，在凹槽1003的底部和侧壁依次沉积形成栅介质层1004a、电荷存储层1004b、隧穿层1004c、沟道层1004d，这里的沉积可以包括但不限于如上所述的化学气相沉积、物理气相沉积或原子层沉积或其任意组合。
88.需要说明的是，栅介质层1004a、电荷存储层1004b、隧穿层1004c可以为氧化硅/氮化硅/氧化硅层的组合，其中，栅介质层1004a起阻隔作用；电荷存储层1004b起存储电荷的作用，其中的电荷的存储或移除可以影响半导体沟道的开启/关闭状态和/或电导；来自沟
道层1004d中的电子或电洞可通过隧穿层1004c隧穿至电荷存储层1004b中。
89.进一步，结合图2d，在凹槽1003中形成的沟道结构1004的基础上继续形成填充层1005，填充层1005的材料可以为氧化物层，例如氧化硅层。实际应用中，填充层1005中可以存在有一个或多个空气间隙(图中未示出)。在一些实施例中，填充层1005可通过沉积填充工艺、回刻蚀工艺来形成。
90.接下来，结合图2e，除去沟道结构1004和填充层1005位于沟道孔之外的部分。在一些实施例中，可以通过化学机械研磨工艺来进行。在一些实施例中，沟道结构1004和填充层1005的顶表面可以被平坦化至与层叠结构1002的顶表面齐平。
91.进一步，首先将图2e中的结构倒置，倒置后的结构参考图2f，随后，通过选择性腐蚀去除全部所述衬底1001，此时，位于层叠结构1002上方沟道结构1004至少部分暴露出来，如图2g所示。
92.进一步去除层叠结构1002上方的沟道结构1004中除了沟道层1004d之外的部分，即，去除位于层叠结构1002之上的栅介质层1004a、电荷存储层1004b、隧穿层1004c。具体地，可通过分步湿法腐蚀工艺依次去除位于层叠结构1002之上的部分的栅介质层1004a、电荷存储层1004b、隧穿层1004c，由此得到如图2h所示的结构，其中，在层叠结构1002上方仅暴露出沟道层1004d，以及栅介质层1004a、电荷存储层1004b、隧穿层1004c的断面。
93.随后，在上述结构的基础上形成多晶硅层1006，这里可通过如上所述的沉积法形成多晶硅层1006。
94.进一步，通过平坦化方法使多晶硅层1006的顶表面为平坦结构。得到的结构如图2j所示。在一些实施例中，可以通过化学机械研磨工艺来进行。
95.由于在后续工艺中多晶硅层1006需要与金属接触柱连接，因此，为了增加电连接性能，多晶硅层1006经历低温下进行的非掺杂的多晶硅沉积，并用高剂量离子注入，最后用纳秒激光进行退火等步骤进行浅表面离子激活，由此得到经处理的多晶硅层1006’，如图2k所示。
96.接下来，通过一系列工艺，如形成介质层、图案化光阻以及刻蚀介质层以形成孔结构，并在该孔结构中形成金属接触柱1009。形成介质层、图案化光阻以及刻蚀介质层可通过上述方法进行，而形成金属接触柱可通过物理气相沉积、化学气相沉积等方法进行。在一些实施例中，金属接触柱的材料包括钨。
97.通过上述工艺步骤，制备得到如图2l所示的三维存储器件结构。需要说明的是，图2l的三维存储器件结构与图1中所示的结构本质是相同的，这是由于在制备如图2b所示的凹槽1003时，所形成的凹槽的形状取决于形成容纳填充层1005的凹槽结构1003的工艺。根据不同的工艺条件，延伸至衬底1001的突出部分可以是“笋子头”形状，也可以具有平顶的形状，这取决于形成容纳绝缘层205d的凹槽结构的工艺。
98.在图1(或图2l)所示的结构中，多晶硅层102(或1006'，图2l)与沟道层101(1004d，图2l)的直连电阻较大，且难以形成牢固的结构。
99.为了解决这些问题的至少一个，本发明实施例提供了一种三维存储器件及其制备方法，具体的做法是在沟道层与电引出衬垫之间引进了一层连接层，该连接层的材料包括金属硅化物，因此在实现降低了三维存储器件中沟道层与电引出衬垫之间电阻；同时，由于金属硅化物具有较好的热稳定性，因此，在后续可能的热处理工艺中保持不被分解以及脱
落，从而实现更牢固的连接。
100.以下将结合附图详细说明本发明的三维存储器件及其制备方法。
101.根据本发明实施例的第一方面，结合附图3a至图3c，提供了三维存储器件20a、20b和20c。
102.参考图3a，本发明实施例的三维存储器件20a包括：
103.层叠结构203a；
104.贯穿所述层叠结构203a的多个沟道结构204a，沟道结构204a至少包括沟道层204ad；其中，沟道层204ad的材料包含硅；
105.连接层201a，连接层201a与沟道层204ad接触；其中，连接层201a的材料包括金属硅化物。
106.在一些实施例中，连接层201a用于与电引出衬垫(未示出)电连接。
107.这里，实际应应用中，所述层叠结构203a包括交替堆叠设置的多个绝缘层203aa和多个栅极层203ab。在实际应用时，这些多个绝缘层203aa和多个栅极层203ab的数量例如可以是32层，64层等。为便于理解，附图中的层叠结构的数量是示例性的。
108.多个沟道结构204a贯穿于层叠结构203a之中，在一些实施例中，沟道结构204a至少包括沟道层204ad。在一些典型的存储器结构中，沟道结构304a径向依次包括栅介质层204aa、电荷存储层204ab、隧穿层204ac、沟道层204ad。在一些实施例中，栅介质层204aa、电荷存储层204ab、隧穿层204ac、沟道层204ad的材料分别为氧化硅、氮化硅、氧化硅和多晶硅。
109.需要说明的是，在沟道层204ad所包围的中间部分通常填充有填充结构205a，也称之为绝缘层，用以支撑三维存储结构，从而保持合理的受力。由于填充结构205a通常是通过沉积法进行填充的，因此，在一些情况下，填充结构205a中可能存在有一个或多个空气气隙206a。
110.这里，所述连接层201a作为中间层，其材料为金属硅化物，具有较低的电阻。实际应用中，所述金属硅化物可以包括硅化镍、硅化钛、硅化钨、硅化钴等。
111.在一些实施例中，连接层201a的材料包括硅化镍。
112.可以理解的是，连接层201a的材料包括金属硅化物，由于金属硅化物的电阻低，在沟道层通过该金属硅化物与电引出衬垫之间连接时可以获得较低的接触电阻，从而有利于沟道层的电引出。相较与前一个实施例中，沟道层直接与多晶硅层连接后再连接到电引出衬垫，极大的减小了沟道层引出过程中的接触电阻，从而优化了三维存储器件的电学性能。
113.下面将具体描述连接层几种具体的结构方式。在本发明实施例的三维存储器件20a中，连接层201a包括第一部分201aa和第二部分201ab；其中，第一部分201aa延伸至沟道层204ad中，且第一部分201aa平行于第一平面的截面形状与沟道层204bd的平行于所述第一平面的截面形状相同；这里，由于所述第一平面与层叠结构堆叠的方向垂直，可定义层叠结构堆叠的方向为z方向，如图3a所示，则第一平面为垂直于z方向的平面，可记为xy平面；同时，第二部分201ab覆盖所述层叠结构203a和沟道结构204a。
114.由上述结构可知，由于本发明实施例中的连接层201a的材料包括金属硅化物，相比于图1所对应的实施例中的沟道层(图1中101)与半导体层(图1中102)直接连接，本发明实施例中的金属硅化物起到了连接沟道层204ad和外部电路(图中未示出)的桥梁的作用。
带来的好处是一方面是沟道层与外部电路之间的电阻更低，因此具有更好的导电性能，另一方面，由于金属硅化物具有较好的热稳定性，因此，在后续可能的热处理工艺中保持不被分解以及脱落，从而实现更牢固的连接。
115.以下结合图3b说明本发明实施例三维存储器件20a的一个变形形式20b。
116.参考图3b，该三维存储器件20b中还包括位于层叠结构203b和连接层201b的第二部分201bb之间的衬底207；沟道结构204b贯穿所述衬底207，其中，所述衬底207的材料包括硅；连接层201b包括第一部分201ba和第二部分201bb；其中，第一部分201ba延伸至沟道层204bd中，第一部分201ba的平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面如上所定义；同时，第二部分201bb覆盖衬底207和沟道结构204c。
117.可以理解，本实施例中三维存储器件20b还具有衬底207，而其他结构与上一实施例中的结构类似。因此，三维存储器件20b也能实现沟道层与外部电路之间更低的电阻以及更牢固的连接。
118.以下结合图3c说明本发明实施例三维存储器件20a的又一变形形式20c。
119.参考图3c，三维存储器件20c中的连接层201c包括第一部分201ca和第二部分201cb；其中，第一部分201ca延伸至所述沟道层204cd中，第一部分201ca的平行于第一平面的截面形状与所述沟道层204cd平行于所述第一平面的截面形状相同；所述第一平面如上所定义。
120.沟道结构204c还包括延伸出堆叠结构203c的部分；延伸出堆叠结构203c的部分沟道结构204c与第二部分201cb接触；其中，第二部分201cb还覆盖层叠结构203c。
121.需要说明的是，连接层201c的第二部分201cb覆盖延伸出层叠结构203c的部分沟道结构204c，该部分沟道结构204c可以仅包括填充结构205c(图3c中示出为该种)；该部分沟道结构204c还可以包括填充结构205c及覆盖填充结构205c的部分沟槽层。此外，所延伸突出部分不限于图3c中所示的“笋子头”形状，该突出部分也可以具有平顶的形状，这取决于形成容纳绝缘层205c的凹槽结构的工艺。在这种情况下，三维存储器件20c的连接层201c同样具有与三维存储器件20a/20b的连接层201a/201b相同的效果，这里不再赘述。
122.在一些实施例中，三维存储器件还包括：位于所述连接层上方的金属接触柱，所述金属接触柱用于将所述连接层连接至所述电引出衬垫。例如，在上述三维存储器件20a、20b和20c的结构中，还包括金属接触柱，参考图4，图4为三维存储器件20a’，其结构为在三维存储器件20a上方设置有金属接触柱210的情形，用于将连接层201a连接至电引出衬垫，进而与外部电路连接。形成金属接触柱210的工艺包括一系列如前所述的工艺，例如，形成介质层、图案化光阻以及刻蚀介质层以形成孔结构，并在该孔结构中形成金属接触柱210，这里不再赘述。所形成的金属接触柱210的材料可以包括钨等。
123.对于三维存储器件20b和20c，在它们各自的连接层上方也可形成金属接触柱，在此不再赘述。
124.根据本发明实施例的第二方面，结合附图5a至图5c，提供了三维存储器件30a、30b和30c。
125.对于三维存储器件30a，同时参考图3a和图5a，与图3a所示的三维存储器件20a相比，图5a中三维存储器件30a在连接层301a上方还设置有覆盖连接层301a的半导体层302a；
其中，半导体层302a用于将连接层301a电连接至电引出衬垫。在一些实施例中，半导体层302a的材料包括多晶硅。
126.需要说明的是，半导体层302a的硅通常是低于420℃的低温下沉积而成，这是以避免高温时存储器件中可能含有的铜发生扩散而导致的短路或放电等风险。此外，为了实现更优性能的电连接，半导体层302a的硅还可至少经历高剂量的离子注入以及纳秒激光退火等步骤以进行浅表面离子激活，从而增加半导体层302a的导电性。
127.对于三维存储器件30b，同时参考图3b和图5b，与图3b所示的三维存储器件20b相比，图5b中三维存储器件30b在连接层301b上方还设置有覆盖连接层301b的半导体层302b；其中，半导体层302b用于将连接层301b电连接至电引出衬垫。在一些实施例中，半导体层302b的材料包括多晶硅。
128.需要说明的是，半导体层302b与三维存储器件30a中的半导体层302a是结构和作用是相同的，这里不再赘述。
129.对于三维存储器件30c，同时参考图3c和图5c，与图3c所示的三维存储器件20c相比，图5c中三维存储器件30c在连接层301c上方还设置有覆盖连接层301c的半导体层302c；其中，半导体层302c用于将连接层301c电连接至电引出衬垫。在一些实施例中，半导体层302c的材料包括多晶硅。
130.需要说明的是，半导体层302c与三维存储器件30a中的半导体层302a是结构和作用是相同的，这里不再赘述。
131.类似地，对于三维存储器件30a、30b和30c而言，最终需要将沟道层引出至三维存储器件之外的电路，因此，以三维存储器件30a’为例，上述三维存储器件30a还可包括位于半导体层302a上方的金属接触柱，所述金属接触柱用于将所述半导体层连接至所述电引出衬垫。
132.在一些实施例中，三维存储器件还包括：位于所述半导体层上方的金属接触柱，所述金属接触柱用于将所述半导体层连接至所述电引出衬垫。例如，在上述三维存储器件20a、20b和20c的结构中，还包括金属接触柱，参考图6，图6为三维存储器件30a’，其结构为在三维存储器件30a上方设置有金属接触柱310的情形，用于将半导体层302a连接至电引出衬垫，进而与外部电路连接。形成金属接触柱310的工艺包括一系列如前所述的工艺，例如，形成介质层、图案化光阻以及刻蚀介质层以形成孔结构，并在该孔结构中形成金属接触柱310，这里不再赘述。所形成的金属接触柱310的材料可以包括钨等。
133.根据本发明实施例的第三方面，结合附图7和图8，提供了三维存储器件40，如图7所示。图8为三维存储器件40的连接层201的局部放大图。
134.三维存储器件40与三维存储器件20a’或三维存储器件30a’类似，不同之处在于，连接层401的形状不同，其包括第一部分401a和第二部分401b；其中，第一部分401a延伸至沟道层404d中，且第一部分401a的平行于第一平面的截面形状与沟道层404d平行于所述第一平面的截面形状相同；以堆叠方向为z方向的情况下，第一平面与层叠结构403堆叠的方向z垂直。
135.第二部分401b延伸至半导体层402中，且第二部分401b平行于第一平面的截面形状与第一部分401a的截面形状相同。
136.可以理解的是，从图8所示的局部放大图看，连接层401可以是环形结构，该环形结
构可分为两个部分，其中一个部分可以嵌入到沟道层中，另一部分嵌入到半导体层中。
137.需要说明的是，正是由于上述实施例中连接层401是环形结构，因此位于层叠结构上方部分的表面积较小，因此，不适合直接与后续设置的金属接触柱相连。优选的方式是通过本发明实施例提供的半导体层402作为中间桥梁。这种情况下，沟道层404d依次通过连接层401、半导体层402与金属接触柱相连，进行与外部电路实现电连接。
138.以下将详细说明本发明三维存储器件的制备方法。
139.图9为本发明一个实施例的三维存储器件的制备方法的流程图。
140.对于三维存储器件的制备而言，结合图9，三维存储器件的制备方法包括以下步骤：
141.s101：提供半导体结构，所述半导体结构包括衬底、所述衬底上方的层叠结构、贯穿所述层叠结构且且延伸至所述衬底的沟道结构，其中，所述沟道结构至少包括沟道层；所述衬底或所述沟道层的材料至少包括硅；
142.s102：去除至少部分所述衬底，以暴露部分所述沟道层；
143.s103：形成与暴露的部分所述沟道层接触的连接层；所述连接层的材料包括金属硅化物。
144.在一些实施例中，所述连接层用于与电引出衬垫电连接。
145.上述方法为通过制备连接层与后续工艺所制备的金属接触柱直接连接的方式来实现制备本发明实施例的三维存储器件的方法。
146.由于制备三维存储器件的前段步骤基本相同，步骤s101以所提供的半导体结构包括衬底、所述衬底上方的层叠结构、贯穿所述层叠结构且且延伸至所述衬底的沟道结构开始。上述步骤已经详细说明过，如图2a至2f所示，这里不再赘述。步骤s101所提供的半导体结构的剖面结构示意图如图10所示。
147.在步骤s102中：主要是去除部分所述衬底1001或全部的衬底1001，以暴露部分所述沟道层1004d的断面。步骤s102中去除至少部分所述衬底1001包括多种不同的情况，例如，可包括除去全部的衬底，也可以包括除去部分的衬底。可以理解，所暴露部分沟道层的暴露部位将取决于所除去衬底的部分或方式。不同的情形将在下文中将单独详细描述。
148.在暴露部分所述沟道层后，进行步骤s103，形成与暴露的部分所述沟道层接触的连接层；所述连接层的材料包括金属硅化物。
149.鉴于连接层的多种不同结构，其制造方法也对应不同的去除衬底(s102)和形成相应连接层(s103)的方式。
150.方式一：
151.在一些实施例中，所述去除至少部分所述衬底，以暴露部分所述沟道层，包括：
152.去除全部的衬底，以暴露部分所述沟道层；其中，在去除所述衬底时，将延伸至所述衬底的沟道结构一起去除。
153.在一些实施例中，所述方法还包括：在形成所述连接层前，形成覆盖所述层叠结构和沟道结构的牺牲半导体层；所述牺牲半导体层的材料包括硅；
154.所述连接层包括第一部分和第二部分；所述形成与暴露的部分所述沟道层接触的连接层，包括：
155.形成覆盖所述牺牲半导体层的金属层；
156.在第一温度下，使所述金属层与部分所述沟道层进行硅化反应，以在部分所述沟道层中形成所述连接层的第一部分，同时在所述金属层和所述牺牲半导体层中形成所述连接层的第二部分；其中，所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；所述第二部分覆盖所述层叠结构和所述沟道结构。这里，以图10所示的结构开始，结合图11a至图11g对方式一进行具体说明。
157.如图11a所示，去除至少部分所述衬底1001即去除截面a-a以上的部分，其中，去除的部分为截面a-a以上的部分全部的衬底1001以及延伸至所述衬底1001的沟道结构1004和填充层1005。在这种情况下，可通过平坦化的方式，例如通过化学机械研磨等方式去除截面a-a以上的部分。
158.在这种情况下，平坦化后的结构如图11b所示。
159.随后，形成连接层，这里，参考回图3a，其中，连接层201a包括第一部分201aa和第二部分201ab；所述形成与暴露的部分所述沟道层204ad接触的连接层201a，具体形成连接层包括以下步骤：
160.如图11c所示，形成覆盖所述层叠结构和暴露的部分沟道结构的牺牲半导体层1006；所述牺牲半导体层1006的材料包括硅，如此，可以增加与所沉积的金属反应的硅的量，由此弥补由于沟道层中的与金属反应的硅不足的情况。继续参考图11d，形成覆盖所述牺牲半导体层1006的金属层1007。
161.这里，所沉积的金属可以是镍、钨、钴、钛等。在一些实施例中，所所沉积的金属是镍。这里，由于在存储器件中可能存在其他的铜布线材料，因此，为避免高温(例如420℃以上)下铜扩散带来的短路或放电的风险，而镍和硅在低于上述温度下能够形成稳定而牢固的硅化镍。在一些实施例中，第一温度小于420℃。
162.继续参考图11e，在第一温度下，使所述金属层1007与部分所述沟道层1004d进行硅化反应，以形成所述连接层1100，其中，连接层1100包括第一部分(相当于图3a中的201ab)，同时在所述金属层1007中形成所述连接层的第二部分(相当于图3a中的201ab)。
163.可以理解，通过这种方式，即在沟道结构1004的上方沉积一层金属层1007，使金属层1007的金属与沟道结构1004中的沟道层1004d接触，并且在一定的温度下，使两者发生硅化反应，从而形成金属硅化物。
164.接下来，去除未发生硅化反应的金属层1007。所得到的结构如图11f所示。实际应用中，可以通过湿法刻蚀去除所述未发生硅化反应的金属层。在这一步骤中，上述金属层1007的金属与沟道结构1004中的沟道层1004d反应生成连接层1100。所得结构对应于图3a的三维存储结构20a。
165.之后，可以选择性的在所述连接层上方形成半导体层。如图12f所示，在上述连接层1100上方形成半导体1200。
166.可以理解的是，在不形成半导体层时，根据上述方法所制备的三维存储器件例如可以如图3a所示的三维存储器件20a；在形成半导体层时，根据上述方法所制备的三维存储器件例如可以如图5a所示的三维存储器件30a。
167.需要说明的是，结合图11g，所得三维存储器件中的半导体层1200在后续工艺中需要与金属接触柱连接，因此，为了增加电连接性能，半导体层1200经历低温下进行的非掺杂
的多晶硅沉积，并用高剂量离子注入，最后用纳秒激光进行退火等步骤进行浅表面离子激活。
168.在一些实施例中，对于图3a所示的三维存储器件20a，可以在所述连接层上方形成金属接触柱，以将所述连接层电连接至所述电引出衬垫。
169.对于图3a所示的三维存储器件20a，具体的示例可以如图4所示，其中，金属接触柱210与连接层201相连接。在一些实施例中，对于图5a所示的三维存储器件30a可以在所述半导体层上方形成金属接触柱，以将所述半导体层连接至所述电引出衬垫。
170.对于图5a所示的三维存储器件30a，具体的示例可以如图6所示，其中，金属接触柱310与连接层201相连接。
171.方式二：
172.在一些实施例中，所述去除至少部分所述衬底，以暴露部分所述沟道层，包括：
173.去除部分的衬底，以暴露部分所述沟道层；其中，在去除所述衬底时，将延伸至所述衬底中的沟道结构一起去除。
174.在一些实施例中，所述连接层包括第一部分和第二部分；所述形成与暴露的部分所述沟道层接触的连接层，包括：
175.形成覆盖剩余衬底和所述暴露的部分沟道层的金属层；
176.在第一温度下，使所述金属层与部分所述沟道层进行硅化反应，以在部分所述沟道层中形成所述连接层的第一部分，同时在所述金属层中形成所述连接层的第二部分；其中，所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；所述第二部分覆盖所述剩余衬底和所述沟道结构。
177.这里，以图10所示的结构开始，结合图12a至图12f对方式二进行具体说明。
178.如图12a所示，去除至少部分所述衬底1001即去除截面b-b以上的部分，其中，去除的部分为截面b-b以上的部分的衬底1001以及延伸至所述衬底1001的沟道结构1004和填充层1005。在这种情况下，可通过平坦化的方式，例如通过化学机械研磨等方式去除截面b-b以上的部分。
179.在这种情况下，平坦化后的结构如图12b所示。
180.随后，形成连接层，这里，参考回图3b，其中，连接层201a包括第一部分201ba和第二部分201bb；所述形成与暴露的部分所述沟道层204bd接触的连接层201b，具体形成连接层包括以下步骤：
181.如图12c所示，形成覆盖部分的衬底1001以及延伸至所述衬底1001的沟道结构1004和填充层1005的金属层1007。
182.这里，所沉积的金属已经在上文中进行了详细的说明，在此不再赘述。
183.继续参考图12d，在第一温度下，使所述金属层1007与部分所述沟道层1004d进行硅化反应，同时，金属层1007与其接触的部分衬底1001中的硅进行反应，以形成所述连接层1100，其中，连接层1100包括第一部分(相当于图3b中的201ba)，同时在所述金属层1007中形成所述连接层的第二部分(相当于图3b中的201bb)。
184.可以理解，通过这种方式，即在沟道层1004的上方沉积一层金属层1007，使金属层1007的金属与沟道结构1004中的沟道层1004d接触且与余下的衬底层中的多晶硅接触，并
且在一定的温度下，使两者发生硅化反应，从而形成金属硅化物。
185.接下来，去除未发生硅化反应的金属层1007。所得到的结构如图12e所示。实际应用中，可以通过湿法刻蚀去除所述未发生硅化反应的金属层。在这一步骤中，上述金属层1007的金属与沟道结构1004中的沟道层1004d以及剩余衬底中的多晶硅反应生成连接层1100。所得结构对应于图3b的三维存储结构20b。
186.之后，可以选择性的在所述连接层上方形成半导体层。如图12f所示，在上述连接层1100上方形成半导体1200。
187.可以理解的是，在不形成半导体层时，根据上述方法所制备的三维存储器件例如可以如图3b所示的三维存储器件20b；在形成半导体层时，根据上述方法所制备的三维存储器件例如可以如图5b所示的三维存储器件30b。
188.需要说明的是，结合图12f，所得三维存储器件中的半导体层1200在后续工艺中需要与金属接触柱连接，因此，为了增加电连接性能，半导体层1200经历低温下进行的非掺杂的多晶硅沉积，并用高剂量离子注入，最后用纳秒激光进行退火等步骤进行浅表面离子激活。
189.在一些实施例中，对于图3b所示的三维存储器件20b，可以在所述连接层上方形成金属接触柱，以将所述连接层电连接至所述电引出衬垫。
190.对于图3b所示的三维存储器件20b，具体的示例类似于如图4所示，不同之处在于，本方式中金属接触柱210与连接层201b相连接。在一些实施例中，对于图5b所示的三维存储器件30b可以在所述半导体层上方形成金属接触柱，以将所述半导体层连接至所述电引出衬垫。
191.对于图5b所示的三维存储器件30b，具体的示例类似于如图6所示结构，不同之处在于，金属接触柱310与半导体层302b相连接。
192.方式三：
193.在一些实施例中，所述去除至少部分所述衬底，以暴露部分所述沟道层，包括：
194.去除全部的衬底，以暴露延伸至所述衬底中的沟道结构和层叠结构；
195.去除延伸至所述衬底中的沟道结构的栅介质层、电荷存储层、隧穿层，以暴露伸至所述衬底中的沟道结构的沟道层。
196.在一些实施例中，所述方法还包括：在形成所述连接层前，形成覆盖所述层叠结构和沟道层的牺牲半导体层；所述牺牲半导体层的材料包括硅；
197.其中，所述沟道结构包括沟道孔及沿所述沟道孔径向依次设置的栅介质层、电荷存储层、隧穿层和沟道层；
198.所述连接层包括第一部分和第二部分；所述形成与暴露的部分所述沟道层接触的连接层，包括：
199.形成覆盖所述牺牲半导体层的金属层；
200.在第一温度下，使所述金属层与部分所述沟道层进行硅化反应，以在未暴露的部分沟道层中形成所述连接层的第一部分，同时在所述金属层和所述牺牲半导体层中形成所述连接层的第二部分；其中，所述第一部分平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；所述第二部分覆盖所述层叠结构和伸至所述衬底中的沟道结构。
201.这里，以图10所示的结构开始，结合图13a至图13f对方式三进行具体说明。
202.如图13a所示，去除全部的衬底1001，以暴露延伸至所述衬底中的沟道结层1004d和层叠结构1002；在这种情况下，可通过分步湿法选择性刻蚀工艺依次除去全部的衬底1001、位于层叠结构1002之上的部分的栅介质层1004a、、电荷存储层1004b、隧穿层1004c，由此得到如图13a所示的结构。
203.继续参考图13b至图13c，形成覆盖所述牺牲半导体层1006的金属层1007。由于沟道结构1004中的沟道层1004d的厚度较小，并且容易在上述工艺中受到损伤，在图13a所述的结构之上形成牺牲半导体层，该牺牲半导体层的材料为硅，如此可以增加与所沉积的金属反应的硅的量，由此弥补由于沟道层中的与金属反应的硅不足的情况。
204.这里，所沉积的金属已经在上文中进行了详细的说明，在此不再赘述。
205.继续参考图13c，在第一温度下，使所述金属层1007与部分所述沟道层1004d进行硅化反应，同时，金属层1007与牺牲半导体层1006中的硅进行硅化反应，以形成所述连接层1100，其中，连接层1100包括第一部分(相当于图3c中的201ca)，同时在所述金属层1007中形成所述连接层的第二部分(相当于图3c中的201cb)。
206.可以理解，通过这种方式，即在沟道层1004d的上方先形成牺牲半导体层，再沉积一层金属层1007，使金属层1007的金属与牺牲半导体层的硅相接触，同时并且在一定的温度下，使两者发生硅化反应，从而形成金属硅化物。
207.接下来，去除未发生硅化反应的部分金属层1007(如图13d所示)。所得到的结构如图13e所示。实际应用中，可以通过湿法刻蚀去除所述未发生硅化反应的金属层1007。在这一步骤中，上述金属层1007的金属与牺牲材料层的硅反应生成连接层1100。所得结构对应于图3c的三维存储结构20c。
208.之后，可以选择性的在所述连接层1100上方形成半导体层。如图13f所示，在上述连接层1100上方形成半导体1200。
209.可以理解的是，在不形成半导体层时，根据上述方法所制备的三维存储器件例如可以如图3c所示的三维存储器件20c；在形成半导体层时，根据上述方法所制备的三维存储器件例如可以如图5c所示的三维存储器件30c。
210.需要说明的是，结合图13f，所得三维存储器件中的半导体层1200在后续工艺中需要与金属接触柱连接，因此，为了增加电连接性能，半导体层1200经历低温下进行的非掺杂的多晶硅沉积，并用高剂量离子注入，最后用纳秒激光进行退火等步骤进行浅表面离子激活。
211.在一些实施例中，对于图3c所示的三维存储器件20a，可以在所述连接层上方形成金属接触柱，以将所述连接层电连接至所述电引出衬垫。
212.对于图3c所示的三维存储器件20c，具体的示例类似于如图4所示，不同之处在于，本方式中金属接触柱210与连接层201c相连接。在一些实施例中，对于图5c所示的三维存储器件30c可以在所述半导体层上方形成金属接触柱，以将所述半导体层连接至所述电引出衬垫。
213.对于图5c所示的三维存储器件30c，具体的示例类似于如图6所示结构，不同之处在于，本方式中金属接触柱310与半导体层302c相连接。
214.方式四：
215.在一些实施例中，所述去除至少部分所述衬底，以暴露部分所述沟道层，包括：
216.去除全部的衬底，以暴露部分所述沟道层；其中，在去除所述衬底时，将延伸至所述衬底的沟道结构一起去除。
217.在一些实施例中，所述连接层包括第一部分和第二部分；所述形成与暴露的部分所述沟道层接触的连接层，包括：
218.形成覆盖所述暴露的部分沟道层的金属层；
219.在第一温度下，使所述金属层与部分所述沟道层进行硅化反应，以形成所述连接层的第一部分，同时在所述金属层中形成所述连接层的第二部分；其中，所述第一部分的平行于第一平面的截面形状与所述沟道层平行于所述第一平面的截面形状相同；所述第一平面与所述层叠结构堆叠的方向垂直；所述第二部分平行于所述第一平面的的截面形状与所述第一部分的截面形状相同。
220.这里，以图10所示的结构开始，结合图14a至图14f对方式四进行具体说明。
221.如图14a所示，去除至少部分所述衬底1001即去除截面a-a以上的部分，其中，去除的部分为截面a-a以上的部分全部的衬底1001以及延伸至所述衬底1001的沟道结构1004和填充层1005。在这种情况下，可通过平坦化的方式，例如通过化学机械研磨等方式去除截面a-a以上的部分。
222.在这种情况下，平坦化后的结构如图14b所示。
223.随后，形成连接层，这里，参考回图7和图8，其中，连接层401包括第一部分401a和第二部分401b；所述形成与暴露的部分所述沟道层4014d接触的连接层401，具体形成连接层包括以下步骤：
224.参考图14c，形成覆盖所述层叠结构和暴露的部分沟道结构的金属层1007。
225.这里，所沉积的金属已经在上文中进行了详细的说明，在此不再赘述。
226.继续参考图14d，在第一温度下，使所述金属层1007与部分所述沟道层1004d进行硅化反应，同时，金属层1007与其接触的部分衬底1001中的硅进行反应，以形成所述连接层1100，其中，连接层1100包括第一部分(相当于图8中的401a)，同时在所述金属层1007中形成所述连接层的第二部分(相当于图8中的401b)。
227.可以理解，通过这种方式，即在沟道层1004的上方沉积一层金属层1007，使金属层1007的金属与沟道结构1004中的沟道层1004d接触，并且在一定的温度下，使两者发生硅化反应，从而形成金属硅化物。
228.接下来，去除未发生硅化反应的金属层1007。所得到的结构如图14e所示。实际应用中，可以通过湿法刻蚀去除所述未发生硅化反应的金属层。在这一步骤中，上述金属层1007的金属与沟道结构1004中的沟道层1004d中的多晶硅反应生成连接层1100。所得结构对应于图7的三维存储结构40。
229.可以理解，以上述方式形成的连接层1100是环形结构，因此位于层叠结构上方部分的表面积较小，因此，不适合直接与后续设置的金属接触柱相连。因此，本方式的方法还包括形成半导体层1200，以得到如图14f所示的结构。
230.需要说明的是，结合图14f，所得三维存储器件中的半导体层1200在后续工艺中需要与金属接触柱连接，因此，为了增加电连接性能，半导体层1200经历低温下进行的非掺杂的多晶硅沉积，并用高剂量离子注入，最后用纳秒激光进行退火等步骤进行浅表面离子激
活。
231.以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。